JP4344412B2 - 半導体集積回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法、特にコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】
ＩＣ，ＬＳＩなどの半導体集積回路には、各素子や配線同士を電気的に接続するためのコンタクトホールやスルーホールが形成される。図１５は、従来の半導体集積回路の製造プロセスにおけるコンタクトホールの形成方法を示す工程図である。以下、図１５を用いて従来のコンタクトホールの形成方法を説明する。
まず、図１５（ａ）に示すように、シリコンなどからなるＩＣ基板９１上に、通常のＬＳＩ製造工程を用いて導体配線９２を形成する。この上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、シリコン酸化膜９３を堆積する（図１５（ｂ））。この後、堆積されたシリコン酸化膜９３上に、レジストを塗布し、露光することにより、シリコン酸化膜９３上においてコンタクトホールが形成されるべき位置に開口部を有するフォトレジストパタン９４を形成する（図１５（ｃ））。そして、ＲＩＥ（Reactive Ion Etching）等のドライエッチング法を用いてシリコン酸化膜９３にエッチングを施すことにより、このシリコン酸化膜９３にコンタクトホール９５を開口した後に、フォトレジストパタン９４を除去する（図１５（ｄ））。
【０００３】
【発明が解決しようとする課題】
近年の半導体集積回路の微細化や高集積化の要求に伴い、コンタクトホールおよびコンタクトホール周辺領域９６（図１５（ｄ）参照）も微細化されることが求められている。しかしながら、上述したような、フォトリソグラフィによりコンタクトホールを形成する従来の製造方法では、コンタクト領域が微細化されると、フォトレジストパタンのパタン幅も小さくなる。このため、露光の際に、レジストの開口不良が生じ、コンタクトホール部分のシリコン酸化膜のエッチングが充分に行えないという問題があった。
【０００４】
また、フォトリソグラフィを用いてコンタクトホールを形成する場合、下層のパターンに対するフォトレジストの重ね合わせずれを考慮する必要があるため、集積回路の設計の際には、コンタクトホールと下層の導体との間隔に合わせずれのための余裕を持たせてコンタクトホール周辺領域９６を設計しなければならない。よって、コンタクトホールのみが微細化されても、コンタクトホール周辺領域９６を微細化することができないため、集積回路全体の微細化ができないという問題があった。
【０００５】
そこで、従来よりもコンタクトホールおよびその周辺領域を微細化することができる半導体集積回路の製造方法を提供することを、本発明の課題とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の集積回路の製造方法の第１の態様は、（i）下地層上に第１材料からなる複数の配線を形成する配線工程と、（ii）前記配線が形成された下地層上に第２材料からなる膜を、前記配線の側壁と前記下地層からなる凹部の前記側壁よりも底面での堆積速度が遅くなる条件で且つこの凹部の開口部が前記膜によって塞がれない状態で堆積する第２材料膜堆積工程と、（iii）前記第２材料膜堆積工程で堆積された膜に対してエッチングを施すことにより、面前記凹部の底面である下地層表面が露出されるまで前記膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【０００７】
このような製造方法を用いれば、凹部の底面に堆積される膜の厚さをこの凹部の側壁よりも薄くしているので、後の第２材料膜除去工程でこの凹部の底面上に堆積された膜のみを完全に除去して貫通孔を形成することができる。従って、フォトリソグラフィ等を用いずに、少ない工程数で第２材料からなる膜に微細な貫通孔を形成することができる。
【０００８】
また、上記第１態様の半導体集積回路の製造方法は、より具体的には、（I）下地層上に第１材料からなる複数の配線を第１長さおよびこの第１長さよりも短い第２長さの配線間隔で形成する配線工程と、（II）前記配線が形成された下地層上に第２材料からなる膜を、前記配線の側壁と前記下地層からなる凹部の前記側壁よりも底面での堆積速度が遅くなる条件で、前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１長さの幅を有する第１凹部の開口部を塞がないように堆積する第２材料膜堆積工程と、（III）前記第２材料膜堆積工程で堆積された膜に対してエッチングを施すことにより、前記第１凹部の底面である下地層表面が露出されるまで前記膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【０００９】
すなわち、下地層上に形成される配線間の間隔を変えることによって、第２材料膜の所望の位置にのみ下地層に貫通する貫通孔を形成することができる。
【００１０】
このような製造方法を用いる際には、前記下地層はＩＣ基板であり、前記第１材料は導電体からなり、前記第２材料は絶縁体からなり、前記貫通孔は他層の配線と前記ＩＣ基板とを電気的に接続するためのコンタクトホールであってもよい。
【００１１】
また、上記製造方法において、前記第２材料膜はシリコン酸化膜であり、前記第２材料膜堆積工程は常圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であってもよい。また、前記第２材料膜はシリコン酸化膜であり、前記第２材料膜堆積工程はシリコン酸化物をスパッタリングターゲットとしたスパッタリング法を用いてシリコン酸化膜を堆積する工程であってもよい。
【００１２】
また、上記製造方法を用いる際には、前記第２材料膜堆積工程において前記凹部の底面上における前記膜の堆積速度を前記凹部の壁面における堆積速度の１／２以下とすることが望ましい。
【００１３】
また、本発明の半導体集積回路の製造方法の第２の態様は、（ａ）下地層上に第１材料からなる複数の配線を形成する配線工程と、（ｂ）前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部の開口部がこの第２材料膜によって塞がれない状態で堆積する第２材料膜堆積工程と、（ｃ）前記第２材料膜が堆積された前記下地層上に第３材料からなる第３材料膜を、前記凹部の底面上の前記第２材料膜上における前記第３材料膜の堆積速度がその他の部分における前記第３材料膜の堆積速度よりも遅くなる条件で且つこの凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、（ｄ）この第３材料膜堆積工程で堆積された前記第３材料膜に対してエッチングを施すことにより、前記第２材料堆積工程において前記凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、（ｅ）前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【００１４】
このような製造方法を用いれば、第２材料膜上に堆積される第３材料膜の凹部の底部における厚さをその他の部分における厚さよりも薄くしているので、第３材料膜除去工程においては、凹部の底面上に堆積された第３材料膜のみを完全に除去することができる。従って、その後の第２材料膜除去工程においてこの第３材料膜をエッチングマスクとして用いることができるため、凹部の底面上の第２材料膜のみをエッチングして貫通孔を形成することができる。
【００１５】
上記第２態様の半導体集積回路の製造方法は、より具体的には、（Ａ）下地層上に第１材料からなる複数の配線を第１長さおよびこの第１長さよりも短い第２長さの配線間隔で形成する配線工程と、（Ｂ）前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部のうち前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１長さの幅を有する第１凹部の開口部を塞がないように堆積する第２材料膜堆積工程と、（Ｃ）前記第２材料膜が堆積された前記下地層上に第３材料からなる第３材料膜を、前記第１凹部の底面上の前記第２材料膜上における堆積速度がその他の部分における前記第３材料膜の堆積速度よりも遅くなる条件で且つ前記第１凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、（Ｄ）この第３材料膜堆積工程で堆積された前記第３材料膜に対してエッチングを施すことにより、前記第２材料堆積工程において前記第２凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、（Ｅ）前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記第１凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【００１６】
すなわち、下地層上に形成される配線間の間隔を変えることによって、第２材料膜の所望の位置にのみ下地層に貫通する貫通孔を形成することができる。
【００１７】
このような製造方法においては、前記第３材料膜除去工程と前記第２材料膜除去工程とを同一の工程において行ってもよい。また、上記製造方法は、前記第２材料膜除去工程において貫通孔が形成された後に、前記第３材料膜全体を除去する第３材料膜全除去工程をさらに含むものであってもよい。
【００１８】
また、上記製造方法においては、前記下地層はＩＣ基板であり、前記第１材料は導電体からなり、前記第２材料は絶縁体からなり、前記第３材料は前記第２材料とは異なる絶縁体からなり、前記貫通孔は他層の配線とＩＣ基板とを電気的に接続するためのコンタクトホールであってもよい。
【００１９】
また、上記製造方法において、前記第２材料膜はシリコン酸化膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であってもよい。また、前記第２材料膜はシリコン酸化膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、前記第３材料膜堆積工程は反応性スパッタリング法を用いてシリコン窒化膜を堆積する工程であってもよい。さらに、前記第２材料膜はボロンまたはリンの少なくとも一方を含むシリコン酸化膜であってもよい。また、前記第２材料膜はＢＰＳＧ（boro-phospho-silicate glass）膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程はＴＥＯＳ−Ｏ3ＣＶＤ法を用いてＢＰＳＧ膜を堆積する工程であり、前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であってもよい。
【００２０】
また、上記各態様において、前記貫通孔は不揮発性メモリデバイスのセルアレイ部のコンタクトホールであってもよいし、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭ等のメモリデバイスのセルアレイ部のコンタクトホールまたはソース線であってもよい。さらに、前記貫通孔はＳＯＧ（Sea of Gate）ロジックデバイスのコンタクトホールであってもよい。
【００２１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態を説明する。
【００２２】
＜第１実施形態＞
図１は、本発明の第１実施形態による半導体集積回路（以下、単に「集積回路」という）の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、通常のＬＳＩ製造工程により、シリコンなどからなるＩＣ基板１１（下地層）上に、４００ｎｍの厚さを有する複数の導体配線１２を形成する（図１（ａ））。このとき、各導体配線１２において、後の工程でコンタクトホールが形成されるべき部分の導体配線間の間隔を１０００ｎｍ（第１長さ）とし、コンタクトホールが形成されない導体配線間の間隔を４００ｎｍ（第２長さ）に設定する。図１（ａ）においては、導体配線１２ｂと導体配線１２ｃとの間にコンタクトホールが形成されるので、導体配線１２ｂ，１２ｃ間の間隔を１０００ｎｍとし、コンタクトホールが形成されない導体配線１２ａ，１２ｂ間の間隔を４００ｎｍとしている。すると、ＩＣ基板１１表面は、導体配線１２による凹凸を有する形状となる。以下、ＩＣ基板１１において、導体配線１２ａ，１２ｂにより囲まれた部分を「凹部１３」（第２凹部）とし、導体配線１２ｂ，１２ｃにより囲まれた部分を「凹部１４」（第１凹部）とする。
【００２３】
次に、常圧ＣＶＤ法により、導体配線１２上からＩＣ基板１１ににシリコン酸化膜１５（第２材料膜）を４００ｎｍの厚さになるように堆積する（図１（ｂ））。この時の、常圧ＣＶＤ法によるシリコン酸化膜の形成条件は、ＳｉＨ4 ２０ml/min，Ｏ2 ０．２２l/min，４００℃で約６分行う。このときのシリコン酸化膜の成長速度は、約６７nm/minである。
【００２４】
ＣＶＤ法やスパッタリング法などにより凹凸のある表面上にシリコン酸化膜を堆積した場合、図１に示す凹部１３，１４のような凹凸の段差部近傍では、堆積されるシリコン酸化膜の厚さは均一にならない。この段差部近傍での膜の被覆状態をステップカバレージ（Step Coverage）という。このステップカバレージは、凹凸の形状や、膜の形成条件等よって決定される。
【００２５】
図２は、導体配線２２が形成されたＩＣ基板２１上に、シリコン酸化膜２４を堆積したときの模式的断面図であり、図３は、常圧ＣＶＤ法を用いて、凹凸を有するＩＣ基板２１上にシリコン酸化膜２４を堆積したときの表面被覆特性を示すグラフである。図３において、横軸はＩＣ基板２１上に形成された凹部２３のアスペクト比であり、図２に示すように、凹部２３の深さ（導体配線２２の厚さ）をＴ１，幅をＴ２とした場合に、アスペクト比（Aspect Ratio）＝Ｔ１／Ｔ２と定義される。
【００２６】
また、縦軸は、シリコン酸化膜２４の凹部２３の底部２３ａおよび側壁２３ｂにおけるステップカバレージ（Step Coverage）である。ステップカバレージは、凹部２３の底部２３ａに堆積される膜厚Ｄ２および側壁２３ｂに堆積される膜厚Ｄ２’の、ＩＣ基板２１の平坦部（図２においては導体配線２２表面）に堆積される膜厚Ｄ１に対する割合（％）で表される。すなわち、凹部２３の底部２３ａにおけるステップカバレージＢは、Ｄ２／Ｄ１×１００（％）と定義され、側壁２３ｂにおけるステップカバレージＷは、Ｄ２’／Ｄ１×１００（％）と定義される。図３から分かるように、ステップカバレージは凹部２３の深さＴ１と幅Ｔ２の比（アスペクト比）の違いによって変化する。
【００２７】
本実施形態では、凹部１３は深さ，幅とも４００ｎｍなので、そのアスペクト比は４００／４００＝１である。また、凹部１４は深さが４００ｎｍ，幅が１０００ｎｍなので、そのアスペクト比は４００／１０００＝０．４となる。このような凹部１３，１４を有するＩＣ基板１１上に、常圧ＣＶＤ法によりシリコン酸化膜１５を４００ｎｍの厚さになるように堆積する。すると、図３より、アスペクト比が１の凹部１３の底部におけるステップカバレージＢは１０％なので、凹部１３の底部に堆積されるシリコン酸化膜１５の厚さは４００ｎｍの１０％の４０ｎｍとなる。また、図３中には示されていないが、常圧ＣＶＤ法を用いた場合の凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％であるので、凹部１３の側壁には４００ｎｍのシリコン酸化膜１４が堆積される。従って、図１（ｂ）に示すように、幅が４００ｎｍの凹部１３の側壁に堆積されたシリコン酸化膜１５は互いにつながった状態となるため、この凹部１３の開口部はシリコン酸化膜１５によって塞がれる。
【００２８】
一方、アスペクト比が０．４の凹部１４の底部におけるステップカバレージＢは約２５％なので、凹部１４の底部に堆積されるシリコン酸化膜１５の厚さは、４００ｎｍの２５％の１００ｎｍである。同様に、凹部１４の側壁におけるステップカバレージＷは１００％なので、凹部１４の側壁にも４００ｎｍのシリコン酸化膜１５が堆積される。なお、凹部１４は幅が１０００ｎｍであるので、その側壁１４ｂに４００ｎｍのシリコン酸化膜１４が堆積されても、図３（ｂ）に示すように、この凹部の中央部には約２００ｎｍの幅を有する開口部が残される。
【００２９】
そして、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いて、堆積されたシリコン酸化膜１４を１２０ｎｍ程度エッチングする。このときのＲＩＥによるエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００W，で約１２秒行う。このときのシリコン酸化膜１４のエッチング速度は約６００nm/minである。すると、凹部１４の底部に堆積されたシリコン酸化膜１５は全て除去され、ＩＣ基板１１の表面が露出する。従って、ＩＣ基板１１上の凹部１４には、径が２００ｎｍ程度のコンタクトホール１６が形成される。一方、シリコン酸化膜１５によりその開口が塞がれた凹部１３は、ＲＩＥによるエッチングが行われてもその底部のＩＣ基板１１が露出することはない。よって、ＩＣ基板１１上の、導体配線１２ｂと導体配線１２ｃとの間の部分にのみ、コンタクトホール１６（貫通孔）を形成することができる。
【００３０】
なお、本実施形態の方法を用いてコンタクトホール１６を形成する場合、凹部１３の底部に堆積されるシリコン酸化膜１５の厚さが、導体配線１２上に堆積されるシリコン酸化膜の厚さの１／２以上になると、後のエッチング処理後に導体配線１２上に残るシリコン酸化膜１４の厚さが薄くなり、実用的でない。従って、凹部１４の底におけるステップカバレージＢが１／２以下になるように、凹部１４の深さおよび幅を設定することが望ましい。
【００３１】
以下、本実施形態の集積回路の製造方法を一般化する。ＩＣ基板１１上に形成される導体配線１２の厚さをｄ1，導体配線１２においてコンタクトホールが形成される凹部１４の幅をｄ2，コンタクトホールを設けない凹部１３の幅をｄ2’，導体配線１２の上層に堆積されるシリコン酸化膜１５の膜厚をｄ3とする。また、コンタクトホールが形成される凹部１４の側壁に堆積されるシリコン酸化膜１５の膜厚をｄ3のα倍とし、凹部１４の底部に堆積されるシリコン酸化膜１５の膜厚をｄ3のβ倍とする。同様に、コンタクトホールを設けない凹部１３の側壁に形成される絶縁膜の膜厚をｄ3のα’倍とする（図１（ｂ）参照）。
【００３２】
このとき、凹部１４のアスペクト比（ｄ1／ｄ2）における底部１４のステップカバレージＢが５０％以下（すなわちβ≦０．５）である場合、この凹部１４に径が１００ｎｍ以下のコンタクトホールを形成するためには、凹部１４の径ｄ2を（１）式の範囲に設定することが望ましい。
【００３３】
２αｄ3＜ｄ2＜２αｄ3＋１００ （単位：ｎｍ）・・・（１）
かつ、凹部１３の開口部がシリコン酸化膜１５によって塞がれるためには、凹部１３の幅ｄ２’を（２）式の範囲に設定することが望ましい。
【００３４】
ｄ2’＜２α’ｄ3 （単位：ｎｍ）・・・（２）
このような範囲で凹部１３，１４の幅ｄ2’，ｄ2を設定すれば、凹部１３，１４の側壁よりも底面での堆積速度が遅くなる条件で、凹部１３の開口部を塞ぎ、かつ、凹部１４の開口部を塞がないようにシリコン酸化膜１５を堆積することができる。
【００３５】
このように、本実施形態では、コンタクトホールを形成すべき導体配線間の間隔，およびコンタクトホールを形成しない導体配線間の間隔をそれぞれ異なる値に設定し、常圧ＣＶＤ法を用いて凹凸のある基板上にシリコン酸化膜を堆積したときの表面被覆特性を利用している。これにより、フォトリソグラフィを用いずに、必要部分にのみコンタクトホールを形成することができる。よって、コンタクトホールの径を小さく設定しても、従来のようにレジストの開口不良などの問題が生じない。また、フォトレジストの合わせずれに対する余裕を考慮する必要がないため、集積回路全体を微細化することが可能となる。さらに、フォトリソグラフィを用いずにコンタクトホールを形成するため、コンタクトホール形成の際の工程数を大幅に削減することができる。
【００３６】
＜第２実施形態＞
第２実施形態は、第１実施形態において導体配線上にシリコン酸化膜を堆積する際に、スパッタリング法を用いることを特徴とし、その他の部分を第１実施形態と同一とする。まず、図１（ａ）に示すように、ＩＣ基板１１上に導体配線１２を形成する。このとき、第１実施形態と同様に、コンタクトホールを形成すべき導体配線１２ｂ，１２ｃ間の幅を１０００ｎｍとし、コンタクトホールが形成されない導体配線１２ａ，１２ｂ間の幅を４００ｎｍとする。
【００３７】
次に、シリコン酸化物をスパッタリングターゲットに用いたスパッタリング法により、導体配線１２上にシリコン酸化膜１５を４００ｎｍ堆積する。この時のスパッタリング法によるシリコン酸化膜の形成条件は、Ａｒ圧力４mtorr，ＲＦパワー１．５kWで約１０分行う。このときのスパッタリング法によるシリコン酸化膜１５の成長速度は、約４０nm/minである。このような条件でスパッタリング法によりシリコン酸化膜を堆積したときの凹部１３，１４におけるアスペクト比とステップカバレージとの関係を図４に示す。図４より、コンタクトホールを形成しない凹部１３（アスペクト比＝１）の底部１３ａにおけるステップカバレージＢは約５％なので、この底部１３ａには約２０ｎｍのシリコン酸化膜１５が堆積される。また、凹部１３の側壁１３ｂには、約４００ｎｍのシリコン酸化膜１５が堆積される（常圧ＣＶＤ法と同様に、ステップカバレージＷの値はアスペクト比に関わらず常にほぼ１００％である）。従って、凹部１３はシリコン酸化膜１５によりその開口部が塞がれた状態となる。
【００３８】
一方、コンタクトホールが形成される凹部１４（アスペクト比＝０．４）の底部におけるステップカバレージＢは約１５％であるので、この底部には約６０ｎｍのシリコン酸化膜１５が堆積される。また、凹部１４の側壁には、４００ｎｍのシリコン酸化膜１５が堆積されるため、約２００ｎｍの径を有する開口部が残される（図１（ｂ））。
【００３９】
そして、ＲＩＥにより、第１実施形態と同様の条件でシリコン酸化膜１５のエッチングを行う。すると、図１（ｃ）に示すように、凹部１４の底部に堆積されたシリコン酸化膜１５は全て除去され、ＩＣ基板１１の表面が露出する。このようにして、コンタクトホール１６が形成される。
【００４０】
以上のように、第２実施形態では、スパッタリング法を用いてシリコン酸化膜１５の堆積を行い、凹凸のある基板上にシリコン酸化膜を形成したときのステップカバレージを利用して、コンタクトホールを形成している。従って、第１実施形態と同様にフォトリソグラフィを用いずにコンタクトホールを形成することができるため、従来よりもコンタクトホールおよびその周辺領域を微細化することができる。また、スパッタリング法を用いた場合の凹部の底部におけるステップカバレージＢは、常圧ＣＶＤ法を用いた場合よりも小さいので、これを利用することにより後工程でのエッチング量を減らすことができる。従って、エッチング後の導体配線１２上のシリコン酸化膜１５を厚くすることができるため、集積回路の信頼性が向上する。。
＜第３実施形態＞
図５は、本発明の第３実施形態による集積回路の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、他の実施形態と同様に、ＩＣ基板１１上に４００ｎｍの厚さの導体配線３２を形成する（図５（ａ））。このとき、コンタクトホールが形成されるべき導体配線間の長さを１０００ｎｍ（第１長さ）とし、コンタクトホールを形成しない導体配線間の長さを５００ｎｍ（第２長さ）とする。図５（ａ）においては、導体配線３２ｂ，３２ｃの間にコンタクトホールを形成するので、この間の長さを１０００ｎｍに設定し、コンタクトホールが形成されない導体配線３２ａ，３２ｂ間の長さを５００ｎｍに設定する。以下、ＩＣ基板１１において、導体配線３２ａ，３２ｂにより囲まれた部分を「凹部３３」（第２凹部）とし、導体配線３２ｂ，３２ｃにより囲まれた部分を「凹部３４」（第１凹部）とする。
【００４１】
次に、減圧ＣＶＤ法を用いて、６００ｎｍのシリコン酸化膜３５（第２材料膜）を導体配線３２上に堆積する（図５（ｂ））。この時の減圧ＣＶＤ法によるシリコン酸化膜３５の形成条件は、ＴＥＯＳ(Tetraethylorthosilicate，Ｓｉ（ＯＣＨ2ＣＨ3）4）ガス２５０ml/min，圧力０．７torr，温度７００℃で、約６０分行う。このときの減圧ＣＶＤ法によるシリコン酸化膜３５の成長速度は約１０nm/minである。
【００４２】
図６は、上記の条件でシリコン酸化膜３５を堆積したときの凹部３３，３４のアスペクト比とステップカバレージとの関係を示す図である。ＩＣ基板１１において、導体配線３２ａ，３２ｂによって囲まれてできた凹部３３のアスペクト比は０．８なので、この凹部３３の底部におけるステップカバレージＢは７０％，側壁におけるステップカバレージＷは４７％となる。従って、導体配線３２上に６００ｎｍのシリコン酸化膜３５を堆積した場合、凹部３３の底部には厚さが４２０ｎｍのシリコン酸化膜３５が堆積し、側壁には厚さが２８０ｎｍのシリコン酸化膜３５が堆積する。従って、凹部３３の開口部はシリコン酸化膜３５によって塞がれる。
【００４３】
一方、ＩＣ基板１１において、導体配線３２ｂ，３２ｃによって囲まれてできた凹部３４のアスペクト比は０．４なので、この凹部３４の底部におけるステップカバレージＢは９０％，側壁におけるステップカバレージＷは５０％となる。従って、凹部３４の底部には厚さが５４０ｎｍのシリコン酸化膜３５が堆積し、側壁には厚さが３００ｎｍのシリコン酸化膜３５が堆積する。よって、凹部３４の側壁に堆積されたシリコン酸化膜３５によってこの凹部３４の開口部が塞がれることはなく、開口幅が約４００ｎｍ，深さが約４６０ｎｍの凹部となる。よって、この凹部３４のアスペクト比は約１．２となる。
【００４４】
このシリコン酸化膜３５上に、プラズマＣＶＤ法を用いてシリコン窒化膜３７（第３材料膜）を１５０ｎｍの厚さに堆積する（図５（ｃ））。この時の、プラズマＣＶＤ法によるシリコン窒化膜３７の体積条件は、ＳｉＨ4 １８０ml/min，ＮＨ3 ７０ml/min，Ｎ2 ２l/min，圧力４．５torr，温度７００℃である。このときのプラズマＣＶＤ法によるシリコン窒化膜３７の成長速度は約４００nm/minである。図７は、プラズマＣＶＤ法を用いてＩＣ基板１１上にシリコン窒化膜３７を堆積したときの凹部におけるアスペクト比とステップカバレージとの関係を示すグラフである。図７より、アスペクト比が１．２の凹部３４の底部におけるステップカバレージＢは約２０％なので、この底部には約３０ｎｍのシリコン窒化膜３７が堆積される。また、図７中には示されていないが、プラズマＣＶＤによりシリコン窒化膜を堆積したときの凹部の側壁におけるステップカバレージＷはアスペクト比に関わらず常にほぼ１００％であるので、凹部３４の側壁に堆積されるシリコン窒化膜３７の厚さは約１５０ｎｍである。
【００４５】
この後、ＲＩＥ法によりこのシリコン窒化膜３７を約５０ｎｍ程度エッチングする（図５（ｄ））。この時のシリコン窒化膜のエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００Wで、８秒行う。このときのＲＩＥによるシリコン窒化膜のエッチング速度は約３６０nm/minである。すると、凹部３４の底部に堆積されたシリコン窒化膜３７は完全に除去され、この部分のみシリコン酸化膜３５が露出された状態となる。その他の部分においては、１００ｎｍ程度の厚さのシリコン窒化膜３７が残される。
【００４６】
さらに、ＲＩＥにより凹部３４の底部に堆積されたシリコン酸化膜３５のエッチングを行う（図５（ｅ））。このときのエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１０００Wで、約３分行う。このときのＲＩＥによるシリコン酸化膜３５のエッチング速度は約２００nm/minであり、シリコン窒化膜３７のエッチング速度は約１９nm/minである。つまり、このような条件では、シリコン窒化膜に対するシリコン酸化膜の選択比が１０以上となる。シリコン酸化膜３５を６００ｎｍ程度エッチングすると、凹部３４の底部のシリコン酸化膜３５は全て除去され、コンタクトホール３６（貫通孔）が形成される。一方、シリコン窒化膜３７は６０ｎｍ程度しかエッチングされないため、コンタクトホール３６が形成された部分以外のシリコン酸化膜３５上には約４０ｎｍの厚さを有するシリコン窒化膜３７が残される。従って、コンタクトホール３６以外のシリコン酸化膜３５がエッチングされることはない。
【００４７】
以下、上述した本実施形態の集積回路の製造方法を一般化する。ＩＣ基板１１上に形成される導体配線３２の厚さをｄ1，コンタクトホールが形成される導体配線３２間の凹部３４の幅をｄ2，コンタクトホールを設けない導体配線３２間の凹部３３の幅をｄ2’，導体配線３２の上層に形成されるシリコン酸化膜３５の厚さをｄ3とする。また、コンタクトホールが形成される凹部３４の側壁に堆積されるシリコン酸化膜３５の厚さをｄ3のα倍とし、凹部３４の底部に堆積されるシリコン酸化膜３５の厚さをｄ3のβ倍とする。同様に、コンタクトホールを設けない凹部３３の側壁に形成される絶縁膜の厚さをｄ3のα’倍とする（図５（ｃ）参照）。
【００４８】
ここで、シリコン酸化膜３５を堆積したときの凹部３４の底部におけるステップカバレージＢが５０％である場合に本実施形態を適用すると有効である。その場合、コンタクトホール３６が形成される凹部３４の開口径ｄ2は、その側壁に堆積されるシリコン酸化膜３５の厚さよりも大きくなければらならないため、２αｄ3＜ｄ2という関係が成り立つ。また、プラズマＣＶＤ法はアスペクト比が１以上の場合において、そのステップカバレージＢが極めて小さくなるため、シリコン酸化膜３５が堆積された時点で凹部３４のアスペクト比を１以上とすると、より効果的である。すなわちこの段階での凹部３４の幅は、凹部３４の深さよりも小さくなることが望ましい。ここで、シリコン酸化膜３５が堆積された後の凹部３４の深さｘは次式で表される。
【００４９】
ｘ＝ｄ1＋ｄ3−βｄ3・・・（３）
また、シリコン酸化膜３５が堆積された段階で、この凹部３４の幅ｄ2がｘ以下となるためには、次式の関係が成り立つ。
【００５０】
ｄ2≦２αｄ3＋ｘ・・・（４）
式（３），（４）より
ｄ2≦２αｄ3＋ｄ1＋ｄ3−βｄ3・・・（５）
これと上記の関係を組み合わせ、整理すると
２αｄ3＜ｄ2≦ｄ1＋ｄ3（１＋２α−β） （単位：ｎｍ）・・・（６）
となる。
【００５１】
また、コンタクトホールを形成しない凹部３３の幅ｄ2’はその側壁に堆積されるシリコン酸化膜３５の厚さよりも小さくなければならない。よって、次式の関係が成り立つ。
【００５２】
ｄ2’≦２α’ｄ3 （単位：ｎｍ）・・・（７）
よって、以上の関係をまとめると、導体配線３２の厚さｄ1，シリコン酸化膜３５の厚さｄ3，コンタクトホールを形成すべき導体配線３２間の距離ｄ2，そしてコンタクトホールを形成しない導体配線３２間の距離ｄ2’は、上記（６），（７）式の関係が成り立つ範囲でそれぞれ設定することが望ましい。すると、凹部３３の開口部を塞ぎ、かつ、凹部３４の開口部を塞がないようにシリコン酸化膜３５を堆積することができる。
【００５３】
以上のように、第３実施形態によれば、第１，第２実施形態と同様にフォトリソグラフィを用いなくとも微細なコンタクトホールを必要箇所のみに形成することができる。また、前述した第１実施形態においては、コンタクトホールが形成されるべき凹部１４でのステップカバレージＢが０．５以下になるような堆積条件でシリコン酸化膜１５を堆積した場合に効果的であったが、本実施形態では、コンタクトホールが形成されるべき凹部３４でのステップカバレージが０．５以上である場合でもシリコン窒化膜３７のステップカバレージを利用することにより、シリコン酸化膜３５のコンタクトホールが形成されるべき部分にのみ開口部を有するマスクを形成することができる。よって、フォトリソグラフィを行わずに微細なコンタクトホールを特定の場所に自己整合的に形成することができる。
【００５４】
＜第４実施形態＞
図８は、本発明の第４実施形態による半導体素子の製造方法におけるコンタクトホールの形成方法を示す工程図である。第３実施形態ではシリコン酸化膜上にシリコン窒化膜を堆積する際にプラズマＣＶＤ法を用い、これらシリコン窒化膜およびシリコン酸化膜のエッチングを２工程に分けて行ったが、本第４実施形態では、シリコン酸化膜上にシリコン窒化膜を堆積する際に反応性スパッタリング法を用い、コンタクトホールを形成する部分のシリコン窒化膜とシリコン酸化膜とを同一工程においてエッチング可能にしたことを特徴とする。
【００５５】
まず、第３実施形態と同様に、ＩＣ基板１１上に４００ｎｍの厚さの導体配線３２を形成し、その上に減圧ＣＶＤ法によりシリコン酸化膜３５を堆積する（図８（ａ），（ｂ））。このとき、第３実施形態と同様に、コンタクトホールを形成すべき導体配線３２ｂ，３２ｃ間（凹部３４）の開口径を１０００ｎｍとし、コンタクトホールを形成しない導体配線３２ａ，３２ｂ間（凹部３３）の長さを５００ｎｍとしているので、凹部３３はシリコン酸化膜３５によって塞がれ、凹部３４は開口径が約４００ｎｍ、深さが約４６０ｎｍの凹部となる。従って、このときの凹部３４のアスペクト比は約１．２となる。
【００５６】
次に、ターゲットにシリコンを用い、窒素雰囲気中でスパッタリングを行う反応性スパッタリング法を用いて、シリコン酸化膜３５上にシリコン窒化膜４７を１００ｎｍの厚さに堆積させる（図８（ｃ））。このときの反応性スパッタリング法によるシリコン窒化膜の形成条件は、Ｎ2圧力４mtorr，ＲＦパワー２kWで、約１０分行う。このときの反応性スパッタリング法によるシリコン窒化膜の成長速度は約１０nm/minである。
【００５７】
反応性スパッタリング法は、通常のスパッタリング法と同等の表面被覆特性（ステップカバレージ）を持つ。よって、図４に示すように、アスペクト比が１．２の凹部３４におけるステップカバレージＢは約５％であるため、凹部３４の底部には約５ｎｍのシリコン窒化膜４７が堆積する。一方、反応性スパッタリングの凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％であるので、凹部３４の側壁には１００ｎｍのシリコン窒化膜４７が堆積する。
【００５８】
そして、ＲＩＥによりシリコン窒化膜４７のエッチングを行う。このときのエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１００Wである。このような条件においては、シリコン窒化膜に対するシリコン酸化膜の選択比が１０以上である。従って、まず、シリコン酸化膜３５表面全体を覆うシリコン窒化膜４７がエッチングされ、凹部３４の底部のシリコン酸化膜３５が露出されると、続いてこのシリコン酸化膜３５が選択的にエッチングされるため、凹部３４が形成されていたＩＣ基板１１上にコンタクトホール４６が形成される（図８（ｄ））。
【００５９】
なお、上述のように、このときのシリコン窒化膜に対するシリコン酸化膜の選択比は１０以上なので、５４０ｎｍ程度のシリコン酸化膜３５がエッチングされた後でも、コンタクトホール部分を除くシリコン酸化膜３５上にはシリコン窒化膜４７が４０ｎｍ以上残るため、コンタクトホール以外のシリコン酸化膜３５がエッチングされることはない。
【００６０】
以上のように、第４実施形態では、シリコン酸化膜３５上のシリコン窒化膜４７を反応性スパッタリング法により形成している。このため、コンタクトホールが形成されるべき凹部３４の底部に堆積されるシリコン窒化膜４７の厚さを他の部分に堆積されるシリコン窒化膜の厚さの１／２０程度にすることができる。よって、この窒化膜４７とシリコン酸化膜３５とを同一工程においてエッチングしてコンタクトホールを形成することができる。従って、本実施形態の集積回路の製造方法を用いれば、第３実施形態よりもさらに少ない工程でコンタクトホールを形成することができる。
【００６１】
＜第５実施形態＞
図９は、本発明の第５実施形態による半導体素子の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、上記各実施形態と同様に、ＩＣ基板１１上に導体配線３２を形成する（図９（ａ））。このとき、本実施形態においても第３，第４実施形態と同様にコンタクトホールを形成すべき導体配線３２ｂ，３２ｃ間の長さを１０００ｎｍとし、コンタクトホールを形成しない導体配線３２ａ，３２ｂ間の長さを５００ｎｍとする。
【００６２】
次に、ＴＥＯＳ−Ｏ3ＣＶＤ法を用いて、導体配線３２上にＢＰＳＧ（Boro-phospho-silicate Glass）膜５５を６００ｎｍの厚さになるように堆積する。この時の、ＴＥＯＳ−Ｏ3ＣＶＤ法によるＢＰＳＧ膜の形成条件は、ＴＥＯＳガス３ｓｌｍ，Ｏ3 １００g/cm3，ＴＭＯＰ（Trimethylorthophosphate，ＰＯ（ＯＣＨ3）3）２l/min，ＴＥＢ（Triethylborate，Ｂ（ＯＣ2Ｈ5）3）１．５l/min，温度４００℃で、３分２０秒行う。このときのＴＥＯＳ−Ｏ3ＣＶＤ法によるＢＰＳＧ膜の成長速度は約１８０nm/minである。
【００６３】
ＴＥＯＳ−Ｏ3ＣＶＤ法を用いてＢＰＳＧ膜を堆積したときの表面被覆特性は、減圧ＣＶＤ法を用いてシリコン酸化膜を堆積した場合と同様に、図６に示すとおりである。よって、コンタクトホールを形成しない、幅が４００ｎｍの凹部３３（アスペクト比＝０．８）の底部におけるステップカバレージＢは７０％である。従って、凹部３３の底部には４２０ｎｍの厚さのＢＰＳＧ膜５５が堆積される。また、凹部３３の側壁におけるステップカバレージＷは４５％であるので、この側壁には２７０ｎｍの厚さのＢＰＳＧ膜５５が堆積される。従って、凹部３３の開口部はＢＰＳＧ膜５５によって完全に塞がれた状態となる。
【００６４】
一方、コンタクトホールを形成する、幅が１０００ｎｍの凹部３４（アスペクト比＝０．４）の底部におけるステップカバレージＢは９０％であるので、この底部には５４０ｎｍのＢＰＳＧ膜５５が堆積される。また、凹部３４の側壁におけるステップカバレージＷは５０％であるので、この凹部３４の側壁には３００ｎｍの厚さのＢＰＳＧ膜５５が堆積される。従って、凹部３４に堆積されたＢＰＳＧ５５によってこの凹部３４が塞がれることはなく、約４００ｎｍの開口径を有し、４６０ｎｍの深さを有する凹部となる。よって、この凹部３４のアスペクト比は約１．２となる。
【００６５】
次に、プラズマＣＶＤ法を用いて、ＢＰＳＧ膜５５上にシリコン窒化膜５７を１００ｎｍの厚さに堆積させる（図９（ｂ））。図７より、アスペクト比が約１．２の凹部３４の底部におけるステップカバレージＢは約２０％であるので、この凹部３４の底部には約２０ｎｍのシリコン窒化膜５７が堆積される。また、前述したように、プラズマＣＶＤ法を用いたときの凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％なので、凹部３４の側壁には約１００ｎｍのシリコン窒化膜３７が堆積される。
【００６６】
この後、ＲＩＥによる異方性エッチングによりシリコン窒化膜５７を約３０ｎｍエッチングすると、凹部３４の底部に堆積されたシリコン窒化膜５７は除去され、ＢＰＳＧ膜５５が露出する。また、その他の部分においてはシリコン窒化膜５７の厚さは約７０ｎｍとなる。このときのシリコン窒化膜１１７のエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００W，で約５秒行う。このときのＲＩＥによるシリコン窒化膜のエッチング速度は約３６０nm/minである。
【００６７】
次に、ＲＩＥを用いてＢＰＳＧ膜５５を５４０ｎｍ相当エッチングする（図９（ｃ））。このときのＲＩＥによるＢＰＳＧ膜５５のエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１０００Wで、約１０８秒行う。このときのＢＰＳＧ膜のエッチング速度は約３００nm/minであり、シリコン窒化膜のエッチング速度は約１９nm/minであるので、シリコン窒化膜に対するＢＰＳＧ膜の選択比は１０以上となる。すると、凹部３４の底部に堆積されたＢＰＳＧ膜５５は完全に除去され、コンタクトホール５６が形成される。なお、５４０ｎｍのＢＰＳＧ膜５５がエッチングされてもシリコン窒化膜５７は３４ｎｍ程度しか除去されないので、凹部３４の底部以外に堆積されたＢＰＳＧ膜５５上には３６ｎｍ程度のシリコン窒化膜５７が残される。従って、コンタクトホール５６が形成された部分以外のＢＰＳＧ膜５５が除去されることはない。
【００６８】
この後、コンタクトホールが形成されたＩＣ基板１１を約１２０℃の熱リン酸に約８分浸す。すると、ＢＰＳＧ膜５５上に残存したシリコン窒化膜５７が除去される（図９（ｄ））。続いて、８５０℃の窒素雰囲気中で３０分程度の熱処理（アニーリング）を行うことにより、コンタクトホール近傍および他の段差部を平滑化する（図９（ｅ））。
【００６９】
以上のように第５実施形態によれば、上記各実施形態と同様に、フォトリソグラフィを用いなくてもコンタクトホールを形成することができるため、微細なコンタクトホールを有する集積回路を少ない工程で形成することが可能となる。さらに、本実施形態では、コンタクトホール５６形成後に熱リン酸処理およびアニーリングを行うことにより、コンタクトホール５６を形成した後のＢＰＳＧ膜５５表面を平滑にすることができる。このため、次工程で形成される配線の断線などを防いでパターニングを容易にすることができるので、集積回路の信頼性を向上させることができる。
【００７０】
＜第６実施形態＞
上記各実施形態による集積回路の製造方法は、周期的に同様の形状が繰り返される素子領域、例えば、メモリデバイスのセルアレイ部のコンタクトホール形成などに適用することができる。本第６実施形態は、第４実施形態の製造方法を用いて不揮発性メモリを製造する方法を示したものである。
【００７１】
図１０は、本実施形態の製造方法を用いて製造された不揮発性メモリのセルアレイ部の平面図であり、図１１は、図１０のＡ−Ａ’線に沿った断面図、図１２は、図１０のＢ−Ｂ’線に沿った断面図である。但し、図１０においては、図面の簡略化のために、絶縁膜７１の図示を省略している。セルアレイ部は、図１２において点線で囲まれた部分の形状が縦横に繰り返された形状を有している。
【００７２】
メモリセルは、図１０において、複数のソース線６２が縦方向に平行に形成されており、各ソース線６２に挟まれた部分に、コンタクトホール７２を有するドレイン領域６３が形成されている。また、各ソース線６２に直交する方向には、トランジスタとなるゲートが形成されるアクティブ領域６６と、メモリセルにおける各素子を分離するフィールド酸化膜６４とが交互に形成されている。
【００７３】
図１０のＡ−Ａ’線に沿った部分は、フィールド酸化膜６４が形成された領域である。図１１に示すように、ＩＣ基板６１上のソース線６２を除いた部分には、厚さが５００ｎｍのフィールド酸化膜６４が、シリコン酸化膜により形成されている。このフィールド酸化膜６４上には、中央に一定のコントロールゲート間隔Ｌ１を置いてフィールド酸化膜６４に沿うように、コントロールゲート６５が形成されている。
【００７４】
また、図１０のＢ−Ｂ’線に沿った部分は、フィールド酸化膜６３によって素子分離されたアクティブ領域６６である。図１２に示すように、ＩＣ基板６１上には厚さが約１０ｎｍのゲート酸化膜６７が形成されており、このゲート酸化膜６７上のソース線６２およびドレイン領域６３を除く部分には、厚さが１００ｎｍのフローティングゲート６８が形成されている。このフローティングゲート６８上には、さらに層間酸化膜６９を介してコントロールゲート６５が形成されている。そして、図１１，１２に示すように、ＩＣ基板６１上のコンタクトホール７２を除く部分は、シリコン酸化膜からなる絶縁膜７１によって覆われている。なお、図１０中では、フローティングゲート６８の構造を説明するために、フローティングゲート６８がコントロールゲート６５の上層に位置するように図示されているが、実際には、図１２および図１０の左上に示したように、フローティングゲート６８の上にコントロールゲート６５が形成されている。
【００７５】
以下、第４実施形態の製造方法を用いて、このようなセルアレー部の構造を有する不揮発性メモリを製造する方法を説明する。まず、通常のＬＳＩ製造工程に従って、ＩＣ基板６１上にフィールド酸化膜６４，ゲート酸化膜６７，フローティングゲート６８，層間絶縁膜６９，コントロールゲート６５を形成する。このとき、フィールド酸化膜６４上のコントロールゲート６５に囲まれた領域を凹部７３とし、この凹部７３の幅Ｌ１（図１１参照）を５００ｎｍに設定する。また、アクティブ領域６６においてコンタクトホール７２が形成されるフローティングゲート６８およびコントロールゲート６５に囲まれた領域を凹部７４とし、この凹部７４の幅Ｌ２（図１２参照）を１０００ｎｍに設定する。
【００７６】
そして、第４実施形態の手順により、ＩＣ基板６１上に絶縁膜７１およびコンタクトホール７２を形成する。すなわち、まず、減圧ＣＶＤ法を用いてＩＣ基板６１上に絶縁膜（シリコン酸化膜）７１を６００ｎｍの厚さで堆積する。すると、幅が５００ｎｍの凹部７３は、図８（ｂ）に示す凹部３３のように、絶縁膜７１により塞がれる。一方、コンタクトホール７２が形成されるべき凹部７４は、図８（ｂ）に示す凹部３４のように、絶縁膜７１によって塞がれることはなく、開口部を有する構造となる。
【００７７】
次に、反応性スパッタリング法を用いて、この絶縁膜７１の上に１００ｎｍの厚さのシリコン窒化膜を堆積する（図示せず）。そして、ＲＩＥ法を用いて第４実施形態と同様な条件でこのシリコン窒化膜およびシリコン酸化膜７１のエッチングを行うと、ドレイン領域６３となる凹部７４の中央に約４００ｎｍの径を有するコンタクトホール７２が形成される。
【００７８】
図１３は、図１０と同様の本実施形態による不揮発性メモリのセルアレイ部の模式的平面図であり、図１４は、従来の方法を用いて製造した不揮発性メモリのセルアレイ部の模式的平面図である。図１３，１４中において、単位セルを太線で囲んで示している。図１４に示すように、従来法による単位セル８２のソース線６２に平行な方向の長さを２．０μｍとし、ソース線６２に垂直な方向の長さを１．２５μｍとしている。なお、フォトグラフィを用いた従来の方法により不揮発性メモリを製造する場合、コンタクトホールの大きさのバラツキのための余裕を５０ｎｍ、レジストマスクの重ね合わせずれのための余裕を２００ｎｍ、そしてコントロールゲート６５においてリーク電流が発生しないためのコンタクトホール−コントロールゲート間の間隔を２００ｎｍ確保する必要がある。従って、コンタクトホール８２とコントロールゲート６５との間隔Ｌ４を４５０ｎｍ以上に設定する必要がある。
【００７９】
一方、本実施形態の製造方法を用いた場合、フォトリソグラフィを用いずにコンタクトホールを形成するので、コンタクトホール−コントロールゲート間の間隔Ｌ３はリーク電流が発生しないための２００ｎｍのみ確保すればよい。よって、単位セルのソース線に垂直な長さを従来よりも０．２５μｍ小さい１．０μｍに設定することができる。よって、単純にソース線６２に垂直な方向のみで比較した場合でも、セル面積を従来よりも２０％縮小することができる。
【００８０】
このように、本実施形態によれば、不揮発性メモリのセルアレイ部などの一定の形状が周期的に繰り返される素子領域のコンタクトホールを、フォトリソグラフィを用いずに自己整合的に形成することができる。従って、フォトリソグラフィを用いてコンタクトホールを形成する場合のようにコンタクトホール−コントロールゲート間の長さを大きく確保する必要がないので、従来よりも単位セルの大きさを縮小することができる。よって、従来よりも微細な素子を少ない工程で容易に製造することができる。
【００８１】
＜変形例＞
上記した各実施形態においては、各種の変形が可能である。例えば、上記各実施形態では、導体配線間のコンタクトホールの形成について説明したが、絶縁物を配線する場合にも適用することができる。また、コンタクトホールを形成する場合に限らず、ソース線などの線状の拡散層を形成する場合にも上記各実施形態の方法を適用することができる。
【００８２】
また、第６実施形態においては、不揮発性メモリのセルアレイ部の製造方法に第４実施形態を適用した場合について述べたが、他の実施形態についても同様に適用可能である。また、不揮発性メモリを製造する場合に限らず、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭなどの他のメモリデバイスやＳＯＧ（Sea of Gate）などのロジックデバイスの製造方法に適用することも可能である。
【００８３】
さらに、上記各実施形態において、各膜の膜厚や形成方法，除去方法などに関しては、上記したものに限らないことは当然である。
【００８４】
【発明の効果】
本発明によれば、微細なコンタクトホールをフォトリソグラフィを用いずに自己整合的に形成することができるため、従来よりも微細な集積回路を少ない工程で容易に製造することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による集積回路の製造方法を示す工程図
【図２】 段差を有する膜の表面上に他の膜を堆積したときのアスペクト比とステップカバレージを説明するための図
【図３】 常圧ＣＶＤ法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図４】 スパッタリング法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ。
【図５】 本発明の第３実施形態による集積回路の製造方法を示す工程図
【図６】 減圧ＣＶＤ法およびＴＥＯＳ−Ｏ3ＣＶＤ法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図７】 プラズマＣＶＤ法を用いてシリコン窒化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図８】 本発明の第４実施形態による集積回路の製造方法を示す工程図
【図９】 本発明の第５実施形態による集積回路の製造方法を示す工程図
【図１０】 本発明の第６実施形態により製造される集積回路の模式的平面図
【図１１】 図１０のＡ−Ａ線に沿った断面図
【図１２】 図１０のＢ−Ｂ線に沿った断面図
【図１３】 本発明の第６実施形態により製造される集積回路の模式的平面図
【図１４】 従来技術を用いて製造された図１３と同様な構造を有する集積回路の模式的平面図
【図１５】 従来技術による集積回路の製造方法を示す工程図
【符号の説明】
１１，２１，６１ ＩＣ基板
１２，２２，３２ 導体配線
１３，１４，２３，３３，３４ 凹部
１５，３５ シリコン酸化膜
１６，３６，４６，５６，７２ コンタクトホール
３７，４７，５７ シリコン窒化膜
５５ ＢＰＳＧ膜
６２ ソース線
６３ ドレイン領域
６４ フィールド酸化膜
６５ コントロールゲート
６６ アクティブ領域
６７ フィールド酸化膜
６８ フローティングゲート
６９ 層間絶縁膜
７１ 絶縁膜
【発明の属する技術分野】
本発明は半導体素子の製造方法、特にコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】
ＩＣ，ＬＳＩなどの半導体集積回路には、各素子や配線同士を電気的に接続するためのコンタクトホールやスルーホールが形成される。図１５は、従来の半導体集積回路の製造プロセスにおけるコンタクトホールの形成方法を示す工程図である。以下、図１５を用いて従来のコンタクトホールの形成方法を説明する。
まず、図１５（ａ）に示すように、シリコンなどからなるＩＣ基板９１上に、通常のＬＳＩ製造工程を用いて導体配線９２を形成する。この上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、シリコン酸化膜９３を堆積する（図１５（ｂ））。この後、堆積されたシリコン酸化膜９３上に、レジストを塗布し、露光することにより、シリコン酸化膜９３上においてコンタクトホールが形成されるべき位置に開口部を有するフォトレジストパタン９４を形成する（図１５（ｃ））。そして、ＲＩＥ（Reactive Ion Etching）等のドライエッチング法を用いてシリコン酸化膜９３にエッチングを施すことにより、このシリコン酸化膜９３にコンタクトホール９５を開口した後に、フォトレジストパタン９４を除去する（図１５（ｄ））。
【０００３】
【発明が解決しようとする課題】
近年の半導体集積回路の微細化や高集積化の要求に伴い、コンタクトホールおよびコンタクトホール周辺領域９６（図１５（ｄ）参照）も微細化されることが求められている。しかしながら、上述したような、フォトリソグラフィによりコンタクトホールを形成する従来の製造方法では、コンタクト領域が微細化されると、フォトレジストパタンのパタン幅も小さくなる。このため、露光の際に、レジストの開口不良が生じ、コンタクトホール部分のシリコン酸化膜のエッチングが充分に行えないという問題があった。
【０００４】
また、フォトリソグラフィを用いてコンタクトホールを形成する場合、下層のパターンに対するフォトレジストの重ね合わせずれを考慮する必要があるため、集積回路の設計の際には、コンタクトホールと下層の導体との間隔に合わせずれのための余裕を持たせてコンタクトホール周辺領域９６を設計しなければならない。よって、コンタクトホールのみが微細化されても、コンタクトホール周辺領域９６を微細化することができないため、集積回路全体の微細化ができないという問題があった。
【０００５】
そこで、従来よりもコンタクトホールおよびその周辺領域を微細化することができる半導体集積回路の製造方法を提供することを、本発明の課題とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の集積回路の製造方法の第１の態様は、（i）下地層上に第１材料からなる複数の配線を形成する配線工程と、（ii）前記配線が形成された下地層上に第２材料からなる膜を、前記配線の側壁と前記下地層からなる凹部の前記側壁よりも底面での堆積速度が遅くなる条件で且つこの凹部の開口部が前記膜によって塞がれない状態で堆積する第２材料膜堆積工程と、（iii）前記第２材料膜堆積工程で堆積された膜に対してエッチングを施すことにより、面前記凹部の底面である下地層表面が露出されるまで前記膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【０００７】
このような製造方法を用いれば、凹部の底面に堆積される膜の厚さをこの凹部の側壁よりも薄くしているので、後の第２材料膜除去工程でこの凹部の底面上に堆積された膜のみを完全に除去して貫通孔を形成することができる。従って、フォトリソグラフィ等を用いずに、少ない工程数で第２材料からなる膜に微細な貫通孔を形成することができる。
【０００８】
また、上記第１態様の半導体集積回路の製造方法は、より具体的には、（I）下地層上に第１材料からなる複数の配線を第１長さおよびこの第１長さよりも短い第２長さの配線間隔で形成する配線工程と、（II）前記配線が形成された下地層上に第２材料からなる膜を、前記配線の側壁と前記下地層からなる凹部の前記側壁よりも底面での堆積速度が遅くなる条件で、前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１長さの幅を有する第１凹部の開口部を塞がないように堆積する第２材料膜堆積工程と、（III）前記第２材料膜堆積工程で堆積された膜に対してエッチングを施すことにより、前記第１凹部の底面である下地層表面が露出されるまで前記膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【０００９】
すなわち、下地層上に形成される配線間の間隔を変えることによって、第２材料膜の所望の位置にのみ下地層に貫通する貫通孔を形成することができる。
【００１０】
このような製造方法を用いる際には、前記下地層はＩＣ基板であり、前記第１材料は導電体からなり、前記第２材料は絶縁体からなり、前記貫通孔は他層の配線と前記ＩＣ基板とを電気的に接続するためのコンタクトホールであってもよい。
【００１１】
また、上記製造方法において、前記第２材料膜はシリコン酸化膜であり、前記第２材料膜堆積工程は常圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であってもよい。また、前記第２材料膜はシリコン酸化膜であり、前記第２材料膜堆積工程はシリコン酸化物をスパッタリングターゲットとしたスパッタリング法を用いてシリコン酸化膜を堆積する工程であってもよい。
【００１２】
また、上記製造方法を用いる際には、前記第２材料膜堆積工程において前記凹部の底面上における前記膜の堆積速度を前記凹部の壁面における堆積速度の１／２以下とすることが望ましい。
【００１３】
また、本発明の半導体集積回路の製造方法の第２の態様は、（ａ）下地層上に第１材料からなる複数の配線を形成する配線工程と、（ｂ）前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部の開口部がこの第２材料膜によって塞がれない状態で堆積する第２材料膜堆積工程と、（ｃ）前記第２材料膜が堆積された前記下地層上に第３材料からなる第３材料膜を、前記凹部の底面上の前記第２材料膜上における前記第３材料膜の堆積速度がその他の部分における前記第３材料膜の堆積速度よりも遅くなる条件で且つこの凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、（ｄ）この第３材料膜堆積工程で堆積された前記第３材料膜に対してエッチングを施すことにより、前記第２材料堆積工程において前記凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、（ｅ）前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【００１４】
このような製造方法を用いれば、第２材料膜上に堆積される第３材料膜の凹部の底部における厚さをその他の部分における厚さよりも薄くしているので、第３材料膜除去工程においては、凹部の底面上に堆積された第３材料膜のみを完全に除去することができる。従って、その後の第２材料膜除去工程においてこの第３材料膜をエッチングマスクとして用いることができるため、凹部の底面上の第２材料膜のみをエッチングして貫通孔を形成することができる。
【００１５】
上記第２態様の半導体集積回路の製造方法は、より具体的には、（Ａ）下地層上に第１材料からなる複数の配線を第１長さおよびこの第１長さよりも短い第２長さの配線間隔で形成する配線工程と、（Ｂ）前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部のうち前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１長さの幅を有する第１凹部の開口部を塞がないように堆積する第２材料膜堆積工程と、（Ｃ）前記第２材料膜が堆積された前記下地層上に第３材料からなる第３材料膜を、前記第１凹部の底面上の前記第２材料膜上における堆積速度がその他の部分における前記第３材料膜の堆積速度よりも遅くなる条件で且つ前記第１凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、（Ｄ）この第３材料膜堆積工程で堆積された前記第３材料膜に対してエッチングを施すことにより、前記第２材料堆積工程において前記第２凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、（Ｅ）前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記第１凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通する貫通孔を前記膜に形成する第２材料膜除去工程とを含むことを特徴とする。
【００１６】
すなわち、下地層上に形成される配線間の間隔を変えることによって、第２材料膜の所望の位置にのみ下地層に貫通する貫通孔を形成することができる。
【００１７】
このような製造方法においては、前記第３材料膜除去工程と前記第２材料膜除去工程とを同一の工程において行ってもよい。また、上記製造方法は、前記第２材料膜除去工程において貫通孔が形成された後に、前記第３材料膜全体を除去する第３材料膜全除去工程をさらに含むものであってもよい。
【００１８】
また、上記製造方法においては、前記下地層はＩＣ基板であり、前記第１材料は導電体からなり、前記第２材料は絶縁体からなり、前記第３材料は前記第２材料とは異なる絶縁体からなり、前記貫通孔は他層の配線とＩＣ基板とを電気的に接続するためのコンタクトホールであってもよい。
【００１９】
また、上記製造方法において、前記第２材料膜はシリコン酸化膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であってもよい。また、前記第２材料膜はシリコン酸化膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、前記第３材料膜堆積工程は反応性スパッタリング法を用いてシリコン窒化膜を堆積する工程であってもよい。さらに、前記第２材料膜はボロンまたはリンの少なくとも一方を含むシリコン酸化膜であってもよい。また、前記第２材料膜はＢＰＳＧ（boro-phospho-silicate glass）膜であり、前記第３材料膜はシリコン窒化膜であり、前記第２材料膜堆積工程はＴＥＯＳ−Ｏ3ＣＶＤ法を用いてＢＰＳＧ膜を堆積する工程であり、前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であってもよい。
【００２０】
また、上記各態様において、前記貫通孔は不揮発性メモリデバイスのセルアレイ部のコンタクトホールであってもよいし、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭ等のメモリデバイスのセルアレイ部のコンタクトホールまたはソース線であってもよい。さらに、前記貫通孔はＳＯＧ（Sea of Gate）ロジックデバイスのコンタクトホールであってもよい。
【００２１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態を説明する。
【００２２】
＜第１実施形態＞
図１は、本発明の第１実施形態による半導体集積回路（以下、単に「集積回路」という）の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、通常のＬＳＩ製造工程により、シリコンなどからなるＩＣ基板１１（下地層）上に、４００ｎｍの厚さを有する複数の導体配線１２を形成する（図１（ａ））。このとき、各導体配線１２において、後の工程でコンタクトホールが形成されるべき部分の導体配線間の間隔を１０００ｎｍ（第１長さ）とし、コンタクトホールが形成されない導体配線間の間隔を４００ｎｍ（第２長さ）に設定する。図１（ａ）においては、導体配線１２ｂと導体配線１２ｃとの間にコンタクトホールが形成されるので、導体配線１２ｂ，１２ｃ間の間隔を１０００ｎｍとし、コンタクトホールが形成されない導体配線１２ａ，１２ｂ間の間隔を４００ｎｍとしている。すると、ＩＣ基板１１表面は、導体配線１２による凹凸を有する形状となる。以下、ＩＣ基板１１において、導体配線１２ａ，１２ｂにより囲まれた部分を「凹部１３」（第２凹部）とし、導体配線１２ｂ，１２ｃにより囲まれた部分を「凹部１４」（第１凹部）とする。
【００２３】
次に、常圧ＣＶＤ法により、導体配線１２上からＩＣ基板１１ににシリコン酸化膜１５（第２材料膜）を４００ｎｍの厚さになるように堆積する（図１（ｂ））。この時の、常圧ＣＶＤ法によるシリコン酸化膜の形成条件は、ＳｉＨ4 ２０ml/min，Ｏ2 ０．２２l/min，４００℃で約６分行う。このときのシリコン酸化膜の成長速度は、約６７nm/minである。
【００２４】
ＣＶＤ法やスパッタリング法などにより凹凸のある表面上にシリコン酸化膜を堆積した場合、図１に示す凹部１３，１４のような凹凸の段差部近傍では、堆積されるシリコン酸化膜の厚さは均一にならない。この段差部近傍での膜の被覆状態をステップカバレージ（Step Coverage）という。このステップカバレージは、凹凸の形状や、膜の形成条件等よって決定される。
【００２５】
図２は、導体配線２２が形成されたＩＣ基板２１上に、シリコン酸化膜２４を堆積したときの模式的断面図であり、図３は、常圧ＣＶＤ法を用いて、凹凸を有するＩＣ基板２１上にシリコン酸化膜２４を堆積したときの表面被覆特性を示すグラフである。図３において、横軸はＩＣ基板２１上に形成された凹部２３のアスペクト比であり、図２に示すように、凹部２３の深さ（導体配線２２の厚さ）をＴ１，幅をＴ２とした場合に、アスペクト比（Aspect Ratio）＝Ｔ１／Ｔ２と定義される。
【００２６】
また、縦軸は、シリコン酸化膜２４の凹部２３の底部２３ａおよび側壁２３ｂにおけるステップカバレージ（Step Coverage）である。ステップカバレージは、凹部２３の底部２３ａに堆積される膜厚Ｄ２および側壁２３ｂに堆積される膜厚Ｄ２’の、ＩＣ基板２１の平坦部（図２においては導体配線２２表面）に堆積される膜厚Ｄ１に対する割合（％）で表される。すなわち、凹部２３の底部２３ａにおけるステップカバレージＢは、Ｄ２／Ｄ１×１００（％）と定義され、側壁２３ｂにおけるステップカバレージＷは、Ｄ２’／Ｄ１×１００（％）と定義される。図３から分かるように、ステップカバレージは凹部２３の深さＴ１と幅Ｔ２の比（アスペクト比）の違いによって変化する。
【００２７】
本実施形態では、凹部１３は深さ，幅とも４００ｎｍなので、そのアスペクト比は４００／４００＝１である。また、凹部１４は深さが４００ｎｍ，幅が１０００ｎｍなので、そのアスペクト比は４００／１０００＝０．４となる。このような凹部１３，１４を有するＩＣ基板１１上に、常圧ＣＶＤ法によりシリコン酸化膜１５を４００ｎｍの厚さになるように堆積する。すると、図３より、アスペクト比が１の凹部１３の底部におけるステップカバレージＢは１０％なので、凹部１３の底部に堆積されるシリコン酸化膜１５の厚さは４００ｎｍの１０％の４０ｎｍとなる。また、図３中には示されていないが、常圧ＣＶＤ法を用いた場合の凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％であるので、凹部１３の側壁には４００ｎｍのシリコン酸化膜１４が堆積される。従って、図１（ｂ）に示すように、幅が４００ｎｍの凹部１３の側壁に堆積されたシリコン酸化膜１５は互いにつながった状態となるため、この凹部１３の開口部はシリコン酸化膜１５によって塞がれる。
【００２８】
一方、アスペクト比が０．４の凹部１４の底部におけるステップカバレージＢは約２５％なので、凹部１４の底部に堆積されるシリコン酸化膜１５の厚さは、４００ｎｍの２５％の１００ｎｍである。同様に、凹部１４の側壁におけるステップカバレージＷは１００％なので、凹部１４の側壁にも４００ｎｍのシリコン酸化膜１５が堆積される。なお、凹部１４は幅が１０００ｎｍであるので、その側壁１４ｂに４００ｎｍのシリコン酸化膜１４が堆積されても、図３（ｂ）に示すように、この凹部の中央部には約２００ｎｍの幅を有する開口部が残される。
【００２９】
そして、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いて、堆積されたシリコン酸化膜１４を１２０ｎｍ程度エッチングする。このときのＲＩＥによるエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００W，で約１２秒行う。このときのシリコン酸化膜１４のエッチング速度は約６００nm/minである。すると、凹部１４の底部に堆積されたシリコン酸化膜１５は全て除去され、ＩＣ基板１１の表面が露出する。従って、ＩＣ基板１１上の凹部１４には、径が２００ｎｍ程度のコンタクトホール１６が形成される。一方、シリコン酸化膜１５によりその開口が塞がれた凹部１３は、ＲＩＥによるエッチングが行われてもその底部のＩＣ基板１１が露出することはない。よって、ＩＣ基板１１上の、導体配線１２ｂと導体配線１２ｃとの間の部分にのみ、コンタクトホール１６（貫通孔）を形成することができる。
【００３０】
なお、本実施形態の方法を用いてコンタクトホール１６を形成する場合、凹部１３の底部に堆積されるシリコン酸化膜１５の厚さが、導体配線１２上に堆積されるシリコン酸化膜の厚さの１／２以上になると、後のエッチング処理後に導体配線１２上に残るシリコン酸化膜１４の厚さが薄くなり、実用的でない。従って、凹部１４の底におけるステップカバレージＢが１／２以下になるように、凹部１４の深さおよび幅を設定することが望ましい。
【００３１】
以下、本実施形態の集積回路の製造方法を一般化する。ＩＣ基板１１上に形成される導体配線１２の厚さをｄ1，導体配線１２においてコンタクトホールが形成される凹部１４の幅をｄ2，コンタクトホールを設けない凹部１３の幅をｄ2’，導体配線１２の上層に堆積されるシリコン酸化膜１５の膜厚をｄ3とする。また、コンタクトホールが形成される凹部１４の側壁に堆積されるシリコン酸化膜１５の膜厚をｄ3のα倍とし、凹部１４の底部に堆積されるシリコン酸化膜１５の膜厚をｄ3のβ倍とする。同様に、コンタクトホールを設けない凹部１３の側壁に形成される絶縁膜の膜厚をｄ3のα’倍とする（図１（ｂ）参照）。
【００３２】
このとき、凹部１４のアスペクト比（ｄ1／ｄ2）における底部１４のステップカバレージＢが５０％以下（すなわちβ≦０．５）である場合、この凹部１４に径が１００ｎｍ以下のコンタクトホールを形成するためには、凹部１４の径ｄ2を（１）式の範囲に設定することが望ましい。
【００３３】
２αｄ3＜ｄ2＜２αｄ3＋１００ （単位：ｎｍ）・・・（１）
かつ、凹部１３の開口部がシリコン酸化膜１５によって塞がれるためには、凹部１３の幅ｄ２’を（２）式の範囲に設定することが望ましい。
【００３４】
ｄ2’＜２α’ｄ3 （単位：ｎｍ）・・・（２）
このような範囲で凹部１３，１４の幅ｄ2’，ｄ2を設定すれば、凹部１３，１４の側壁よりも底面での堆積速度が遅くなる条件で、凹部１３の開口部を塞ぎ、かつ、凹部１４の開口部を塞がないようにシリコン酸化膜１５を堆積することができる。
【００３５】
このように、本実施形態では、コンタクトホールを形成すべき導体配線間の間隔，およびコンタクトホールを形成しない導体配線間の間隔をそれぞれ異なる値に設定し、常圧ＣＶＤ法を用いて凹凸のある基板上にシリコン酸化膜を堆積したときの表面被覆特性を利用している。これにより、フォトリソグラフィを用いずに、必要部分にのみコンタクトホールを形成することができる。よって、コンタクトホールの径を小さく設定しても、従来のようにレジストの開口不良などの問題が生じない。また、フォトレジストの合わせずれに対する余裕を考慮する必要がないため、集積回路全体を微細化することが可能となる。さらに、フォトリソグラフィを用いずにコンタクトホールを形成するため、コンタクトホール形成の際の工程数を大幅に削減することができる。
【００３６】
＜第２実施形態＞
第２実施形態は、第１実施形態において導体配線上にシリコン酸化膜を堆積する際に、スパッタリング法を用いることを特徴とし、その他の部分を第１実施形態と同一とする。まず、図１（ａ）に示すように、ＩＣ基板１１上に導体配線１２を形成する。このとき、第１実施形態と同様に、コンタクトホールを形成すべき導体配線１２ｂ，１２ｃ間の幅を１０００ｎｍとし、コンタクトホールが形成されない導体配線１２ａ，１２ｂ間の幅を４００ｎｍとする。
【００３７】
次に、シリコン酸化物をスパッタリングターゲットに用いたスパッタリング法により、導体配線１２上にシリコン酸化膜１５を４００ｎｍ堆積する。この時のスパッタリング法によるシリコン酸化膜の形成条件は、Ａｒ圧力４mtorr，ＲＦパワー１．５kWで約１０分行う。このときのスパッタリング法によるシリコン酸化膜１５の成長速度は、約４０nm/minである。このような条件でスパッタリング法によりシリコン酸化膜を堆積したときの凹部１３，１４におけるアスペクト比とステップカバレージとの関係を図４に示す。図４より、コンタクトホールを形成しない凹部１３（アスペクト比＝１）の底部１３ａにおけるステップカバレージＢは約５％なので、この底部１３ａには約２０ｎｍのシリコン酸化膜１５が堆積される。また、凹部１３の側壁１３ｂには、約４００ｎｍのシリコン酸化膜１５が堆積される（常圧ＣＶＤ法と同様に、ステップカバレージＷの値はアスペクト比に関わらず常にほぼ１００％である）。従って、凹部１３はシリコン酸化膜１５によりその開口部が塞がれた状態となる。
【００３８】
一方、コンタクトホールが形成される凹部１４（アスペクト比＝０．４）の底部におけるステップカバレージＢは約１５％であるので、この底部には約６０ｎｍのシリコン酸化膜１５が堆積される。また、凹部１４の側壁には、４００ｎｍのシリコン酸化膜１５が堆積されるため、約２００ｎｍの径を有する開口部が残される（図１（ｂ））。
【００３９】
そして、ＲＩＥにより、第１実施形態と同様の条件でシリコン酸化膜１５のエッチングを行う。すると、図１（ｃ）に示すように、凹部１４の底部に堆積されたシリコン酸化膜１５は全て除去され、ＩＣ基板１１の表面が露出する。このようにして、コンタクトホール１６が形成される。
【００４０】
以上のように、第２実施形態では、スパッタリング法を用いてシリコン酸化膜１５の堆積を行い、凹凸のある基板上にシリコン酸化膜を形成したときのステップカバレージを利用して、コンタクトホールを形成している。従って、第１実施形態と同様にフォトリソグラフィを用いずにコンタクトホールを形成することができるため、従来よりもコンタクトホールおよびその周辺領域を微細化することができる。また、スパッタリング法を用いた場合の凹部の底部におけるステップカバレージＢは、常圧ＣＶＤ法を用いた場合よりも小さいので、これを利用することにより後工程でのエッチング量を減らすことができる。従って、エッチング後の導体配線１２上のシリコン酸化膜１５を厚くすることができるため、集積回路の信頼性が向上する。。
＜第３実施形態＞
図５は、本発明の第３実施形態による集積回路の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、他の実施形態と同様に、ＩＣ基板１１上に４００ｎｍの厚さの導体配線３２を形成する（図５（ａ））。このとき、コンタクトホールが形成されるべき導体配線間の長さを１０００ｎｍ（第１長さ）とし、コンタクトホールを形成しない導体配線間の長さを５００ｎｍ（第２長さ）とする。図５（ａ）においては、導体配線３２ｂ，３２ｃの間にコンタクトホールを形成するので、この間の長さを１０００ｎｍに設定し、コンタクトホールが形成されない導体配線３２ａ，３２ｂ間の長さを５００ｎｍに設定する。以下、ＩＣ基板１１において、導体配線３２ａ，３２ｂにより囲まれた部分を「凹部３３」（第２凹部）とし、導体配線３２ｂ，３２ｃにより囲まれた部分を「凹部３４」（第１凹部）とする。
【００４１】
次に、減圧ＣＶＤ法を用いて、６００ｎｍのシリコン酸化膜３５（第２材料膜）を導体配線３２上に堆積する（図５（ｂ））。この時の減圧ＣＶＤ法によるシリコン酸化膜３５の形成条件は、ＴＥＯＳ(Tetraethylorthosilicate，Ｓｉ（ＯＣＨ2ＣＨ3）4）ガス２５０ml/min，圧力０．７torr，温度７００℃で、約６０分行う。このときの減圧ＣＶＤ法によるシリコン酸化膜３５の成長速度は約１０nm/minである。
【００４２】
図６は、上記の条件でシリコン酸化膜３５を堆積したときの凹部３３，３４のアスペクト比とステップカバレージとの関係を示す図である。ＩＣ基板１１において、導体配線３２ａ，３２ｂによって囲まれてできた凹部３３のアスペクト比は０．８なので、この凹部３３の底部におけるステップカバレージＢは７０％，側壁におけるステップカバレージＷは４７％となる。従って、導体配線３２上に６００ｎｍのシリコン酸化膜３５を堆積した場合、凹部３３の底部には厚さが４２０ｎｍのシリコン酸化膜３５が堆積し、側壁には厚さが２８０ｎｍのシリコン酸化膜３５が堆積する。従って、凹部３３の開口部はシリコン酸化膜３５によって塞がれる。
【００４３】
一方、ＩＣ基板１１において、導体配線３２ｂ，３２ｃによって囲まれてできた凹部３４のアスペクト比は０．４なので、この凹部３４の底部におけるステップカバレージＢは９０％，側壁におけるステップカバレージＷは５０％となる。従って、凹部３４の底部には厚さが５４０ｎｍのシリコン酸化膜３５が堆積し、側壁には厚さが３００ｎｍのシリコン酸化膜３５が堆積する。よって、凹部３４の側壁に堆積されたシリコン酸化膜３５によってこの凹部３４の開口部が塞がれることはなく、開口幅が約４００ｎｍ，深さが約４６０ｎｍの凹部となる。よって、この凹部３４のアスペクト比は約１．２となる。
【００４４】
このシリコン酸化膜３５上に、プラズマＣＶＤ法を用いてシリコン窒化膜３７（第３材料膜）を１５０ｎｍの厚さに堆積する（図５（ｃ））。この時の、プラズマＣＶＤ法によるシリコン窒化膜３７の体積条件は、ＳｉＨ4 １８０ml/min，ＮＨ3 ７０ml/min，Ｎ2 ２l/min，圧力４．５torr，温度７００℃である。このときのプラズマＣＶＤ法によるシリコン窒化膜３７の成長速度は約４００nm/minである。図７は、プラズマＣＶＤ法を用いてＩＣ基板１１上にシリコン窒化膜３７を堆積したときの凹部におけるアスペクト比とステップカバレージとの関係を示すグラフである。図７より、アスペクト比が１．２の凹部３４の底部におけるステップカバレージＢは約２０％なので、この底部には約３０ｎｍのシリコン窒化膜３７が堆積される。また、図７中には示されていないが、プラズマＣＶＤによりシリコン窒化膜を堆積したときの凹部の側壁におけるステップカバレージＷはアスペクト比に関わらず常にほぼ１００％であるので、凹部３４の側壁に堆積されるシリコン窒化膜３７の厚さは約１５０ｎｍである。
【００４５】
この後、ＲＩＥ法によりこのシリコン窒化膜３７を約５０ｎｍ程度エッチングする（図５（ｄ））。この時のシリコン窒化膜のエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００Wで、８秒行う。このときのＲＩＥによるシリコン窒化膜のエッチング速度は約３６０nm/minである。すると、凹部３４の底部に堆積されたシリコン窒化膜３７は完全に除去され、この部分のみシリコン酸化膜３５が露出された状態となる。その他の部分においては、１００ｎｍ程度の厚さのシリコン窒化膜３７が残される。
【００４６】
さらに、ＲＩＥにより凹部３４の底部に堆積されたシリコン酸化膜３５のエッチングを行う（図５（ｅ））。このときのエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１０００Wで、約３分行う。このときのＲＩＥによるシリコン酸化膜３５のエッチング速度は約２００nm/minであり、シリコン窒化膜３７のエッチング速度は約１９nm/minである。つまり、このような条件では、シリコン窒化膜に対するシリコン酸化膜の選択比が１０以上となる。シリコン酸化膜３５を６００ｎｍ程度エッチングすると、凹部３４の底部のシリコン酸化膜３５は全て除去され、コンタクトホール３６（貫通孔）が形成される。一方、シリコン窒化膜３７は６０ｎｍ程度しかエッチングされないため、コンタクトホール３６が形成された部分以外のシリコン酸化膜３５上には約４０ｎｍの厚さを有するシリコン窒化膜３７が残される。従って、コンタクトホール３６以外のシリコン酸化膜３５がエッチングされることはない。
【００４７】
以下、上述した本実施形態の集積回路の製造方法を一般化する。ＩＣ基板１１上に形成される導体配線３２の厚さをｄ1，コンタクトホールが形成される導体配線３２間の凹部３４の幅をｄ2，コンタクトホールを設けない導体配線３２間の凹部３３の幅をｄ2’，導体配線３２の上層に形成されるシリコン酸化膜３５の厚さをｄ3とする。また、コンタクトホールが形成される凹部３４の側壁に堆積されるシリコン酸化膜３５の厚さをｄ3のα倍とし、凹部３４の底部に堆積されるシリコン酸化膜３５の厚さをｄ3のβ倍とする。同様に、コンタクトホールを設けない凹部３３の側壁に形成される絶縁膜の厚さをｄ3のα’倍とする（図５（ｃ）参照）。
【００４８】
ここで、シリコン酸化膜３５を堆積したときの凹部３４の底部におけるステップカバレージＢが５０％である場合に本実施形態を適用すると有効である。その場合、コンタクトホール３６が形成される凹部３４の開口径ｄ2は、その側壁に堆積されるシリコン酸化膜３５の厚さよりも大きくなければらならないため、２αｄ3＜ｄ2という関係が成り立つ。また、プラズマＣＶＤ法はアスペクト比が１以上の場合において、そのステップカバレージＢが極めて小さくなるため、シリコン酸化膜３５が堆積された時点で凹部３４のアスペクト比を１以上とすると、より効果的である。すなわちこの段階での凹部３４の幅は、凹部３４の深さよりも小さくなることが望ましい。ここで、シリコン酸化膜３５が堆積された後の凹部３４の深さｘは次式で表される。
【００４９】
ｘ＝ｄ1＋ｄ3−βｄ3・・・（３）
また、シリコン酸化膜３５が堆積された段階で、この凹部３４の幅ｄ2がｘ以下となるためには、次式の関係が成り立つ。
【００５０】
ｄ2≦２αｄ3＋ｘ・・・（４）
式（３），（４）より
ｄ2≦２αｄ3＋ｄ1＋ｄ3−βｄ3・・・（５）
これと上記の関係を組み合わせ、整理すると
２αｄ3＜ｄ2≦ｄ1＋ｄ3（１＋２α−β） （単位：ｎｍ）・・・（６）
となる。
【００５１】
また、コンタクトホールを形成しない凹部３３の幅ｄ2’はその側壁に堆積されるシリコン酸化膜３５の厚さよりも小さくなければならない。よって、次式の関係が成り立つ。
【００５２】
ｄ2’≦２α’ｄ3 （単位：ｎｍ）・・・（７）
よって、以上の関係をまとめると、導体配線３２の厚さｄ1，シリコン酸化膜３５の厚さｄ3，コンタクトホールを形成すべき導体配線３２間の距離ｄ2，そしてコンタクトホールを形成しない導体配線３２間の距離ｄ2’は、上記（６），（７）式の関係が成り立つ範囲でそれぞれ設定することが望ましい。すると、凹部３３の開口部を塞ぎ、かつ、凹部３４の開口部を塞がないようにシリコン酸化膜３５を堆積することができる。
【００５３】
以上のように、第３実施形態によれば、第１，第２実施形態と同様にフォトリソグラフィを用いなくとも微細なコンタクトホールを必要箇所のみに形成することができる。また、前述した第１実施形態においては、コンタクトホールが形成されるべき凹部１４でのステップカバレージＢが０．５以下になるような堆積条件でシリコン酸化膜１５を堆積した場合に効果的であったが、本実施形態では、コンタクトホールが形成されるべき凹部３４でのステップカバレージが０．５以上である場合でもシリコン窒化膜３７のステップカバレージを利用することにより、シリコン酸化膜３５のコンタクトホールが形成されるべき部分にのみ開口部を有するマスクを形成することができる。よって、フォトリソグラフィを行わずに微細なコンタクトホールを特定の場所に自己整合的に形成することができる。
【００５４】
＜第４実施形態＞
図８は、本発明の第４実施形態による半導体素子の製造方法におけるコンタクトホールの形成方法を示す工程図である。第３実施形態ではシリコン酸化膜上にシリコン窒化膜を堆積する際にプラズマＣＶＤ法を用い、これらシリコン窒化膜およびシリコン酸化膜のエッチングを２工程に分けて行ったが、本第４実施形態では、シリコン酸化膜上にシリコン窒化膜を堆積する際に反応性スパッタリング法を用い、コンタクトホールを形成する部分のシリコン窒化膜とシリコン酸化膜とを同一工程においてエッチング可能にしたことを特徴とする。
【００５５】
まず、第３実施形態と同様に、ＩＣ基板１１上に４００ｎｍの厚さの導体配線３２を形成し、その上に減圧ＣＶＤ法によりシリコン酸化膜３５を堆積する（図８（ａ），（ｂ））。このとき、第３実施形態と同様に、コンタクトホールを形成すべき導体配線３２ｂ，３２ｃ間（凹部３４）の開口径を１０００ｎｍとし、コンタクトホールを形成しない導体配線３２ａ，３２ｂ間（凹部３３）の長さを５００ｎｍとしているので、凹部３３はシリコン酸化膜３５によって塞がれ、凹部３４は開口径が約４００ｎｍ、深さが約４６０ｎｍの凹部となる。従って、このときの凹部３４のアスペクト比は約１．２となる。
【００５６】
次に、ターゲットにシリコンを用い、窒素雰囲気中でスパッタリングを行う反応性スパッタリング法を用いて、シリコン酸化膜３５上にシリコン窒化膜４７を１００ｎｍの厚さに堆積させる（図８（ｃ））。このときの反応性スパッタリング法によるシリコン窒化膜の形成条件は、Ｎ2圧力４mtorr，ＲＦパワー２kWで、約１０分行う。このときの反応性スパッタリング法によるシリコン窒化膜の成長速度は約１０nm/minである。
【００５７】
反応性スパッタリング法は、通常のスパッタリング法と同等の表面被覆特性（ステップカバレージ）を持つ。よって、図４に示すように、アスペクト比が１．２の凹部３４におけるステップカバレージＢは約５％であるため、凹部３４の底部には約５ｎｍのシリコン窒化膜４７が堆積する。一方、反応性スパッタリングの凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％であるので、凹部３４の側壁には１００ｎｍのシリコン窒化膜４７が堆積する。
【００５８】
そして、ＲＩＥによりシリコン窒化膜４７のエッチングを行う。このときのエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１００Wである。このような条件においては、シリコン窒化膜に対するシリコン酸化膜の選択比が１０以上である。従って、まず、シリコン酸化膜３５表面全体を覆うシリコン窒化膜４７がエッチングされ、凹部３４の底部のシリコン酸化膜３５が露出されると、続いてこのシリコン酸化膜３５が選択的にエッチングされるため、凹部３４が形成されていたＩＣ基板１１上にコンタクトホール４６が形成される（図８（ｄ））。
【００５９】
なお、上述のように、このときのシリコン窒化膜に対するシリコン酸化膜の選択比は１０以上なので、５４０ｎｍ程度のシリコン酸化膜３５がエッチングされた後でも、コンタクトホール部分を除くシリコン酸化膜３５上にはシリコン窒化膜４７が４０ｎｍ以上残るため、コンタクトホール以外のシリコン酸化膜３５がエッチングされることはない。
【００６０】
以上のように、第４実施形態では、シリコン酸化膜３５上のシリコン窒化膜４７を反応性スパッタリング法により形成している。このため、コンタクトホールが形成されるべき凹部３４の底部に堆積されるシリコン窒化膜４７の厚さを他の部分に堆積されるシリコン窒化膜の厚さの１／２０程度にすることができる。よって、この窒化膜４７とシリコン酸化膜３５とを同一工程においてエッチングしてコンタクトホールを形成することができる。従って、本実施形態の集積回路の製造方法を用いれば、第３実施形態よりもさらに少ない工程でコンタクトホールを形成することができる。
【００６１】
＜第５実施形態＞
図９は、本発明の第５実施形態による半導体素子の製造方法におけるコンタクトホールの形成方法を示す工程図である。まず、上記各実施形態と同様に、ＩＣ基板１１上に導体配線３２を形成する（図９（ａ））。このとき、本実施形態においても第３，第４実施形態と同様にコンタクトホールを形成すべき導体配線３２ｂ，３２ｃ間の長さを１０００ｎｍとし、コンタクトホールを形成しない導体配線３２ａ，３２ｂ間の長さを５００ｎｍとする。
【００６２】
次に、ＴＥＯＳ−Ｏ3ＣＶＤ法を用いて、導体配線３２上にＢＰＳＧ（Boro-phospho-silicate Glass）膜５５を６００ｎｍの厚さになるように堆積する。この時の、ＴＥＯＳ−Ｏ3ＣＶＤ法によるＢＰＳＧ膜の形成条件は、ＴＥＯＳガス３ｓｌｍ，Ｏ3 １００g/cm3，ＴＭＯＰ（Trimethylorthophosphate，ＰＯ（ＯＣＨ3）3）２l/min，ＴＥＢ（Triethylborate，Ｂ（ＯＣ2Ｈ5）3）１．５l/min，温度４００℃で、３分２０秒行う。このときのＴＥＯＳ−Ｏ3ＣＶＤ法によるＢＰＳＧ膜の成長速度は約１８０nm/minである。
【００６３】
ＴＥＯＳ−Ｏ3ＣＶＤ法を用いてＢＰＳＧ膜を堆積したときの表面被覆特性は、減圧ＣＶＤ法を用いてシリコン酸化膜を堆積した場合と同様に、図６に示すとおりである。よって、コンタクトホールを形成しない、幅が４００ｎｍの凹部３３（アスペクト比＝０．８）の底部におけるステップカバレージＢは７０％である。従って、凹部３３の底部には４２０ｎｍの厚さのＢＰＳＧ膜５５が堆積される。また、凹部３３の側壁におけるステップカバレージＷは４５％であるので、この側壁には２７０ｎｍの厚さのＢＰＳＧ膜５５が堆積される。従って、凹部３３の開口部はＢＰＳＧ膜５５によって完全に塞がれた状態となる。
【００６４】
一方、コンタクトホールを形成する、幅が１０００ｎｍの凹部３４（アスペクト比＝０．４）の底部におけるステップカバレージＢは９０％であるので、この底部には５４０ｎｍのＢＰＳＧ膜５５が堆積される。また、凹部３４の側壁におけるステップカバレージＷは５０％であるので、この凹部３４の側壁には３００ｎｍの厚さのＢＰＳＧ膜５５が堆積される。従って、凹部３４に堆積されたＢＰＳＧ５５によってこの凹部３４が塞がれることはなく、約４００ｎｍの開口径を有し、４６０ｎｍの深さを有する凹部となる。よって、この凹部３４のアスペクト比は約１．２となる。
【００６５】
次に、プラズマＣＶＤ法を用いて、ＢＰＳＧ膜５５上にシリコン窒化膜５７を１００ｎｍの厚さに堆積させる（図９（ｂ））。図７より、アスペクト比が約１．２の凹部３４の底部におけるステップカバレージＢは約２０％であるので、この凹部３４の底部には約２０ｎｍのシリコン窒化膜５７が堆積される。また、前述したように、プラズマＣＶＤ法を用いたときの凹部の側壁におけるステップカバレージＷは、アスペクト比に関わらず常にほぼ１００％なので、凹部３４の側壁には約１００ｎｍのシリコン窒化膜３７が堆積される。
【００６６】
この後、ＲＩＥによる異方性エッチングによりシリコン窒化膜５７を約３０ｎｍエッチングすると、凹部３４の底部に堆積されたシリコン窒化膜５７は除去され、ＢＰＳＧ膜５５が露出する。また、その他の部分においてはシリコン窒化膜５７の厚さは約７０ｎｍとなる。このときのシリコン窒化膜１１７のエッチング条件は、ＣＨＦ3 ２０ml/min，ＣＦ4 １５ml/min，Ａｒ２００ml/min，圧力３５０mtorr，ＲＦパワー８００W，で約５秒行う。このときのＲＩＥによるシリコン窒化膜のエッチング速度は約３６０nm/minである。
【００６７】
次に、ＲＩＥを用いてＢＰＳＧ膜５５を５４０ｎｍ相当エッチングする（図９（ｃ））。このときのＲＩＥによるＢＰＳＧ膜５５のエッチング条件は、Ｃ4Ｆ8 ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４０mtorr，ＲＦパワー１０００Wで、約１０８秒行う。このときのＢＰＳＧ膜のエッチング速度は約３００nm/minであり、シリコン窒化膜のエッチング速度は約１９nm/minであるので、シリコン窒化膜に対するＢＰＳＧ膜の選択比は１０以上となる。すると、凹部３４の底部に堆積されたＢＰＳＧ膜５５は完全に除去され、コンタクトホール５６が形成される。なお、５４０ｎｍのＢＰＳＧ膜５５がエッチングされてもシリコン窒化膜５７は３４ｎｍ程度しか除去されないので、凹部３４の底部以外に堆積されたＢＰＳＧ膜５５上には３６ｎｍ程度のシリコン窒化膜５７が残される。従って、コンタクトホール５６が形成された部分以外のＢＰＳＧ膜５５が除去されることはない。
【００６８】
この後、コンタクトホールが形成されたＩＣ基板１１を約１２０℃の熱リン酸に約８分浸す。すると、ＢＰＳＧ膜５５上に残存したシリコン窒化膜５７が除去される（図９（ｄ））。続いて、８５０℃の窒素雰囲気中で３０分程度の熱処理（アニーリング）を行うことにより、コンタクトホール近傍および他の段差部を平滑化する（図９（ｅ））。
【００６９】
以上のように第５実施形態によれば、上記各実施形態と同様に、フォトリソグラフィを用いなくてもコンタクトホールを形成することができるため、微細なコンタクトホールを有する集積回路を少ない工程で形成することが可能となる。さらに、本実施形態では、コンタクトホール５６形成後に熱リン酸処理およびアニーリングを行うことにより、コンタクトホール５６を形成した後のＢＰＳＧ膜５５表面を平滑にすることができる。このため、次工程で形成される配線の断線などを防いでパターニングを容易にすることができるので、集積回路の信頼性を向上させることができる。
【００７０】
＜第６実施形態＞
上記各実施形態による集積回路の製造方法は、周期的に同様の形状が繰り返される素子領域、例えば、メモリデバイスのセルアレイ部のコンタクトホール形成などに適用することができる。本第６実施形態は、第４実施形態の製造方法を用いて不揮発性メモリを製造する方法を示したものである。
【００７１】
図１０は、本実施形態の製造方法を用いて製造された不揮発性メモリのセルアレイ部の平面図であり、図１１は、図１０のＡ−Ａ’線に沿った断面図、図１２は、図１０のＢ−Ｂ’線に沿った断面図である。但し、図１０においては、図面の簡略化のために、絶縁膜７１の図示を省略している。セルアレイ部は、図１２において点線で囲まれた部分の形状が縦横に繰り返された形状を有している。
【００７２】
メモリセルは、図１０において、複数のソース線６２が縦方向に平行に形成されており、各ソース線６２に挟まれた部分に、コンタクトホール７２を有するドレイン領域６３が形成されている。また、各ソース線６２に直交する方向には、トランジスタとなるゲートが形成されるアクティブ領域６６と、メモリセルにおける各素子を分離するフィールド酸化膜６４とが交互に形成されている。
【００７３】
図１０のＡ−Ａ’線に沿った部分は、フィールド酸化膜６４が形成された領域である。図１１に示すように、ＩＣ基板６１上のソース線６２を除いた部分には、厚さが５００ｎｍのフィールド酸化膜６４が、シリコン酸化膜により形成されている。このフィールド酸化膜６４上には、中央に一定のコントロールゲート間隔Ｌ１を置いてフィールド酸化膜６４に沿うように、コントロールゲート６５が形成されている。
【００７４】
また、図１０のＢ−Ｂ’線に沿った部分は、フィールド酸化膜６３によって素子分離されたアクティブ領域６６である。図１２に示すように、ＩＣ基板６１上には厚さが約１０ｎｍのゲート酸化膜６７が形成されており、このゲート酸化膜６７上のソース線６２およびドレイン領域６３を除く部分には、厚さが１００ｎｍのフローティングゲート６８が形成されている。このフローティングゲート６８上には、さらに層間酸化膜６９を介してコントロールゲート６５が形成されている。そして、図１１，１２に示すように、ＩＣ基板６１上のコンタクトホール７２を除く部分は、シリコン酸化膜からなる絶縁膜７１によって覆われている。なお、図１０中では、フローティングゲート６８の構造を説明するために、フローティングゲート６８がコントロールゲート６５の上層に位置するように図示されているが、実際には、図１２および図１０の左上に示したように、フローティングゲート６８の上にコントロールゲート６５が形成されている。
【００７５】
以下、第４実施形態の製造方法を用いて、このようなセルアレー部の構造を有する不揮発性メモリを製造する方法を説明する。まず、通常のＬＳＩ製造工程に従って、ＩＣ基板６１上にフィールド酸化膜６４，ゲート酸化膜６７，フローティングゲート６８，層間絶縁膜６９，コントロールゲート６５を形成する。このとき、フィールド酸化膜６４上のコントロールゲート６５に囲まれた領域を凹部７３とし、この凹部７３の幅Ｌ１（図１１参照）を５００ｎｍに設定する。また、アクティブ領域６６においてコンタクトホール７２が形成されるフローティングゲート６８およびコントロールゲート６５に囲まれた領域を凹部７４とし、この凹部７４の幅Ｌ２（図１２参照）を１０００ｎｍに設定する。
【００７６】
そして、第４実施形態の手順により、ＩＣ基板６１上に絶縁膜７１およびコンタクトホール７２を形成する。すなわち、まず、減圧ＣＶＤ法を用いてＩＣ基板６１上に絶縁膜（シリコン酸化膜）７１を６００ｎｍの厚さで堆積する。すると、幅が５００ｎｍの凹部７３は、図８（ｂ）に示す凹部３３のように、絶縁膜７１により塞がれる。一方、コンタクトホール７２が形成されるべき凹部７４は、図８（ｂ）に示す凹部３４のように、絶縁膜７１によって塞がれることはなく、開口部を有する構造となる。
【００７７】
次に、反応性スパッタリング法を用いて、この絶縁膜７１の上に１００ｎｍの厚さのシリコン窒化膜を堆積する（図示せず）。そして、ＲＩＥ法を用いて第４実施形態と同様な条件でこのシリコン窒化膜およびシリコン酸化膜７１のエッチングを行うと、ドレイン領域６３となる凹部７４の中央に約４００ｎｍの径を有するコンタクトホール７２が形成される。
【００７８】
図１３は、図１０と同様の本実施形態による不揮発性メモリのセルアレイ部の模式的平面図であり、図１４は、従来の方法を用いて製造した不揮発性メモリのセルアレイ部の模式的平面図である。図１３，１４中において、単位セルを太線で囲んで示している。図１４に示すように、従来法による単位セル８２のソース線６２に平行な方向の長さを２．０μｍとし、ソース線６２に垂直な方向の長さを１．２５μｍとしている。なお、フォトグラフィを用いた従来の方法により不揮発性メモリを製造する場合、コンタクトホールの大きさのバラツキのための余裕を５０ｎｍ、レジストマスクの重ね合わせずれのための余裕を２００ｎｍ、そしてコントロールゲート６５においてリーク電流が発生しないためのコンタクトホール−コントロールゲート間の間隔を２００ｎｍ確保する必要がある。従って、コンタクトホール８２とコントロールゲート６５との間隔Ｌ４を４５０ｎｍ以上に設定する必要がある。
【００７９】
一方、本実施形態の製造方法を用いた場合、フォトリソグラフィを用いずにコンタクトホールを形成するので、コンタクトホール−コントロールゲート間の間隔Ｌ３はリーク電流が発生しないための２００ｎｍのみ確保すればよい。よって、単位セルのソース線に垂直な長さを従来よりも０．２５μｍ小さい１．０μｍに設定することができる。よって、単純にソース線６２に垂直な方向のみで比較した場合でも、セル面積を従来よりも２０％縮小することができる。
【００８０】
このように、本実施形態によれば、不揮発性メモリのセルアレイ部などの一定の形状が周期的に繰り返される素子領域のコンタクトホールを、フォトリソグラフィを用いずに自己整合的に形成することができる。従って、フォトリソグラフィを用いてコンタクトホールを形成する場合のようにコンタクトホール−コントロールゲート間の長さを大きく確保する必要がないので、従来よりも単位セルの大きさを縮小することができる。よって、従来よりも微細な素子を少ない工程で容易に製造することができる。
【００８１】
＜変形例＞
上記した各実施形態においては、各種の変形が可能である。例えば、上記各実施形態では、導体配線間のコンタクトホールの形成について説明したが、絶縁物を配線する場合にも適用することができる。また、コンタクトホールを形成する場合に限らず、ソース線などの線状の拡散層を形成する場合にも上記各実施形態の方法を適用することができる。
【００８２】
また、第６実施形態においては、不揮発性メモリのセルアレイ部の製造方法に第４実施形態を適用した場合について述べたが、他の実施形態についても同様に適用可能である。また、不揮発性メモリを製造する場合に限らず、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭなどの他のメモリデバイスやＳＯＧ（Sea of Gate）などのロジックデバイスの製造方法に適用することも可能である。
【００８３】
さらに、上記各実施形態において、各膜の膜厚や形成方法，除去方法などに関しては、上記したものに限らないことは当然である。
【００８４】
【発明の効果】
本発明によれば、微細なコンタクトホールをフォトリソグラフィを用いずに自己整合的に形成することができるため、従来よりも微細な集積回路を少ない工程で容易に製造することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による集積回路の製造方法を示す工程図
【図２】 段差を有する膜の表面上に他の膜を堆積したときのアスペクト比とステップカバレージを説明するための図
【図３】 常圧ＣＶＤ法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図４】 スパッタリング法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ。
【図５】 本発明の第３実施形態による集積回路の製造方法を示す工程図
【図６】 減圧ＣＶＤ法およびＴＥＯＳ−Ｏ3ＣＶＤ法を用いてシリコン酸化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図７】 プラズマＣＶＤ法を用いてシリコン窒化膜を堆積したときのアスペクト比とステップカバレージとの関係を示すグラフ
【図８】 本発明の第４実施形態による集積回路の製造方法を示す工程図
【図９】 本発明の第５実施形態による集積回路の製造方法を示す工程図
【図１０】 本発明の第６実施形態により製造される集積回路の模式的平面図
【図１１】 図１０のＡ−Ａ線に沿った断面図
【図１２】 図１０のＢ−Ｂ線に沿った断面図
【図１３】 本発明の第６実施形態により製造される集積回路の模式的平面図
【図１４】 従来技術を用いて製造された図１３と同様な構造を有する集積回路の模式的平面図
【図１５】 従来技術による集積回路の製造方法を示す工程図
【符号の説明】
１１，２１，６１ ＩＣ基板
１２，２２，３２ 導体配線
１３，１４，２３，３３，３４ 凹部
１５，３５ シリコン酸化膜
１６，３６，４６，５６，７２ コンタクトホール
３７，４７，５７ シリコン窒化膜
５５ ＢＰＳＧ膜
６２ ソース線
６３ ドレイン領域
６４ フィールド酸化膜
６５ コントロールゲート
６６ アクティブ領域
６７ フィールド酸化膜
６８ フローティングゲート
６９ 層間絶縁膜
７１ 絶縁膜
Claims (14)
- 下地層上に第１材料からなる複数の配線を形成する配線工程と、
前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部の開口部がこの第２材料膜によって塞がれない状態で堆積する第２材料膜堆積工程と、
前記第２材料膜が堆積された前記下地層上に第３材料からなる第３材料膜を、ＣＶＤ法またはスパッタリング法で且つこの凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、
この第３材料膜堆積工程で堆積された前記第３材料膜の全面に対してエッチングを施すことにより、前記第２材料堆積工程において前記凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、
前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通するコンタクトホールを前記膜に形成する第２材料膜除去工程とを含むことを特徴とする
半導体集積回路の製造方法。 - 下地層上に第１材料からなる複数の配線を第１長さおよびこの第１長さよりも短い第２長さの配線間隔で形成する配線工程と、
前記配線が形成された下地層上に第２材料からなる第２材料膜を、前記配線の側壁と前記下地層からなる凹部のうち前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１長さの幅を有する第１凹部の開口部を塞がないように堆積する第２材料膜堆積工程と、
前記第２材料膜が堆積された下地層上に第３材料からなる第３材料膜を、ＣＶＤ法またはスパッタリング法で且つ前記第１凹部の開口部がこの第３材料膜によって塞がれない状態で堆積する第３材料膜堆積工程と、
この第３材料膜堆積工程で堆積された前記第３材料膜の全面に対してエッチングを施すことにより、前記第２材料堆積工程において前記第２凹部の底部に堆積された第２材料膜の表面が露出されるまで前記第３材料膜の表面を除去する第３材料膜除去工程と、
前記第３材料膜に対して前記第２材料膜が選択的に除去されるようなエッチング条件で前記第３材料膜除去工程で露出された前記第２材料膜に対してエッチングを施すことにより、前記第１凹部の底面である下地層表面が露出されるまで前記第２材料膜の表面を除去して、前記下地層に貫通するコンタクトホールを前記膜に形成する第２材料膜除去工程とを含むことを特徴とする
半導体集積回路の製造方法。 - 前記第３材料膜除去工程と前記第２材料膜除去工程とを同一の工程において行うことを特徴とする
請求項１または請求項２に記載の半導体集積回路の製造方法。 - 前記第２材料膜除去工程においてコンタクトホールが形成された後に、前記第３材料膜全体を除去する第３材料膜全除去工程をさらに含むことを特徴とする
請求項１ないし請求項３のいずれか一項に記載の半導体集積回路の製造方法。 - 前記下地層はＩＣ基板であり、
前記第１材料は導電体からなり、
前記第２材料は絶縁体からなり、
前記第３材料は前記第２材料とは異なる絶縁体からなる、
請求項１ないし請求項４のいずれか一項に記載の半導体集積回路の製造方法。 - 前記第２材料膜はシリコン酸化膜であり、
前記第３材料膜はシリコン窒化膜であり、
前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、
前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であることを特徴とする
請求項１ないし請求項５のいずれか一項に記載の半導体集積回路の製造方法。 - 前記第２材料膜はシリコン酸化膜であり、
前記第３材料膜はシリコン窒化膜であり、
前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程であり、
前記第３材料膜堆積工程は反応性スパッタリング法を用いてシリコン窒化膜を堆積する工程であることを特徴とする
請求項１ないし請求項５のいずれか一項に記載の半導体集積回路の製造方法。 - 前記第２材料膜はボロンまたはリンの少なくとも一方を含むシリコン酸化膜であることを特徴とする
請求項６または請求項７に記載の半導体集積回路の製造方法。 - 前記第２材料膜はＢＰＳＧ（boro-phospho-silicate glass）膜であり、
前記第３材料膜はシリコン窒化膜であり、
前記第２材料膜堆積工程はＴＥＯＳ−Ｏ ３ ＣＶＤ法を用いてＢＰＳＧ膜を堆積する工程であり、
前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化膜を堆積する工程であることを特徴とする
請求項１ないし請求項５のいずれか一項に記載の半導体集積回路の製造方法。 - 前記コンタクトホールは不揮発性メモリデバイスのセルアレイ部のコンタクトホールであることを特徴とする
請求項１ないし請求項９のいずれか一項に記載の半導体集積回路の製造方法。 - 前記コンタクトホールはＤＲＡＭのセルアレイ部のコンタクトホールであることを特徴とする
請求項１ないし請求項９のいずれか一項に記載の半導体集積回路の製造方法。 - 前記コンタクトホールはＳＲＡＭのセルアレイ部のコンタクトホールであることを特徴とする
請求項１ないし請求項９のいずれか一項に記載の半導体集積回路の製造方法。 - 前記コンタクトホールはＲＯＭのセルアレイ部のコンタクトホールであることを特徴とする
請求項１ないし請求項９のいずれか一項に記載の半導体集積回路の製造方法。 - 前記コンタクトホールはＳＯＧ（Sea of Gate）ロジックデバイスのコンタクトホールであることを特徴とする
請求項１ないし請求項９のいずれか一項に記載の半導体集積回路の製造方法。
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