JP2000021982A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来よりも微細なコンタクト領域を有する半
導体集積回路を形成する。 【解決手段】 ＩＣ基板１１上に４００ｎｍの厚さの導
体配線１２を形成する。このとき、コンタクトホールを
形成しない導体配線１２ａ，１２ｂ間の間隔を４００ｎ
ｍとし、コンタクトホールを形成すべき導体配線１２
ｂ，１２ｃ間の間隔を１０００ｎｍとする（図１
（ａ））。次に、常圧ＣＶＤ法により、シリコン酸化膜
１５を導体配線１２上に４００ｎｍの厚さに堆積する。
すると、凹部１３の開口部はシリコン酸化膜により塞が
れ、凹部１４の底部には約１００ｎｍのシリコン酸化膜
１５が堆積される（図１（ｂ））。そして、ＲＩＥ法に
よりエッチングを行い、凹部１４底部のシリコン酸化膜
１５を除去することにより、コンタクトホール１６が形
成される（図１（ｃ））。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子の製造方
法、特にコンタクトホールの形成方法に関する。

【０００２】

【従来の技術】ＩＣ，ＬＳＩなどの半導体集積回路に
は、各素子や配線同士を電気的に接続するためのコンタ
クトホールやスルーホールが形成される。図１５は、従
来の半導体集積回路の製造プロセスにおけるコンタクト
ホールの形成方法を示す工程図である。以下、図１５を
用いて従来のコンタクトホールの形成方法を説明する。
まず、図１５（ａ）に示すように、シリコンなどからな
るＩＣ基板９１上に、通常のＬＳＩ製造工程を用いて導
体配線９２を形成する。この上に、ＣＶＤ（Chemical V
apor Deposition）法等を用いて、シリコン酸化膜９３
を堆積する（図１５（ｂ））。この後、堆積されたシリ
コン酸化膜９３上に、レジストを塗布し、露光すること
により、シリコン酸化膜９３上においてコンタクトホー
ルが形成されるべき位置に開口部を有するフォトレジス
トパタン９４を形成する（図１５（ｃ））。そして、Ｒ
ＩＥ（Reactive Ion Etching）等のドライエッチング法
を用いてシリコン酸化膜９３にエッチングを施すことに
より、このシリコン酸化膜９３にコンタクトホール９５
を開口した後に、フォトレジストパタン９４を除去する
（図１５（ｄ））。

【０００３】

【発明が解決しようとする課題】近年の半導体集積回路
の微細化や高集積化の要求に伴い、コンタクトホールお
よびコンタクトホール周辺領域９６（図１５（ｄ）参
照）も微細化されることが求められている。しかしなが
ら、上述したような、フォトリソグラフィによりコンタ
クトホールを形成する従来の製造方法では、コンタクト
領域が微細化されると、フォトレジストパタンのパタン
幅も小さくなる。このため、露光の際に、レジストの開
口不良が生じ、コンタクトホール部分のシリコン酸化膜
のエッチングが充分に行えないという問題があった。

【０００４】また、フォトリソグラフィを用いてコンタ
クトホールを形成する場合、下層のパターンに対するフ
ォトレジストの重ね合わせずれを考慮する必要があるた
め、集積回路の設計の際には、コンタクトホールと下層
の導体との間隔に合わせずれのための余裕を持たせてコ
ンタクトホール周辺領域９６を設計しなければならな
い。よって、コンタクトホールのみが微細化されても、
コンタクトホール周辺領域９６を微細化することができ
ないため、集積回路全体の微細化ができないという問題
があった。

【０００５】そこで、従来よりもコンタクトホールおよ
びその周辺領域を微細化することができる半導体集積回
路の製造方法を提供することを、本発明の課題とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の集積回路の製造方法の第１の態様は、
（i）下地層上に第１材料からなる複数の配線を形成す
る配線工程と、（ii）前記配線が形成された下地層上に
第２材料からなる膜を、前記配線の側壁と前記下地層か
らなる凹部の前記側壁よりも底面での堆積速度が遅くな
る条件で且つこの凹部の開口部が前記膜によって塞がれ
ない状態で堆積する第２材料膜堆積工程と、（iii）前
記第２材料膜堆積工程で堆積された膜に対してエッチン
グを施すことにより、面前記凹部の底面である下地層表
面が露出されるまで前記膜の表面を除去して、前記下地
層に貫通する貫通孔を前記膜に形成する第２材料膜除去
工程とを含むことを特徴とする。

【０００７】このような製造方法を用いれば、凹部の底
面に堆積される膜の厚さをこの凹部の側壁よりも薄くし
ているので、後の第２材料膜除去工程でこの凹部の底面
上に堆積された膜のみを完全に除去して貫通孔を形成す
ることができる。従って、フォトリソグラフィ等を用い
ずに、少ない工程数で第２材料からなる膜に微細な貫通
孔を形成することができる。

【０００８】また、上記第１態様の半導体集積回路の製
造方法は、より具体的には、（I）下地層上に第１材料
からなる複数の配線を第１長さおよびこの第１長さより
も短い第２長さの配線間隔で形成する配線工程と、（I
I）前記配線が形成された下地層上に第２材料からなる
膜を、前記配線の側壁と前記下地層からなる凹部の前記
側壁よりも底面での堆積速度が遅くなる条件で、前記第
２長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第
１長さの幅を有する第１凹部の開口部を塞がないように
堆積する第２材料膜堆積工程と、（III）前記第２材料
膜堆積工程で堆積された膜に対してエッチングを施すこ
とにより、前記第１凹部の底面である下地層表面が露出
されるまで前記膜の表面を除去して、前記下地層に貫通
する貫通孔を前記膜に形成する第２材料膜除去工程とを
含むことを特徴とする。

【０００９】すなわち、下地層上に形成される配線間の
間隔を変えることによって、第２材料膜の所望の位置に
のみ下地層に貫通する貫通孔を形成することができる。

【００１０】このような製造方法を用いる際には、前記
下地層はＩＣ基板であり、前記第１材料は導電体からな
り、前記第２材料は絶縁体からなり、前記貫通孔は他層
の配線と前記ＩＣ基板とを電気的に接続するためのコン
タクトホールであってもよい。

【００１１】また、上記製造方法において、前記第２材
料膜はシリコン酸化膜であり、前記第２材料膜堆積工程
は常圧ＣＶＤ法を用いてシリコン酸化膜を堆積する工程
であってもよい。また、前記第２材料膜はシリコン酸化
膜であり、前記第２材料膜堆積工程はシリコン酸化物を
スパッタリングターゲットとしたスパッタリング法を用
いてシリコン酸化膜を堆積する工程であってもよい。

【００１２】また、上記製造方法を用いる際には、前記
第２材料膜堆積工程において前記凹部の底面上における
前記膜の堆積速度を前記凹部の壁面における堆積速度の
１／２以下とすることが望ましい。

【００１３】また、本発明の半導体集積回路の製造方法
の第２の態様は、（ａ）下地層上に第１材料からなる複
数の配線を形成する配線工程と、（ｂ）前記配線が形成
された下地層上に第２材料からなる第２材料膜を、前記
配線の側壁と前記下地層からなる凹部の開口部がこの第
２材料膜によって塞がれない状態で堆積する第２材料膜
堆積工程と、（ｃ）前記第２材料膜が堆積された前記下
地層上に第３材料からなる第３材料膜を、前記凹部の底
面上の前記第２材料膜上における前記第３材料膜の堆積
速度がその他の部分における前記第３材料膜の堆積速度
よりも遅くなる条件で且つこの凹部の開口部がこの第３
材料膜によって塞がれない状態で堆積する第３材料膜堆
積工程と、（ｄ）この第３材料膜堆積工程で堆積された
前記第３材料膜に対してエッチングを施すことにより、
前記第２材料堆積工程において前記凹部の底部に堆積さ
れた第２材料膜の表面が露出されるまで前記第３材料膜
の表面を除去する第３材料膜除去工程と、（ｅ）前記第
３材料膜に対して前記第２材料膜が選択的に除去される
ようなエッチング条件で前記第３材料膜除去工程で露出
された前記第２材料膜に対してエッチングを施すことに
より、前記凹部の底面である下地層表面が露出されるま
で前記第２材料膜の表面を除去して、前記下地層に貫通
する貫通孔を前記膜に形成する第２材料膜除去工程とを
含むことを特徴とする。

【００１４】このような製造方法を用いれば、第２材料
膜上に堆積される第３材料膜の凹部の底部における厚さ
をその他の部分における厚さよりも薄くしているので、
第３材料膜除去工程においては、凹部の底面上に堆積さ
れた第３材料膜のみを完全に除去することができる。従
って、その後の第２材料膜除去工程においてこの第３材
料膜をエッチングマスクとして用いることができるた
め、凹部の底面上の第２材料膜のみをエッチングして貫
通孔を形成することができる。

【００１５】上記第２態様の半導体集積回路の製造方法
は、より具体的には、（Ａ）下地層上に第１材料からな
る複数の配線を第１長さおよびこの第１長さよりも短い
第２長さの配線間隔で形成する配線工程と、（Ｂ）前記
配線が形成された下地層上に第２材料からなる第２材料
膜を、前記配線の側壁と前記下地層からなる凹部のうち
前記第２長さの幅を有する第２凹部の開口部を塞ぎ且つ
前記第１長さの幅を有する第１凹部の開口部を塞がない
ように堆積する第２材料膜堆積工程と、（Ｃ）前記第２
材料膜が堆積された前記下地層上に第３材料からなる第
３材料膜を、前記第１凹部の底面上の前記第２材料膜上
における堆積速度がその他の部分における前記第３材料
膜の堆積速度よりも遅くなる条件で且つ前記第１凹部の
開口部がこの第３材料膜によって塞がれない状態で堆積
する第３材料膜堆積工程と、（Ｄ）この第３材料膜堆積
工程で堆積された前記第３材料膜に対してエッチングを
施すことにより、前記第２材料堆積工程において前記第
２凹部の底部に堆積された第２材料膜の表面が露出され
るまで前記第３材料膜の表面を除去する第３材料膜除去
工程と、（Ｅ）前記第３材料膜に対して前記第２材料膜
が選択的に除去されるようなエッチング条件で前記第３
材料膜除去工程で露出された前記第２材料膜に対してエ
ッチングを施すことにより、前記第１凹部の底面である
下地層表面が露出されるまで前記第２材料膜の表面を除
去して、前記下地層に貫通する貫通孔を前記膜に形成す
る第２材料膜除去工程とを含むことを特徴とする。

【００１６】すなわち、下地層上に形成される配線間の
間隔を変えることによって、第２材料膜の所望の位置に
のみ下地層に貫通する貫通孔を形成することができる。

【００１７】このような製造方法においては、前記第３
材料膜除去工程と前記第２材料膜除去工程とを同一の工
程において行ってもよい。また、上記製造方法は、前記
第２材料膜除去工程において貫通孔が形成された後に、
前記第３材料膜全体を除去する第３材料膜全除去工程を
さらに含むものであってもよい。

【００１８】また、上記製造方法においては、前記下地
層はＩＣ基板であり、前記第１材料は導電体からなり、
前記第２材料は絶縁体からなり、前記第３材料は前記第
２材料とは異なる絶縁体からなり、前記貫通孔は他層の
配線とＩＣ基板とを電気的に接続するためのコンタクト
ホールであってもよい。

【００１９】また、上記製造方法において、前記第２材
料膜はシリコン酸化膜であり、前記第３材料膜はシリコ
ン窒化膜であり、前記第２材料膜堆積工程は減圧ＣＶＤ
法を用いてシリコン酸化膜を堆積する工程であり、前記
第３材料膜堆積工程はプラズマＣＶＤ法を用いてシリコ
ン窒化膜を堆積する工程であってもよい。また、前記第
２材料膜はシリコン酸化膜であり、前記第３材料膜はシ
リコン窒化膜であり、前記第２材料膜堆積工程は減圧Ｃ
ＶＤ法を用いてシリコン酸化膜を堆積する工程であり、
前記第３材料膜堆積工程は反応性スパッタリング法を用
いてシリコン窒化膜を堆積する工程であってもよい。さ
らに、前記第２材料膜はボロンまたはリンの少なくとも
一方を含むシリコン酸化膜であってもよい。また、前記
第２材料膜はＢＰＳＧ（boro-phospho-silicate glas
s）膜であり、前記第３材料膜はシリコン窒化膜であ
り、前記第２材料膜堆積工程はＴＥＯＳ−Ｏ₃ＣＶＤ法
を用いてＢＰＳＧ膜を堆積する工程であり、前記第３材
料膜堆積工程はプラズマＣＶＤ法を用いてシリコン窒化
膜を堆積する工程であってもよい。

【００２０】また、上記各態様において、前記貫通孔は
不揮発性メモリデバイスのセルアレイ部のコンタクトホ
ールであってもよいし、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭ等
のメモリデバイスのセルアレイ部のコンタクトホールま
たはソース線であってもよい。さらに、前記貫通孔はＳ
ＯＧ（Sea of Gate）ロジックデバイスのコンタクトホ
ールであってもよい。

【００２１】

【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態を説明する。

【００２２】＜第１実施形態＞図１は、本発明の第１実
施形態による半導体集積回路（以下、単に「集積回路」
という）の製造方法におけるコンタクトホールの形成方
法を示す工程図である。まず、通常のＬＳＩ製造工程に
より、シリコンなどからなるＩＣ基板１１（下地層）上
に、４００ｎｍの厚さを有する複数の導体配線１２を形
成する（図１（ａ））。このとき、各導体配線１２にお
いて、後の工程でコンタクトホールが形成されるべき部
分の導体配線間の間隔を１０００ｎｍ（第１長さ）と
し、コンタクトホールが形成されない導体配線間の間隔
を４００ｎｍ（第２長さ）に設定する。図１（ａ）にお
いては、導体配線１２ｂと導体配線１２ｃとの間にコン
タクトホールが形成されるので、導体配線１２ｂ，１２
ｃ間の間隔を１０００ｎｍとし、コンタクトホールが形
成されない導体配線１２ａ，１２ｂ間の間隔を４００ｎ
ｍとしている。すると、ＩＣ基板１１表面は、導体配線
１２による凹凸を有する形状となる。以下、ＩＣ基板１
１において、導体配線１２ａ，１２ｂにより囲まれた部
分を「凹部１３」（第２凹部）とし、導体配線１２ｂ，
１２ｃにより囲まれた部分を「凹部１４」（第１凹部）
とする。

【００２３】次に、常圧ＣＶＤ法により、導体配線１２
上からＩＣ基板１１ににシリコン酸化膜１５（第２材料
膜）を４００ｎｍの厚さになるように堆積する（図１
（ｂ））。この時の、常圧ＣＶＤ法によるシリコン酸化
膜の形成条件は、ＳｉＨ₄ ２０ml/min，Ｏ₂ ０．２２l/
min，４００℃で約６分行う。このときのシリコン酸化
膜の成長速度は、約６７nm/minである。

【００２４】ＣＶＤ法やスパッタリング法などにより凹
凸のある表面上にシリコン酸化膜を堆積した場合、図１
に示す凹部１３，１４のような凹凸の段差部近傍では、
堆積されるシリコン酸化膜の厚さは均一にならない。こ
の段差部近傍での膜の被覆状態をステップカバレージ
（Step Coverage）という。このステップカバレージ
は、凹凸の形状や、膜の形成条件等よって決定される。

【００２５】図２は、導体配線２２が形成されたＩＣ基
板２１上に、シリコン酸化膜２４を堆積したときの模式
的断面図であり、図３は、常圧ＣＶＤ法を用いて、凹凸
を有するＩＣ基板２１上にシリコン酸化膜２４を堆積し
たときの表面被覆特性を示すグラフである。図３におい
て、横軸はＩＣ基板２１上に形成された凹部２３のアス
ペクト比であり、図２に示すように、凹部２３の深さ
（導体配線２２の厚さ）をＴ１，幅をＴ２とした場合
に、アスペクト比（Aspect Ratio）＝Ｔ１／Ｔ２と定義
される。

【００２６】また、縦軸は、シリコン酸化膜２４の凹部
２３の底部２３ａおよび側壁２３ｂにおけるステップカ
バレージ（Step Coverage）である。ステップカバレー
ジは、凹部２３の底部２３ａに堆積される膜厚Ｄ２およ
び側壁２３ｂに堆積される膜厚Ｄ２’の、ＩＣ基板２１
の平坦部（図２においては導体配線２２表面）に堆積さ
れる膜厚Ｄ１に対する割合（％）で表される。すなわ
ち、凹部２３の底部２３ａにおけるステップカバレージ
Ｂは、Ｄ２／Ｄ１×１００（％）と定義され、側壁２３
ｂにおけるステップカバレージＷは、Ｄ２’／Ｄ１×１
００（％）と定義される。図３から分かるように、ステ
ップカバレージは凹部２３の深さＴ１と幅Ｔ２の比（ア
スペクト比）の違いによって変化する。

【００２７】本実施形態では、凹部１３は深さ，幅とも
４００ｎｍなので、そのアスペクト比は４００／４００
＝１である。また、凹部１４は深さが４００ｎｍ，幅が
１０００ｎｍなので、そのアスペクト比は４００／１０
００＝０．４となる。このような凹部１３，１４を有す
るＩＣ基板１１上に、常圧ＣＶＤ法によりシリコン酸化
膜１５を４００ｎｍの厚さになるように堆積する。する
と、図３より、アスペクト比が１の凹部１３の底部にお
けるステップカバレージＢは１０％なので、凹部１３の
底部に堆積されるシリコン酸化膜１５の厚さは４００ｎ
ｍの１０％の４０ｎｍとなる。また、図３中には示され
ていないが、常圧ＣＶＤ法を用いた場合の凹部の側壁に
おけるステップカバレージＷは、アスペクト比に関わら
ず常にほぼ１００％であるので、凹部１３の側壁には４
００ｎｍのシリコン酸化膜１４が堆積される。従って、
図１（ｂ）に示すように、幅が４００ｎｍの凹部１３の
側壁に堆積されたシリコン酸化膜１５は互いにつながっ
た状態となるため、この凹部１３の開口部はシリコン酸
化膜１５によって塞がれる。

【００２８】一方、アスペクト比が０．４の凹部１４の
底部におけるステップカバレージＢは約２５％なので、
凹部１４の底部に堆積されるシリコン酸化膜１５の厚さ
は、４００ｎｍの２５％の１００ｎｍである。同様に、
凹部１４の側壁におけるステップカバレージＷは１００
％なので、凹部１４の側壁にも４００ｎｍのシリコン酸
化膜１５が堆積される。なお、凹部１４は幅が１０００
ｎｍであるので、その側壁１４ｂに４００ｎｍのシリコ
ン酸化膜１４が堆積されても、図３（ｂ）に示すよう
に、この凹部の中央部には約２００ｎｍの幅を有する開
口部が残される。

【００２９】そして、ＲＩＥ（Reactive Ion Etching）
などの異方性エッチングを用いて、堆積されたシリコン
酸化膜１４を１２０ｎｍ程度エッチングする。このとき
のＲＩＥによるエッチング条件は、ＣＨＦ₃ ２０ml/mi
n，ＣＦ₄ １５ml/min，Ａｒ２００ml/min，圧力３５０m
torr，ＲＦパワー８００W，で約１２秒行う。このとき
のシリコン酸化膜１４のエッチング速度は約６００nm/m
inである。すると、凹部１４の底部に堆積されたシリコ
ン酸化膜１５は全て除去され、ＩＣ基板１１の表面が露
出する。従って、ＩＣ基板１１上の凹部１４には、径が
２００ｎｍ程度のコンタクトホール１６が形成される。
一方、シリコン酸化膜１５によりその開口が塞がれた凹
部１３は、ＲＩＥによるエッチングが行われてもその底
部のＩＣ基板１１が露出することはない。よって、ＩＣ
基板１１上の、導体配線１２ｂと導体配線１２ｃとの間
の部分にのみ、コンタクトホール１６（貫通孔）を形成
することができる。

【００３０】なお、本実施形態の方法を用いてコンタク
トホール１６を形成する場合、凹部１３の底部に堆積さ
れるシリコン酸化膜１５の厚さが、導体配線１２上に堆
積されるシリコン酸化膜の厚さの１／２以上になると、
後のエッチング処理後に導体配線１２上に残るシリコン
酸化膜１４の厚さが薄くなり、実用的でない。従って、
凹部１４の底におけるステップカバレージＢが１／２以
下になるように、凹部１４の深さおよび幅を設定するこ
とが望ましい。

【００３１】以下、本実施形態の集積回路の製造方法を
一般化する。ＩＣ基板１１上に形成される導体配線１２
の厚さをｄ₁，導体配線１２においてコンタクトホール
が形成される凹部１４の幅をｄ₂，コンタクトホールを
設けない凹部１３の幅をｄ₂’，導体配線１２の上層に
堆積されるシリコン酸化膜１５の膜厚をｄ₃とする。ま
た、コンタクトホールが形成される凹部１４の側壁に堆
積されるシリコン酸化膜１５の膜厚をｄ₃のα倍とし、
凹部１４の底部に堆積されるシリコン酸化膜１５の膜厚
をｄ₃のβ倍とする。同様に、コンタクトホールを設け
ない凹部１３の側壁に形成される絶縁膜の膜厚をｄ₃の
α’倍とする（図１（ｂ）参照）。

【００３２】このとき、凹部１４のアスペクト比（ｄ₁
／ｄ₂）における底部１４のステップカバレージＢが５
０％以下（すなわちβ≦０．５）である場合、この凹部
１４に径が１００ｎｍ以下のコンタクトホールを形成す
るためには、凹部１４の径ｄ₂を（１）式の範囲に設定
することが望ましい。

【００３３】 ２αｄ₃＜ｄ₂＜２αｄ₃＋１００ （単位：ｎｍ）・・・（１） かつ、凹部１３の開口部がシリコン酸化膜１５によって
塞がれるためには、凹部１３の幅ｄ２’を（２）式の範
囲に設定することが望ましい。

【００３４】 ｄ₂’＜２α’ｄ₃ （単位：ｎｍ）・・・（２） このような範囲で凹部１３，１４の幅ｄ₂’，ｄ₂を設定
すれば、凹部１３，１４の側壁よりも底面での堆積速度
が遅くなる条件で、凹部１３の開口部を塞ぎ、かつ、凹
部１４の開口部を塞がないようにシリコン酸化膜１５を
堆積することができる。

【００３５】このように、本実施形態では、コンタクト
ホールを形成すべき導体配線間の間隔，およびコンタク
トホールを形成しない導体配線間の間隔をそれぞれ異な
る値に設定し、常圧ＣＶＤ法を用いて凹凸のある基板上
にシリコン酸化膜を堆積したときの表面被覆特性を利用
している。これにより、フォトリソグラフィを用いず
に、必要部分にのみコンタクトホールを形成することが
できる。よって、コンタクトホールの径を小さく設定し
ても、従来のようにレジストの開口不良などの問題が生
じない。また、フォトレジストの合わせずれに対する余
裕を考慮する必要がないため、集積回路全体を微細化す
ることが可能となる。さらに、フォトリソグラフィを用
いずにコンタクトホールを形成するため、コンタクトホ
ール形成の際の工程数を大幅に削減することができる。

【００３６】＜第２実施形態＞第２実施形態は、第１実
施形態において導体配線上にシリコン酸化膜を堆積する
際に、スパッタリング法を用いることを特徴とし、その
他の部分を第１実施形態と同一とする。まず、図１
（ａ）に示すように、ＩＣ基板１１上に導体配線１２を
形成する。このとき、第１実施形態と同様に、コンタク
トホールを形成すべき導体配線１２ｂ，１２ｃ間の幅を
１０００ｎｍとし、コンタクトホールが形成されない導
体配線１２ａ，１２ｂ間の幅を４００ｎｍとする。

【００３７】次に、シリコン酸化物をスパッタリングタ
ーゲットに用いたスパッタリング法により、導体配線１
２上にシリコン酸化膜１５を４００ｎｍ堆積する。この
時のスパッタリング法によるシリコン酸化膜の形成条件
は、Ａｒ圧力４mtorr，ＲＦパワー１．５kWで約１０分
行う。このときのスパッタリング法によるシリコン酸化
膜１５の成長速度は、約４０nm/minである。このような
条件でスパッタリング法によりシリコン酸化膜を堆積し
たときの凹部１３，１４におけるアスペクト比とステッ
プカバレージとの関係を図４に示す。図４より、コンタ
クトホールを形成しない凹部１３（アスペクト比＝１）
の底部１３ａにおけるステップカバレージＢは約５％な
ので、この底部１３ａには約２０ｎｍのシリコン酸化膜
１５が堆積される。また、凹部１３の側壁１３ｂには、
約４００ｎｍのシリコン酸化膜１５が堆積される（常圧
ＣＶＤ法と同様に、ステップカバレージＷの値はアスペ
クト比に関わらず常にほぼ１００％である）。従って、
凹部１３はシリコン酸化膜１５によりその開口部が塞が
れた状態となる。

【００３８】一方、コンタクトホールが形成される凹部
１４（アスペクト比＝０．４）の底部におけるステップ
カバレージＢは約１５％であるので、この底部には約６
０ｎｍのシリコン酸化膜１５が堆積される。また、凹部
１４の側壁には、４００ｎｍのシリコン酸化膜１５が堆
積されるため、約２００ｎｍの径を有する開口部が残さ
れる（図１（ｂ））。

【００３９】そして、ＲＩＥにより、第１実施形態と同
様の条件でシリコン酸化膜１５のエッチングを行う。す
ると、図１（ｃ）に示すように、凹部１４の底部に堆積
されたシリコン酸化膜１５は全て除去され、ＩＣ基板１
１の表面が露出する。このようにして、コンタクトホー
ル１６が形成される。

【００４０】以上のように、第２実施形態では、スパッ
タリング法を用いてシリコン酸化膜１５の堆積を行い、
凹凸のある基板上にシリコン酸化膜を形成したときのス
テップカバレージを利用して、コンタクトホールを形成
している。従って、第１実施形態と同様にフォトリソグ
ラフィを用いずにコンタクトホールを形成することがで
きるため、従来よりもコンタクトホールおよびその周辺
領域を微細化することができる。また、スパッタリング
法を用いた場合の凹部の底部におけるステップカバレー
ジＢは、常圧ＣＶＤ法を用いた場合よりも小さいので、
これを利用することにより後工程でのエッチング量を減
らすことができる。従って、エッチング後の導体配線１
２上のシリコン酸化膜１５を厚くすることができるた
め、集積回路の信頼性が向上する。。 ＜第３実施形態＞図５は、本発明の第３実施形態による
集積回路の製造方法におけるコンタクトホールの形成方
法を示す工程図である。まず、他の実施形態と同様に、
ＩＣ基板１１上に４００ｎｍの厚さの導体配線３２を形
成する（図５（ａ））。このとき、コンタクトホールが
形成されるべき導体配線間の長さを１０００ｎｍ（第１
長さ）とし、コンタクトホールを形成しない導体配線間
の長さを５００ｎｍ（第２長さ）とする。図５（ａ）に
おいては、導体配線３２ｂ，３２ｃの間にコンタクトホ
ールを形成するので、この間の長さを１０００ｎｍに設
定し、コンタクトホールが形成されない導体配線３２
ａ，３２ｂ間の長さを５００ｎｍに設定する。以下、Ｉ
Ｃ基板１１において、導体配線３２ａ，３２ｂにより囲
まれた部分を「凹部３３」（第２凹部）とし、導体配線
３２ｂ，３２ｃにより囲まれた部分を「凹部３４」（第
１凹部）とする。

【００４１】次に、減圧ＣＶＤ法を用いて、６００ｎｍ
のシリコン酸化膜３５（第２材料膜）を導体配線３２上
に堆積する（図５（ｂ））。この時の減圧ＣＶＤ法によ
るシリコン酸化膜３５の形成条件は、ＴＥＯＳ(Tetraet
hylorthosilicate，Ｓｉ（ＯＣＨ₂ＣＨ₃）₄）ガス２５
０ml/min，圧力０．７torr，温度７００℃で、約６０分
行う。このときの減圧ＣＶＤ法によるシリコン酸化膜３
５の成長速度は約１０nm/minである。

【００４２】図６は、上記の条件でシリコン酸化膜３５
を堆積したときの凹部３３，３４のアスペクト比とステ
ップカバレージとの関係を示す図である。ＩＣ基板１１
において、導体配線３２ａ，３２ｂによって囲まれてで
きた凹部３３のアスペクト比は０．８なので、この凹部
３３の底部におけるステップカバレージＢは７０％，側
壁におけるステップカバレージＷは４７％となる。従っ
て、導体配線３２上に６００ｎｍのシリコン酸化膜３５
を堆積した場合、凹部３３の底部には厚さが４２０ｎｍ
のシリコン酸化膜３５が堆積し、側壁には厚さが２８０
ｎｍのシリコン酸化膜３５が堆積する。従って、凹部３
３の開口部はシリコン酸化膜３５によって塞がれる。

【００４３】一方、ＩＣ基板１１において、導体配線３
２ｂ，３２ｃによって囲まれてできた凹部３４のアスペ
クト比は０．４なので、この凹部３４の底部におけるス
テップカバレージＢは９０％，側壁におけるステップカ
バレージＷは５０％となる。従って、凹部３４の底部に
は厚さが５４０ｎｍのシリコン酸化膜３５が堆積し、側
壁には厚さが３００ｎｍのシリコン酸化膜３５が堆積す
る。よって、凹部３４の側壁に堆積されたシリコン酸化
膜３５によってこの凹部３４の開口部が塞がれることは
なく、開口幅が約４００ｎｍ，深さが約４６０ｎｍの凹
部となる。よって、この凹部３４のアスペクト比は約
１．２となる。

【００４４】このシリコン酸化膜３５上に、プラズマＣ
ＶＤ法を用いてシリコン窒化膜３７（第３材料膜）を１
５０ｎｍの厚さに堆積する（図５（ｃ））。この時の、
プラズマＣＶＤ法によるシリコン窒化膜３７の体積条件
は、ＳｉＨ₄ １８０ml/min，ＮＨ₃ ７０ml/min，Ｎ₂ ２
l/min，圧力４．５torr，温度７００℃である。このと
きのプラズマＣＶＤ法によるシリコン窒化膜３７の成長
速度は約４００nm/minである。図７は、プラズマＣＶＤ
法を用いてＩＣ基板１１上にシリコン窒化膜３７を堆積
したときの凹部におけるアスペクト比とステップカバレ
ージとの関係を示すグラフである。図７より、アスペク
ト比が１．２の凹部３４の底部におけるステップカバレ
ージＢは約２０％なので、この底部には約３０ｎｍのシ
リコン窒化膜３７が堆積される。また、図７中には示さ
れていないが、プラズマＣＶＤによりシリコン窒化膜を
堆積したときの凹部の側壁におけるステップカバレージ
Ｗはアスペクト比に関わらず常にほぼ１００％であるの
で、凹部３４の側壁に堆積されるシリコン窒化膜３７の
厚さは約１５０ｎｍである。

【００４５】この後、ＲＩＥ法によりこのシリコン窒化
膜３７を約５０ｎｍ程度エッチングする（図５
（ｄ））。この時のシリコン窒化膜のエッチング条件
は、ＣＨＦ₃ ２０ml/min，ＣＦ₄ １５ml/min，Ａｒ２０
０ml/min，圧力３５０mtorr，ＲＦパワー８００Wで、８
秒行う。このときのＲＩＥによるシリコン窒化膜のエッ
チング速度は約３６０nm/minである。すると、凹部３４
の底部に堆積されたシリコン窒化膜３７は完全に除去さ
れ、この部分のみシリコン酸化膜３５が露出された状態
となる。その他の部分においては、１００ｎｍ程度の厚
さのシリコン窒化膜３７が残される。

【００４６】さらに、ＲＩＥにより凹部３４の底部に堆
積されたシリコン酸化膜３５のエッチングを行う（図５
（ｅ））。このときのエッチング条件は、Ｃ₄Ｆ₈ ２０m
l/min，ＣＯ３００ml/min，Ａｒ４００ml/min，圧力４
０mtorr，ＲＦパワー１０００Wで、約３分行う。このと
きのＲＩＥによるシリコン酸化膜３５のエッチング速度
は約２００nm/minであり、シリコン窒化膜３７のエッチ
ング速度は約１９nm/minである。つまり、このような条
件では、シリコン窒化膜に対するシリコン酸化膜の選択
比が１０以上となる。シリコン酸化膜３５を６００ｎｍ
程度エッチングすると、凹部３４の底部のシリコン酸化
膜３５は全て除去され、コンタクトホール３６（貫通
孔）が形成される。一方、シリコン窒化膜３７は６０ｎ
ｍ程度しかエッチングされないため、コンタクトホール
３６が形成された部分以外のシリコン酸化膜３５上には
約４０ｎｍの厚さを有するシリコン窒化膜３７が残され
る。従って、コンタクトホール３６以外のシリコン酸化
膜３５がエッチングされることはない。

【００４７】以下、上述した本実施形態の集積回路の製
造方法を一般化する。ＩＣ基板１１上に形成される導体
配線３２の厚さをｄ₁，コンタクトホールが形成される
導体配線３２間の凹部３４の幅をｄ₂，コンタクトホー
ルを設けない導体配線３２間の凹部３３の幅をｄ₂’，
導体配線３２の上層に形成されるシリコン酸化膜３５の
厚さをｄ₃とする。また、コンタクトホールが形成され
る凹部３４の側壁に堆積されるシリコン酸化膜３５の厚
さをｄ₃のα倍とし、凹部３４の底部に堆積されるシリ
コン酸化膜３５の厚さをｄ₃のβ倍とする。同様に、コ
ンタクトホールを設けない凹部３３の側壁に形成される
絶縁膜の厚さをｄ₃のα’倍とする（図５（ｃ）参
照）。

【００４８】ここで、シリコン酸化膜３５を堆積したと
きの凹部３４の底部におけるステップカバレージＢが５
０％である場合に本実施形態を適用すると有効である。
その場合、コンタクトホール３６が形成される凹部３４
の開口径ｄ₂は、その側壁に堆積されるシリコン酸化膜
３５の厚さよりも大きくなければらならないため、２α
ｄ₃＜ｄ₂という関係が成り立つ。また、プラズマＣＶＤ
法はアスペクト比が１以上の場合において、そのステッ
プカバレージＢが極めて小さくなるため、シリコン酸化
膜３５が堆積された時点で凹部３４のアスペクト比を１
以上とすると、より効果的である。すなわちこの段階で
の凹部３４の幅は、凹部３４の深さよりも小さくなるこ
とが望ましい。ここで、シリコン酸化膜３５が堆積され
た後の凹部３４の深さｘは次式で表される。

【００４９】ｘ＝ｄ₁＋ｄ₃−βｄ₃・・・（３） また、シリコン酸化膜３５が堆積された段階で、この凹
部３４の幅ｄ₂がｘ以下となるためには、次式の関係が
成り立つ。

【００５０】ｄ₂≦２αｄ₃＋ｘ・・・（４） 式（３），（４）より ｄ₂≦２αｄ₃＋ｄ₁＋ｄ₃−βｄ₃・・・（５） これと上記の関係を組み合わせ、整理すると ２αｄ₃＜ｄ₂≦ｄ₁＋ｄ₃（１＋２α−β） （単位：ｎｍ）・・・（６） となる。

【００５１】また、コンタクトホールを形成しない凹部
３３の幅ｄ₂’はその側壁に堆積されるシリコン酸化膜
３５の厚さよりも小さくなければならない。よって、次
式の関係が成り立つ。

【００５２】 ｄ₂’≦２α’ｄ₃ （単位：ｎｍ）・・・（７） よって、以上の関係をまとめると、導体配線３２の厚さ
ｄ₁，シリコン酸化膜３５の厚さｄ₃，コンタクトホール
を形成すべき導体配線３２間の距離ｄ₂，そしてコンタ
クトホールを形成しない導体配線３２間の距離ｄ₂’
は、上記（６），（７）式の関係が成り立つ範囲でそれ
ぞれ設定することが望ましい。すると、凹部３３の開口
部を塞ぎ、かつ、凹部３４の開口部を塞がないようにシ
リコン酸化膜３５を堆積することができる。

【００５３】以上のように、第３実施形態によれば、第
１，第２実施形態と同様にフォトリソグラフィを用いな
くとも微細なコンタクトホールを必要箇所のみに形成す
ることができる。また、前述した第１実施形態において
は、コンタクトホールが形成されるべき凹部１４でのス
テップカバレージＢが０．５以下になるような堆積条件
でシリコン酸化膜１５を堆積した場合に効果的であった
が、本実施形態では、コンタクトホールが形成されるべ
き凹部３４でのステップカバレージが０．５以上である
場合でもシリコン窒化膜３７のステップカバレージを利
用することにより、シリコン酸化膜３５のコンタクトホ
ールが形成されるべき部分にのみ開口部を有するマスク
を形成することができる。よって、フォトリソグラフィ
を行わずに微細なコンタクトホールを特定の場所に自己
整合的に形成することができる。

【００５４】＜第４実施形態＞図８は、本発明の第４実
施形態による半導体素子の製造方法におけるコンタクト
ホールの形成方法を示す工程図である。第３実施形態で
はシリコン酸化膜上にシリコン窒化膜を堆積する際にプ
ラズマＣＶＤ法を用い、これらシリコン窒化膜およびシ
リコン酸化膜のエッチングを２工程に分けて行ったが、
本第４実施形態では、シリコン酸化膜上にシリコン窒化
膜を堆積する際に反応性スパッタリング法を用い、コン
タクトホールを形成する部分のシリコン窒化膜とシリコ
ン酸化膜とを同一工程においてエッチング可能にしたこ
とを特徴とする。

【００５５】まず、第３実施形態と同様に、ＩＣ基板１
１上に４００ｎｍの厚さの導体配線３２を形成し、その
上に減圧ＣＶＤ法によりシリコン酸化膜３５を堆積する
（図８（ａ），（ｂ））。このとき、第３実施形態と同
様に、コンタクトホールを形成すべき導体配線３２ｂ，
３２ｃ間（凹部３４）の開口径を１０００ｎｍとし、コ
ンタクトホールを形成しない導体配線３２ａ，３２ｂ間
（凹部３３）の長さを５００ｎｍとしているので、凹部
３３はシリコン酸化膜３５によって塞がれ、凹部３４は
開口径が約４００ｎｍ、深さが約４６０ｎｍの凹部とな
る。従って、このときの凹部３４のアスペクト比は約
１．２となる。

【００５６】次に、ターゲットにシリコンを用い、窒素
雰囲気中でスパッタリングを行う反応性スパッタリング
法を用いて、シリコン酸化膜３５上にシリコン窒化膜４
７を１００ｎｍの厚さに堆積させる（図８（ｃ））。こ
のときの反応性スパッタリング法によるシリコン窒化膜
の形成条件は、Ｎ₂圧力４mtorr，ＲＦパワー２kWで、約
１０分行う。このときの反応性スパッタリング法による
シリコン窒化膜の成長速度は約１０nm/minである。

【００５７】反応性スパッタリング法は、通常のスパッ
タリング法と同等の表面被覆特性（ステップカバレー
ジ）を持つ。よって、図４に示すように、アスペクト比
が１．２の凹部３４におけるステップカバレージＢは約
５％であるため、凹部３４の底部には約５ｎｍのシリコ
ン窒化膜４７が堆積する。一方、反応性スパッタリング
の凹部の側壁におけるステップカバレージＷは、アスペ
クト比に関わらず常にほぼ１００％であるので、凹部３
４の側壁には１００ｎｍのシリコン窒化膜４７が堆積す
る。

【００５８】そして、ＲＩＥによりシリコン窒化膜４７
のエッチングを行う。このときのエッチング条件は、Ｃ
₄Ｆ₈ ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/mi
n，圧力４０mtorr，ＲＦパワー１００Wである。このよ
うな条件においては、シリコン窒化膜に対するシリコン
酸化膜の選択比が１０以上である。従って、まず、シリ
コン酸化膜３５表面全体を覆うシリコン窒化膜４７がエ
ッチングされ、凹部３４の底部のシリコン酸化膜３５が
露出されると、続いてこのシリコン酸化膜３５が選択的
にエッチングされるため、凹部３４が形成されていたＩ
Ｃ基板１１上にコンタクトホール４６が形成される（図
８（ｄ））。

【００５９】なお、上述のように、このときのシリコン
窒化膜に対するシリコン酸化膜の選択比は１０以上なの
で、５４０ｎｍ程度のシリコン酸化膜３５がエッチング
された後でも、コンタクトホール部分を除くシリコン酸
化膜３５上にはシリコン窒化膜４７が４０ｎｍ以上残る
ため、コンタクトホール以外のシリコン酸化膜３５がエ
ッチングされることはない。

【００６０】以上のように、第４実施形態では、シリコ
ン酸化膜３５上のシリコン窒化膜４７を反応性スパッタ
リング法により形成している。このため、コンタクトホ
ールが形成されるべき凹部３４の底部に堆積されるシリ
コン窒化膜４７の厚さを他の部分に堆積されるシリコン
窒化膜の厚さの１／２０程度にすることができる。よっ
て、この窒化膜４７とシリコン酸化膜３５とを同一工程
においてエッチングしてコンタクトホールを形成するこ
とができる。従って、本実施形態の集積回路の製造方法
を用いれば、第３実施形態よりもさらに少ない工程でコ
ンタクトホールを形成することができる。

【００６１】＜第５実施形態＞図９は、本発明の第５実
施形態による半導体素子の製造方法におけるコンタクト
ホールの形成方法を示す工程図である。まず、上記各実
施形態と同様に、ＩＣ基板１１上に導体配線３２を形成
する（図９（ａ））。このとき、本実施形態においても
第３，第４実施形態と同様にコンタクトホールを形成す
べき導体配線３２ｂ，３２ｃ間の長さを１０００ｎｍと
し、コンタクトホールを形成しない導体配線３２ａ，３
２ｂ間の長さを５００ｎｍとする。

【００６２】次に、ＴＥＯＳ−Ｏ₃ＣＶＤ法を用いて、
導体配線３２上にＢＰＳＧ（Boro-phospho-silicate Gl
ass）膜５５を６００ｎｍの厚さになるように堆積す
る。この時の、ＴＥＯＳ−Ｏ₃ＣＶＤ法によるＢＰＳＧ
膜の形成条件は、ＴＥＯＳガス３ｓｌｍ，Ｏ₃ １００g/
cm³，ＴＭＯＰ（Trimethylorthophosphate，ＰＯ（ＯＣ
Ｈ ₃）₃）２l/min，ＴＥＢ（Triethylborate，Ｂ（ＯＣ₂
Ｈ₅）₃）１．５l/min，温度４００℃で、３分２０秒行
う。このときのＴＥＯＳ−Ｏ₃ＣＶＤ法によるＢＰＳＧ
膜の成長速度は約１８０nm/minである。

【００６３】ＴＥＯＳ−Ｏ₃ＣＶＤ法を用いてＢＰＳＧ
膜を堆積したときの表面被覆特性は、減圧ＣＶＤ法を用
いてシリコン酸化膜を堆積した場合と同様に、図６に示
すとおりである。よって、コンタクトホールを形成しな
い、幅が４００ｎｍの凹部３３（アスペクト比＝０．
８）の底部におけるステップカバレージＢは７０％であ
る。従って、凹部３３の底部には４２０ｎｍの厚さのＢ
ＰＳＧ膜５５が堆積される。また、凹部３３の側壁にお
けるステップカバレージＷは４５％であるので、この側
壁には２７０ｎｍの厚さのＢＰＳＧ膜５５が堆積され
る。従って、凹部３３の開口部はＢＰＳＧ膜５５によっ
て完全に塞がれた状態となる。

【００６４】一方、コンタクトホールを形成する、幅が
１０００ｎｍの凹部３４（アスペクト比＝０．４）の底
部におけるステップカバレージＢは９０％であるので、
この底部には５４０ｎｍのＢＰＳＧ膜５５が堆積され
る。また、凹部３４の側壁におけるステップカバレージ
Ｗは５０％であるので、この凹部３４の側壁には３００
ｎｍの厚さのＢＰＳＧ膜５５が堆積される。従って、凹
部３４に堆積されたＢＰＳＧ５５によってこの凹部３４
が塞がれることはなく、約４００ｎｍの開口径を有し、
４６０ｎｍの深さを有する凹部となる。よって、この凹
部３４のアスペクト比は約１．２となる。

【００６５】次に、プラズマＣＶＤ法を用いて、ＢＰＳ
Ｇ膜５５上にシリコン窒化膜５７を１００ｎｍの厚さに
堆積させる（図９（ｂ））。図７より、アスペクト比が
約１．２の凹部３４の底部におけるステップカバレージ
Ｂは約２０％であるので、この凹部３４の底部には約２
０ｎｍのシリコン窒化膜５７が堆積される。また、前述
したように、プラズマＣＶＤ法を用いたときの凹部の側
壁におけるステップカバレージＷは、アスペクト比に関
わらず常にほぼ１００％なので、凹部３４の側壁には約
１００ｎｍのシリコン窒化膜３７が堆積される。

【００６６】この後、ＲＩＥによる異方性エッチングに
よりシリコン窒化膜５７を約３０ｎｍエッチングする
と、凹部３４の底部に堆積されたシリコン窒化膜５７は
除去され、ＢＰＳＧ膜５５が露出する。また、その他の
部分においてはシリコン窒化膜５７の厚さは約７０ｎｍ
となる。このときのシリコン窒化膜１１７のエッチング
条件は、ＣＨＦ₃ ２０ml/min，ＣＦ₄ １５ml/min，Ａｒ
２００ml/min，圧力３５０mtorr，ＲＦパワー８００W，
で約５秒行う。このときのＲＩＥによるシリコン窒化膜
のエッチング速度は約３６０nm/minである。

【００６７】次に、ＲＩＥを用いてＢＰＳＧ膜５５を５
４０ｎｍ相当エッチングする（図９（ｃ））。このとき
のＲＩＥによるＢＰＳＧ膜５５のエッチング条件は、Ｃ
₄Ｆ₈ ２０ml/min，ＣＯ３００ml/min，Ａｒ４００ml/mi
n，圧力４０mtorr，ＲＦパワー１０００Wで、約１０８
秒行う。このときのＢＰＳＧ膜のエッチング速度は約３
００nm/minであり、シリコン窒化膜のエッチング速度は
約１９nm/minであるので、シリコン窒化膜に対するＢＰ
ＳＧ膜の選択比は１０以上となる。すると、凹部３４の
底部に堆積されたＢＰＳＧ膜５５は完全に除去され、コ
ンタクトホール５６が形成される。なお、５４０ｎｍの
ＢＰＳＧ膜５５がエッチングされてもシリコン窒化膜５
７は３４ｎｍ程度しか除去されないので、凹部３４の底
部以外に堆積されたＢＰＳＧ膜５５上には３６ｎｍ程度
のシリコン窒化膜５７が残される。従って、コンタクト
ホール５６が形成された部分以外のＢＰＳＧ膜５５が除
去されることはない。

【００６８】この後、コンタクトホールが形成されたＩ
Ｃ基板１１を約１２０℃の熱リン酸に約８分浸す。する
と、ＢＰＳＧ膜５５上に残存したシリコン窒化膜５７が
除去される（図９（ｄ））。続いて、８５０℃の窒素雰
囲気中で３０分程度の熱処理（アニーリング）を行うこ
とにより、コンタクトホール近傍および他の段差部を平
滑化する（図９（ｅ））。

【００６９】以上のように第５実施形態によれば、上記
各実施形態と同様に、フォトリソグラフィを用いなくて
もコンタクトホールを形成することができるため、微細
なコンタクトホールを有する集積回路を少ない工程で形
成することが可能となる。さらに、本実施形態では、コ
ンタクトホール５６形成後に熱リン酸処理およびアニー
リングを行うことにより、コンタクトホール５６を形成
した後のＢＰＳＧ膜５５表面を平滑にすることができ
る。このため、次工程で形成される配線の断線などを防
いでパターニングを容易にすることができるので、集積
回路の信頼性を向上させることができる。

【００７０】＜第６実施形態＞上記各実施形態による集
積回路の製造方法は、周期的に同様の形状が繰り返され
る素子領域、例えば、メモリデバイスのセルアレイ部の
コンタクトホール形成などに適用することができる。本
第６実施形態は、第４実施形態の製造方法を用いて不揮
発性メモリを製造する方法を示したものである。

【００７１】図１０は、本実施形態の製造方法を用いて
製造された不揮発性メモリのセルアレイ部の平面図であ
り、図１１は、図１０のＡ−Ａ’線に沿った断面図、図
１２は、図１０のＢ−Ｂ’線に沿った断面図である。但
し、図１０においては、図面の簡略化のために、絶縁膜
７１の図示を省略している。セルアレイ部は、図１２に
おいて点線で囲まれた部分の形状が縦横に繰り返された
形状を有している。

【００７２】メモリセルは、図１０において、複数のソ
ース線６２が縦方向に平行に形成されており、各ソース
線６２に挟まれた部分に、コンタクトホール７２を有す
るドレイン領域６３が形成されている。また、各ソース
線６２に直交する方向には、トランジスタとなるゲート
が形成されるアクティブ領域６６と、メモリセルにおけ
る各素子を分離するフィールド酸化膜６４とが交互に形
成されている。

【００７３】図１０のＡ−Ａ’線に沿った部分は、フィ
ールド酸化膜６４が形成された領域である。図１１に示
すように、ＩＣ基板６１上のソース線６２を除いた部分
には、厚さが５００ｎｍのフィールド酸化膜６４が、シ
リコン酸化膜により形成されている。このフィールド酸
化膜６４上には、中央に一定のコントロールゲート間隔
Ｌ１を置いてフィールド酸化膜６４に沿うように、コン
トロールゲート６５が形成されている。

【００７４】また、図１０のＢ−Ｂ’線に沿った部分
は、フィールド酸化膜６３によって素子分離されたアク
ティブ領域６６である。図１２に示すように、ＩＣ基板
６１上には厚さが約１０ｎｍのゲート酸化膜６７が形成
されており、このゲート酸化膜６７上のソース線６２お
よびドレイン領域６３を除く部分には、厚さが１００ｎ
ｍのフローティングゲート６８が形成されている。この
フローティングゲート６８上には、さらに層間酸化膜６
９を介してコントロールゲート６５が形成されている。
そして、図１１，１２に示すように、ＩＣ基板６１上の
コンタクトホール７２を除く部分は、シリコン酸化膜か
らなる絶縁膜７１によって覆われている。なお、図１０
中では、フローティングゲート６８の構造を説明するた
めに、フローティングゲート６８がコントロールゲート
６５の上層に位置するように図示されているが、実際に
は、図１２および図１０の左上に示したように、フロー
ティングゲート６８の上にコントロールゲート６５が形
成されている。

【００７５】以下、第４実施形態の製造方法を用いて、
このようなセルアレー部の構造を有する不揮発性メモリ
を製造する方法を説明する。まず、通常のＬＳＩ製造工
程に従って、ＩＣ基板６１上にフィールド酸化膜６４，
ゲート酸化膜６７，フローティングゲート６８，層間絶
縁膜６９，コントロールゲート６５を形成する。このと
き、フィールド酸化膜６４上のコントロールゲート６５
に囲まれた領域を凹部７３とし、この凹部７３の幅Ｌ１
（図１１参照）を５００ｎｍに設定する。また、アクテ
ィブ領域６６においてコンタクトホール７２が形成され
るフローティングゲート６８およびコントロールゲート
６５に囲まれた領域を凹部７４とし、この凹部７４の幅
Ｌ２（図１２参照）を１０００ｎｍに設定する。

【００７６】そして、第４実施形態の手順により、ＩＣ
基板６１上に絶縁膜７１およびコンタクトホール７２を
形成する。すなわち、まず、減圧ＣＶＤ法を用いてＩＣ
基板６１上に絶縁膜（シリコン酸化膜）７１を６００ｎ
ｍの厚さで堆積する。すると、幅が５００ｎｍの凹部７
３は、図８（ｂ）に示す凹部３３のように、絶縁膜７１
により塞がれる。一方、コンタクトホール７２が形成さ
れるべき凹部７４は、図８（ｂ）に示す凹部３４のよう
に、絶縁膜７１によって塞がれることはなく、開口部を
有する構造となる。

【００７７】次に、反応性スパッタリング法を用いて、
この絶縁膜７１の上に１００ｎｍの厚さのシリコン窒化
膜を堆積する（図示せず）。そして、ＲＩＥ法を用いて
第４実施形態と同様な条件でこのシリコン窒化膜および
シリコン酸化膜７１のエッチングを行うと、ドレイン領
域６３となる凹部７４の中央に約４００ｎｍの径を有す
るコンタクトホール７２が形成される。

【００７８】図１３は、図１０と同様の本実施形態によ
る不揮発性メモリのセルアレイ部の模式的平面図であ
り、図１４は、従来の方法を用いて製造した不揮発性メ
モリのセルアレイ部の模式的平面図である。図１３，１
４中において、単位セルを太線で囲んで示している。図
１４に示すように、従来法による単位セル８２のソース
線６２に平行な方向の長さを２．０μｍとし、ソース線
６２に垂直な方向の長さを１．２５μｍとしている。な
お、フォトグラフィを用いた従来の方法により不揮発性
メモリを製造する場合、コンタクトホールの大きさのバ
ラツキのための余裕を５０ｎｍ、レジストマスクの重ね
合わせずれのための余裕を２００ｎｍ、そしてコントロ
ールゲート６５においてリーク電流が発生しないための
コンタクトホール−コントロールゲート間の間隔を２０
０ｎｍ確保する必要がある。従って、コンタクトホール
８２とコントロールゲート６５との間隔Ｌ４を４５０ｎ
ｍ以上に設定する必要がある。

【００７９】一方、本実施形態の製造方法を用いた場
合、フォトリソグラフィを用いずにコンタクトホールを
形成するので、コンタクトホール−コントロールゲート
間の間隔Ｌ３はリーク電流が発生しないための２００ｎ
ｍのみ確保すればよい。よって、単位セルのソース線に
垂直な長さを従来よりも０．２５μｍ小さい１．０μｍ
に設定することができる。よって、単純にソース線６２
に垂直な方向のみで比較した場合でも、セル面積を従来
よりも２０％縮小することができる。

【００８０】このように、本実施形態によれば、不揮発
性メモリのセルアレイ部などの一定の形状が周期的に繰
り返される素子領域のコンタクトホールを、フォトリソ
グラフィを用いずに自己整合的に形成することができ
る。従って、フォトリソグラフィを用いてコンタクトホ
ールを形成する場合のようにコンタクトホール−コント
ロールゲート間の長さを大きく確保する必要がないの
で、従来よりも単位セルの大きさを縮小することができ
る。よって、従来よりも微細な素子を少ない工程で容易
に製造することができる。

【００８１】＜変形例＞上記した各実施形態において
は、各種の変形が可能である。例えば、上記各実施形態
では、導体配線間のコンタクトホールの形成について説
明したが、絶縁物を配線する場合にも適用することがで
きる。また、コンタクトホールを形成する場合に限ら
ず、ソース線などの線状の拡散層を形成する場合にも上
記各実施形態の方法を適用することができる。

【００８２】また、第６実施形態においては、不揮発性
メモリのセルアレイ部の製造方法に第４実施形態を適用
した場合について述べたが、他の実施形態についても同
様に適用可能である。また、不揮発性メモリを製造する
場合に限らず、ＤＲＡＭ，ＳＲＡＭ，ＲＯＭなどの他の
メモリデバイスやＳＯＧ（Sea of Gate）などのロジッ
クデバイスの製造方法に適用することも可能である。

【００８３】さらに、上記各実施形態において、各膜の
膜厚や形成方法，除去方法などに関しては、上記したも
のに限らないことは当然である。

【００８４】

【発明の効果】本発明によれば、微細なコンタクトホー
ルをフォトリソグラフィを用いずに自己整合的に形成す
ることができるため、従来よりも微細な集積回路を少な
い工程で容易に製造することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態による集積回路の製造
方法を示す工程図

【図２】 段差を有する膜の表面上に他の膜を堆積した
ときのアスペクト比とステップカバレージを説明するた
めの図

【図３】 常圧ＣＶＤ法を用いてシリコン酸化膜を堆積
したときのアスペクト比とステップカバレージとの関係
を示すグラフ

【図４】 スパッタリング法を用いてシリコン酸化膜を
堆積したときのアスペクト比とステップカバレージとの
関係を示すグラフ。

【図５】 本発明の第３実施形態による集積回路の製造
方法を示す工程図

【図６】 減圧ＣＶＤ法およびＴＥＯＳ−Ｏ₃ＣＶＤ法
を用いてシリコン酸化膜を堆積したときのアスペクト比
とステップカバレージとの関係を示すグラフ

【図７】 プラズマＣＶＤ法を用いてシリコン窒化膜を
堆積したときのアスペクト比とステップカバレージとの
関係を示すグラフ

【図８】 本発明の第４実施形態による集積回路の製造
方法を示す工程図

【図９】 本発明の第５実施形態による集積回路の製造
方法を示す工程図

【図１０】 本発明の第６実施形態により製造される集
積回路の模式的平面図

【図１１】 図１０のＡ−Ａ線に沿った断面図

【図１２】 図１０のＢ−Ｂ線に沿った断面図

【図１３】 本発明の第６実施形態により製造される集
積回路の模式的平面図

【図１４】 従来技術を用いて製造された図１３と同様
な構造を有する集積回路の模式的平面図

【図１５】 従来技術による集積回路の製造方法を示す
工程図

【符号の説明】

１１，２１，６１ ＩＣ基板 １２，２２，３２ 導体配線 １３，１４，２３，３３，３４ 凹部 １５，３５ シリコン酸化膜 １６，３６，４６，５６，７２ コンタクトホール ３７，４７，５７ シリコン窒化膜 ５５ ＢＰＳＧ膜 ６２ ソース線 ６３ ドレイン領域 ６４ フィールド酸化膜 ６５ コントロールゲート ６６ アクティブ領域 ６７ フィールド酸化膜 ６８ フローティングゲート ６９ 層間絶縁膜 ７１ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 DD08 DD16 DD17 DD19 EE08 EE15 EE17 GG16 GG20 HH14 HH20 5F033 AA15 AA17 AA19 AA28 AA29 AA35 AA54 AA67 DA07 EA02 EA03 EA04 EA12 EA25 EA27 EA28 EA33

Claims (21)

【特許請求の範囲】
1. 【請求項１】下地層上に第１材料からなる複数の配線を
   形成する配線工程と、 前記配線が形成された下地層上に第２材料からなる膜
   を、前記配線の側壁と前記下地層からなる凹部の前記側
   壁よりも底面での堆積速度が遅くなる条件で且つこの凹
   部の開口部が前記膜によって塞がれない状態で堆積する
   第２材料膜堆積工程と、 前記第２材料膜堆積工程で堆積された膜に対してエッチ
   ングを施すことにより、前記凹部の底面である下地層表
   面が露出されるまで前記膜の表面を除去して、前記下地
   層に貫通する貫通孔を前記膜に形成する第２材料膜除去
   工程とを含むことを特徴とする半導体集積回路の製造方
   法。
2. 【請求項２】下地層上に第１材料からなる複数の配線を
   第１長さおよびこの第１長さよりも短い第２長さの配線
   間隔で形成する配線工程と、 前記配線が形成された下地層上に第２材料からなる膜
   を、前記配線の側壁と前記下地層からなる凹部の前記側
   壁よりも底面での堆積速度が遅くなる条件で、前記第２
   長さの幅を有する第２凹部の開口部を塞ぎ且つ前記第１
   長さの幅を有する第１凹部の開口部を塞がないように堆
   積する第２材料膜堆積工程と、 前記第２材料膜堆積工程で堆積された膜に対してエッチ
   ングを施すことにより、前記第１凹部の底面である下地
   層表面が露出されるまで前記膜の表面を除去して、前記
   下地層に貫通する貫通孔を前記膜に形成する第２材料膜
   除去工程とを含むことを特徴とする半導体集積回路の製
   造方法。
3. 【請求項３】前記下地層はＩＣ基板であり、 前記第１材料は導電体からなり、 前記第２材料は絶縁体からなり、 前記貫通孔は他層の配線と前記ＩＣ基板とを電気的に接
   続するためのコンタクトホールであることを特徴とする
   請求項１または請求項２に記載の半導体集積回路の製造
   方法。
4. 【請求項４】前記第２材料膜はシリコン酸化膜であり、 前記第２材料膜堆積工程は常圧ＣＶＤ法を用いてシリコ
   ン酸化膜を堆積する工程であることを特徴とする請求項
   １ないし請求項３のいずれかに記載の半導体集積回路の
   製造方法。
5. 【請求項５】前記第２材料膜はシリコン酸化膜であり、 前記第２材料膜堆積工程はシリコン酸化物をスパッタリ
   ングターゲットとしたスパッタリング法を用いてシリコ
   ン酸化膜を堆積する工程であることを特徴とする請求項
   １ないし請求項３のいずれかに記載の半導体集積回路の
   製造方法。
6. 【請求項６】前記第２材料膜堆積工程において前記凹部
   の底面上における前記膜の堆積速度を前記凹部の前記側
   壁における堆積速度の１／２以下とすることを特徴とす
   る請求項１ないし請求項５のいずれかに記載の半導体集
   積回路の製造方法。
7. 【請求項７】下地層上に第１材料からなる複数の配線を
   形成する配線工程と、 前記配線が形成された下地層上に第２材料からなる第２
   材料膜を、前記配線の側壁と前記下地層からなる凹部の
   開口部がこの第２材料膜によって塞がれない状態で堆積
   する第２材料膜堆積工程と、 前記第２材料膜が堆積された前記下地層上に第３材料か
   らなる第３材料膜を、前記凹部の底面上の前記第２材料
   膜上における前記第３材料膜の堆積速度がその他の部分
   における前記第３材料膜の堆積速度よりも遅くなる条件
   で且つこの凹部の開口部がこの第３材料膜によって塞が
   れない状態で堆積する第３材料膜堆積工程と、 この第３材料膜堆積工程で堆積された前記第３材料膜に
   対してエッチングを施すことにより、前記第２材料堆積
   工程において前記凹部の底部に堆積された第２材料膜の
   表面が露出されるまで前記第３材料膜の表面を除去する
   第３材料膜除去工程と、 前記第３材料膜に対して前記第２材料膜が選択的に除去
   されるようなエッチング条件で前記第３材料膜除去工程
   で露出された前記第２材料膜に対してエッチングを施す
   ことにより、前記凹部の底面である下地層表面が露出さ
   れるまで前記第２材料膜の表面を除去して、前記下地層
   に貫通する貫通孔を前記膜に形成する第２材料膜除去工
   程とを含むことを特徴とする半導体集積回路の製造方
   法。
8. 【請求項８】下地層上に第１材料からなる複数の配線を
   第１長さおよびこの第１長さよりも短い第２長さの配線
   間隔で形成する配線工程と、 前記配線が形成された下地層上に第２材料からなる第２
   材料膜を、前記配線の側壁と前記下地層からなる凹部の
   うち前記第２長さの幅を有する第２凹部の開口部を塞ぎ
   且つ前記第１長さの幅を有する第１凹部の開口部を塞が
   ないように堆積する第２材料膜堆積工程と、 前記第２材料膜が堆積された下地層上に第３材料からな
   る第３材料膜を、前記第１凹部の底面上の前記第２材料
   膜上における前記第３材料膜の堆積速度がその他の部分
   における前記第３材料膜の堆積速度よりも遅くなる条件
   で且つ前記第１凹部の開口部がこの第３材料膜によって
   塞がれない状態で堆積する第３材料膜堆積工程と、 この第３材料膜堆積工程で堆積された前記第３材料膜に
   対してエッチングを施すことにより、前記第２材料堆積
   工程において前記第２凹部の底部に堆積された第２材料
   膜の表面が露出されるまで前記第３材料膜の表面を除去
   する第３材料膜除去工程と、 前記第３材料膜に対して前記第２材料膜が選択的に除去
   されるようなエッチング条件で前記第３材料膜除去工程
   で露出された前記第２材料膜に対してエッチングを施す
   ことにより、前記第１凹部の底面である下地層表面が露
   出されるまで前記第２材料膜の表面を除去して、前記下
   地層に貫通する貫通孔を前記膜に形成する第２材料膜除
   去工程とを含むことを特徴とする半導体集積回路の製造
   方法。
9. 【請求項９】前記第３材料膜除去工程と前記第２材料膜
   除去工程とを同一の工程において行うことを特徴とする
   請求項７または請求項８に記載の半導体集積回路の製造
   方法。
10. 【請求項１０】前記第２材料膜除去工程において貫通孔
    が形成された後に、前記第３材料膜全体を除去する第３
    材料膜全除去工程をさらに含むことを特徴とする請求項
    ７ないし請求項９のいずれかに記載の半導体集積回路の
    製造方法。
11. 【請求項１１】前記下地層はＩＣ基板であり、 前記第１材料は導電体からなり、 前記第２材料は絶縁体からなり、 前記第３材料は前記第２材料とは異なる絶縁体からな
    り、 前記貫通孔は他層の配線とＩＣ基板とを電気的に接続す
    るためのコンタクトホールであることを特徴とする請求
    項７ないし請求項１０のいずれかに記載の半導体集積回
    路の製造方法。
12. 【請求項１２】前記第２材料膜はシリコン酸化膜であ
    り、 前記第３材料膜はシリコン窒化膜であり、 前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコ
    ン酸化膜を堆積する工程であり、 前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシ
    リコン窒化膜を堆積する工程であることを特徴とする請
    求項７ないし請求項１１のいずれかに記載の半導体集積
    回路の製造方法。
13. 【請求項１３】前記第２材料膜はシリコン酸化膜であ
    り、 前記第３材料膜はシリコン窒化膜であり、 前記第２材料膜堆積工程は減圧ＣＶＤ法を用いてシリコ
    ン酸化膜を堆積する工程であり、 前記第３材料膜堆積工程は反応性スパッタリング法を用
    いてシリコン窒化膜を堆積する工程であることを特徴と
    する請求項７ないし請求項１１のいずれかに記載の半導
    体集積回路の製造方法。
14. 【請求項１４】前記第２材料膜はボロンまたはリンの少
    なくとも一方を含むシリコン酸化膜であることを特徴と
    する請求項１２または請求項１３に記載の半導体集積回
    路の製造方法。
15. 【請求項１５】前記第２材料膜はＢＰＳＧ（boro-phosp
    ho-silicate glass）膜であり、 前記第３材料膜はシリコン窒化膜であり、 前記第２材料膜堆積工程はＴＥＯＳ−Ｏ₃ＣＶＤ法を用
    いてＢＰＳＧ膜を堆積する工程であり、 前記第３材料膜堆積工程はプラズマＣＶＤ法を用いてシ
    リコン窒化膜を堆積する工程であることを特徴とする請
    求項７ないし請求項１１のいずれかに記載の半導体集積
    回路の製造方法。
16. 【請求項１６】前記貫通孔は不揮発性メモリデバイスの
    セルアレイ部のコンタクトホールであることを特徴とす
    る請求項１ないし請求項１５のいずれかに記載の半導体
    集積回路の製造方法。
17. 【請求項１７】前記貫通孔はＤＲＡＭのセルアレイ部の
    コンタクトホールであることを特徴とする請求項１ない
    し請求項１５のいずれかに記載の半導体集積回路の製造
    方法。
18. 【請求項１８】前記貫通孔はＳＲＡＭのセルアレイ部の
    コンタクトホールであることを特徴とする請求項１ない
    し請求項１５のいずれかに記載の半導体集積回路の製造
    方法。
19. 【請求項１９】前記貫通孔はＲＯＭのセルアレイ部のコ
    ンタクトホールであることを特徴とする請求項１ないし
    請求項１５のいずれかに記載の半導体集積回路の製造方
    法。
20. 【請求項２０】前記貫通孔はＳＯＧ（Sea of Gate）ロ
    ジックデバイスのコンタクトホールであることを特徴と
    する請求項１ないし請求項１５のいずれかに記載の半導
    体集積回路の製造方法。
21. 【請求項２１】前記貫通孔は、メモリデバイスのソース
    線であることを特徴とする請求項１または請求項７に記
    載の半導体集積回路の製造方法。