KR100322523B1 - 캐핑레이어를갖는반도체장치의평탄화형성방법 - Google Patents

캐핑레이어를갖는반도체장치의평탄화형성방법 Download PDF

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Abstract

반도체장치의 평탄화 형성방법이 개시되어 있다. 본 발명은 3층의 도전막 패턴과 그들 사이에 절연막을 갖는 집적회로의 반도체소자를 형성함에 있어서, 최상부 절연막을 플로우(flow)시킴으로써 그 하부에 형성된 절연막의 경사진 부분이 함께 플로우(flow)되고, 이들 사이의 경사부에 위치한 도전막 패턴이 플로우(flow)되어 콘택과 단락이 일어나는 것을 방지하기 위하여, 하부의 절연막 위와 이 도전막의 상부 또는 하부에 플로우(flow)가 되지 않는 캐핑레이어(capping layer)를 형성하는 것이다.

Description

캐핑레이어(capping layer)를 갖는 반도체장치의 평탄화 형성방법
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 평탄화 형성방법에 관한 것이다.
최근 반도체소자의 고집적화에 따라 소자의 크기를 작게하여야 하는데, 이를위해서 일반적으로 평면상으로 그 크기를 축소시키는 방법을 사용하고 있다. 이때, 각 도전막 및 절연막의 두께를 같은 비율로 얇게 축소하지 않을 경우, 표면의 요철이 심하게 되어 후속 공정의 패터닝을 위한 사진/식각공정시 패턴불량을 발생시킨다. 그러나, 현실적으로 각 박막의 두께를 평면상의 축소율(shrink rate)과 같은 비율로 얇게 한다는 것은, 소자의 전기적 특성 및 신뢰성에 영향을 줄 수 있으므로 많은 어려움이 있다. 따라서 상기의 문제점을 해결하기 위하여 여러가지 평탄화 기술이 종래부터 연구되어 왔다. 이러한 종래의 평탄화 기술에는, 도전막 사이의 절연막을 평탄화 하는 방법으로 크게 세 가지가 있다. 그 첫번째로, 현행기술로 가장 많이 이용되고 있는 평탄화 절연막, 예컨대 BPSG막 또는 PSG막을 이용한 평탄화 기술이며, 이는 비교적 안정된 막질의 특성과 우수한 평탄화 특성을 갖기 때문이다. 두번째로는 화학기상중착법(CVD)등에 의한 산화막계열의 절연막을 두껍게 증착한 후, 에치백(etch back)공정을 통하여 평탄화를 형성하는 방법으로 막질의 다공성(porousness), 에치백(etch back)공정의 재현성 및 복잡성, 그리고 원하지 않는 입자(particle)에 의한 오염가능성의 문제점이 있다. 마지막으로 SOG(spin on glass)를 도포하여 평탄화하는 방법으로, 이는 후속 열처리 공정시 SOG(spin on glass)내에 함유되어 있는 수소의 거동으로 인하여, 트랜지스터 및 소자분리 구조의 전기적 특성에 영향을 줄 수 있는 문제점이 있다[참조문헌: 1) S.L.Hsu et al., "Field inversion generated in the CMOS double-metal process due to PETEOS and SOG inieractions" in IEEE Transactions on Electron Devices Vol.40, No.1, 1993, pp.49-52, 2) M.Mureata et al., "N-channel field inversion induced byinorganic spin-on-glass in double level metallization CMOS process" in 1992 VMIC conferense, pp.112-114]. 그러나, 상기의 첫번째 방법에 있어서 평탄화 절연막, 예컨대 BPSG막 또는 PSG막을 2회 이상 사용할 경우, 두번째 평탄화 절연막 중착후 평탄화를 위하여 후속 열처리 공정을 진행하여야 한다. 이때 상기의 열처리 공정이 첫번째 평탄화 절연막을 더욱 플로우(flow) 시키어 첫번째 평탄화 절연막 상의 도전막 패턴을 변형시키는 문제점이 있다.
제1도는 본 발명의 방법 및 종래의 방법이 모두 적용될 수 있는 일반적인 집적회로의 일부분을 나타내는 평면도로서, 활성영역(10), 제1도전막 패턴(12), 제2도전막 패턴(14a,14b,14c), 콘택영역(16), 그리고 제3도전막 패턴(18)으로 구성되어 있다.
제2도는 제1도의 집적회로를 상술한 첫번째 종래의 기술로 제작한 결과를 나타내는 최종 평면도로서, 도시된 바와 같이 제1도의 제2도전막 패턴(14b)이 제2도의 제2도전막 패턴(14d)으로 변형되었음을 보여준다. 즉 제2도전막 패턴(14d)의 일부가 인접한 제3도전막 패턴(18)과 단락된 불량상태를 보여주는 평면도이다.
상술한 첫번째 종래의 기술에 대하여, 각 공정단계별로 제1도의 절단선 AA'에 따른 단면도인 첨부 도면 제3도 내지 제7도를 참조하여 상세히 설명한다.
제3도는 제1평탄화 절연막(26)을 증착하는 단계를 도시한 것으로, 반도체기판(5) 상에 활성영역(22)과 비활성영역(20)을 형성하고 제1도전막 패턴(24)을 형성한다. 이어서 전면에 제1평탄화 절연막(26), 예컨대 BPSG막 또는 PSG막을 증착한다.
제4도는 제2도전막 패턴(28a,28b,28c)을 형성하는 단계를 도시한 것으로, 상기 제1평탄화 절연막(26)을 800℃ 내지 1000℃의 고온에서 플로우(flow)시키어 1차 평탄화된 제1평탄화 절연막(26a)을 형성시킨 다음, 상기 1차 평탄화된 제1평탄화 절연막(26a) 상에 제2도전막 패턴(28a,28b,28c)을 형성한다.
제5도는 상기 결과물 전면에 제2평탄화 절연막(30)을 증착하는 단계를 도시한다.
제6도는 상기 제2평탄화 절연막(30)을 800℃ 내지 1000℃의 고온에서 플로우(flow)시키어 평탄화된 제2평탄화 절연막(30a)을 형성하는 단계를 도시한다. 이때 상기 1차 평탄화된 제1평탄화 절연막(26a)도 더욱 플로우(flow)되어 2차 평탄화된 제1평탄화 절연막(26b)이 형성된다. 이로 인하여 상기 1차 평탄화된 제1평탄화 절연막(26a)의 경사진 부분 상의 상기 제2도전막 패턴(28b)이 변형되어, 도시된 바와 같이 길이 x만큼 이동된 제2도전막 패턴(28d)이 형성된다.
제7도는 제3도전막 패턴(34)을 형성하는 단계를 도시하는 것으로, 상기 활성영역(22) 상에 콘택영역(32)을 사진/식각공정으로 형성하여, 제1평탄화 절연막 패턴(26c) 및 제2평탄화 절연막 패턴(30b)을 형성한다. 이어서 상기 콘택영역(32)을 덮는 제3도전막 패턴(34)을 형성한다. 도시된 바와 같이 상기 길이 x만큼 이동된 제2도전막 패턴(28d)과 상기 제3도전막 패턴(34)이 단락된 상태를 보이며, 이러한 제7도는 제2도의 절단선 BB'에 따른 단면도에 해당한다.
상술한 바와 같이 평탄화 절연막, 예컨대 BPSG막 또는 PSG막을 2회 이상 형성하는 종래의 기술은, 제2평탄화 절연막을 평탄화 하기 위하여 고온에서플로우(flow) 시킬때 제1평탄화 절연막의 경사면 상에 위치한 제2도전막 패턴이 변형되는 문제점을 갖는다. 이로 인하여 미세구조에서 상기 제2도전막 패턴과 인접한 콘택 형성후 콘택의 측벽에 제2도전막 패턴이 노출되는 경우가 발생한다.
따라서 본 발명의 목적은 제2평탄화 절연막의 평탄화를 위한 고온 열처리 공정시 제1평탄화 절연막과 제2평탄화 절연막 사이에 형성된 제2도전막 패턴의 변형을 방지할 수 있는 평탄화 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 의하면 본 발명은,
반도체기판 상에 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역 또는 상기 비활성 영역 상의 일부에 제1도전막 패턴을 형성하는 단계; 상기 제1도전막 패턴이 형성된 반도체기판 전면에 굴곡을 갖고 평탄화된 제1평탄화 절연막을 형성하는 단계; 상기 평탄화된 제1평탄화 절연막 상에 캐핑레이어(capping layer)를 증착하는 단계; 상기 캐핑레이어(capping layer)상에 제2도전막 패턴을 형성하는 단계; 상기 제2도전막 패턴이 형성된 반도체기판 전면에 평탄화된 제2평탄화 절연막을 형성하는 단계; 상기 활성영역 상의 일부에 상기 평탄화된 제1평탄화 절연막, 상기 캐핑레이어(capping layer), 그리고 상기 평탄하된 제2평탄화 절연막을 패터닝하여 상기 활성영역이 노출되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매몰하는 제3도전막 패턴을 형성하는 단계를 구비하여, 후속 열처리 공정시 상기 캐핑레이어(capping layer) 하부의 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow)되는 것을 방지하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 의하면 본 발명은,
반도체기판 상에 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역 또는 상기 비활성 영역 상의 일부에 제1도전막 패턴을 형성하는 단계; 상기 제1도전막 패턴이 형성된 반도체기판 전면에 굴곡을 갖고 평탄화된 제1평탄화 절연막을 형성하는 단계; 상기 평탄화된 제1평탄화 절연막 상에 제2도전막 패턴을 형성하는 단계; 상기 제2도전막 패턴이 형성된 반도체기판 전면에 캐핑레이어(capping layer)를 증착하는 단계; 상기 캐핑레이어(capping layer) 전면에 평탄화된 제2평탄화 절연막을 형성하는 단계; 상기 활성영역 상의 일부에 상기 평탄화된 제1평탄화 절연막. 상기 캐핑레이어(capping layer), 그리고 상기 평탄화된 제2평탄화 절연막을 패터닝하여 상기 활성영역이 노출되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매몰하는 제3도전막 패턴을 형성하는 단계를 구비하여 후속 열처리 공정시 상기 캐핑레이어(capping layer) 하부의 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow) 되는 것을 방지하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법을 제공한다.
본 발명에 의하면, 캐핑레이어(capping layer), 예컨대 질화실리콘막, 고온산화막(HTO), 또는 PECVD 산화막이 고온에서 플로우(flow)되지 않기 때문에, 후속 열처리 공정에 의한 평탄화 공정시 상기 캐핑레이어(capping layer) 상부 또는 하부에 형성된 제2도전막 패턴의 변형을 방지할 수 있다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다. 계속해서 소개되는 도면들에 있어서, 상기 제3도 내지 제7도에서 설명한 참조번호와 동일한 번호는 동일부분을 의미한다.
제8도 내지 제11도는 제1도의 절단선 AA'에 따른, 본 발명의 제1실시예에 의한 반도제장치의 평탄화 형성방법을 설명하기 위한 단면도들이다.
제8도는 제1도전막 패턴(42a,42b,42c)을 형성하는 단계를 도시한 것으로, 반도체기판(5) 상에 활성영역(22)과 비활성영역(20)을 형성하고 제1도전막 패턴(24)을 형성한다. 다음에 결과물 전면에 제1평탄화 절연막(26)을 형성하기 위하여 예컨대 BPSG막 또는 PSG막을 증착한 후, 800℃ 내지 1000℃의 고온에서 상기 제1평탄화 절연막(26)을 플로우(flow) 시키어 평탄화된 제1평탄화 절연막(26a)을 형성한다. 이어서 상기 평탄화된 제1평탄화 절연막(26a) 상에 800℃ 내지 1000℃의 고온에서 플로우(flow)되지 않는 캐핑레이어(capping layer;40)를 형성하기 위하여 예컨대 질화실리콘막, 고온산화막(HTO). 또는 PECVD 산화막을 증착하고 상기 캐핑레이어(capping layer;40) 상에 제2도전막 패턴(42a,42b,42c)을 형성한다.
제9도는 상기 결과물 전면에 제2평탄화 절연막(44)을 형성하도록 예컨대 BPSG막 또는 PSG막을 증착한 상태를 도시한 것이다.
제10도는 상기 제2평탄화 절연막(44)을 800℃ 내지 1000℃의 고온에서 플로우(flow) 시키어 평탄화된 제2평탄화 절연막(44a)을 형성한 상태를 도시한 것이다. 이때 상기 평탄화된 제1평탄화 절연막(26a)은 상기 캐핑레이어(capping layer;40)에 의하여 더이상 플로우(flow)되지 않는다.
제11도는 제3도전막 패턴(48)을 형성하는 단계를 도시한 것으로, 상기 활성영역(22) 상에 콘택영역(46)을 사진/식각공정으로 형성하여, 제1평탄화 절연막 패턴(26d), 캐핑레이어(capping layer) 패턴(40a), 그리고 제2평탄화 절연막 패턴(44b)을 형성한다. 이어서 상기 콘택영역(46)을 덮는 제3도전막 패턴(48)을 형성하여, 본 발명의 제1실시예에 의한 평탄화 공정을 완성한다.
상술한 본 발명의 제1실시예에 의하면, 평탄화된 제1평탄화 절연막 상부에 고온에서 플로우(flow)되지 않는 캐핑레이어(capping layer)를 형성함으로써, 캐핑레이어(capping layer) 상부에 형성된 제2평탄화 절연막을 평탄화시키기 위하여 고온에서 열처리할 때 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow)되는 것을 방지할 수 있다. 따라서 상기 캐핑레이어(capping layer)와 상기 제2평탄화 절연막사이에 형성된 제2도전막 패턴, 특히 평탄화된 제1평탄화 절연막의 경사면 상부에 형성된 제2도전막 패턴(42b)이 변형되는 것을 방지할 수 있다.
제12도 내지 제14도는 제1도의 절단선 AA'에 따른, 본 발명의 제2실시예에 의한 반도체장치의 평탄화 형성방법을 설명하기 위한 단면도들이다.
제12도는 제2평탄화 절연막(52)을 증착하는 단계를 도시한 것으로, 반도체기판(5) 상에 활성영역(22)과 비활성영역(20)을 형성하고 제1도전막 패턴(24)을 형성한다. 이어서 결과물 전면에 제1평탄화 절연막(26), 예컨대 BPSG막 또는 PSG막을 증착한 후, 상기 제1평탄화 절연막(26)을 800℃ 내지 1000℃의 고온에서 플로우(flow)시키어 평탄화된 제1평탄화 절연막(26a)을 형성시킨다. 다음에 상기 평탄화된 제1평탄화 절연막(26a) 상에 제2도전막 패턴(28a,28b,28c)을 형성한다. 그리고 상기 제2도전막 패턴(28a,28b,28c)이 형성된 반도체기판 전면에 800℃ 내지 1000℃의 고온에서 플로우(flow)되지 않는 캐핑레이어(capping layer:50)를 형성하기 위하여 예컨대 질화실리콘막, 고온산화막(HTO), 또는 PECVD 산화막을 증착한다. 다음에 상기 캐핑레이어(capping layer;50) 전면에 제2평탄화 절연막(52), 예컨대 BPSG막 또는 PSG막을 증착한다.
제13도는 상기 제2평탄화 절연막(52)을 800℃ 내지 1000℃의 고온에서 플로우(flow) 시키어 평탄화된 제2평탄화 절연막(52a)을 형성한 상태를 도시한 것이다. 이때 상기 평탄화된 제1평탄화 절연막(26a)은 상기 캐핑레이어(capping layer;50)에 의하여 더이상 플로우(flow)되지 않는다.
제14도는 제3도전막 패턴(56)을 형성하는 단계를 도시한 것으로, 상기 활성영역(22) 상에 콘택영역(54)을 사진/식각공정으로 형성하여 제1평탄화 절연막 패턴(26e), 캐핑레이어(capping layer) 패턴(50a), 그리고 제2평탄화 절연막 패턴(52b)을 형성한다. 이어서 상기 콘택영역(54)을 덮는 제3도전막 패턴(56)을 형성하여, 본 발명의 제2실시예에 의한 반도체장치의 평탄화 공정을 완성한다.
상술한 본 발명의 제2실시예에 의하면, 제2도전막 패턴을 형성한 후 그 결과물 전면에 고온에서 플로우(flow)되지 않는 캐핑레이어(capping layer)를 형성함으로써, 캐핑레이어(capping layer) 상부에 형성된 제2평탄화 절연막을 평탄화시키기 위하여 고온에서 열처리할 때 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow)되는 것을 방지할 수 있다. 따라서 상기 캐핑레이어(capping layer)와 상기 평탄화된 제1평탄화 절연막사이에 형성된 제2도전막 패턴, 특히 평탄화된 제1평탄화 절연막의 경사면 상부에 형성된 제2도전막 패턴(28b)이 변형되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 제2도전막 패턴의 형성전 또는 형성후에 증착한 캐핑레이어(capping layer)가 800℃ 내지 1000℃의 고온에서 플로우(flow) 되지 않기 때문에, 제2평탄화 절연막을 플로우(flow) 시킬때 캐핑레이어(capping layer) 하부의 평탄화된 제1평탄화 절연막이 더이상 플로우(flow) 되지 않는다. 따라서 고집적 소자의 미세구조에 있어서, 특히 평탄화된 제1평탄화 절연막의 경사면상에 제2도전막 패턴을 갖는 미세구조에 있어서, 제2도전막 패턴의 변형을 방지하여 제2도전막 패턴과 인접한 콘택영역을 덮는 제3도전막 패턴이 제2도전막 패턴과 단락되는 문제를 제거할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
제1도는 본 발명 및 종래기술이 모두 적용되는 3층의 도전막 패턴을 갖는 일반적인 집적회로의 평면도이다.
제2도는 제1도의 집적회로에 대해 종래의 평탄화 기술을 적용한 결과를 보여주는 평면도이다.
제3도 내지 제7도는 제1도의 절단선 AA'에 따른, 종래의 기술에 의한 평탄화 형성방법을 도시한 단면도들이다.
제8도 내지 제11도는 제1도의 절단선 A4'에 따른, 본 발명의 제1실시예에 의한 평탄화 형성방법을 도시한 단면도들이다.
제12도 내지 제14도는 제1도의 절단선 AA'에 따른, 본 발명의 제2실시예에 의한 평탄화 형성방법을 도시한 단면도들이다.

Claims (6)

  1. 반도체기판 상에 활성영역과 비활성영역을 한정하는 단계:
    상기 활성영역 또는 상기 비활성 영역 상의 일부에 제1도전막 패턴을 형성하는 단계:
    상기 제1도전막 패턴이 형성된 반도체기판 전면에 굴곡을 갖고 평탄화된 제1평탄화 절연막을 형성하는 단계:
    상기 평탄화된 제1평탄화 절연막 상에 캐핑레이어(capping layer)를 증착하는 단계:
    상기 캐핑레이어(capping layer) 상에 제2도전막 패턴을 형성하는 단계:
    상기 제2도전막 패턴이 형성된 반도체기판 전면에 평탄화된 제2평탄화 절연막을 형성하는 단계:
    상기 활성영역 상의 일부에 상기 평탄화된 제1평탄화 절연막, 상기 캐핑레이어(capping layer), 그리고 상기 평탄화된 제2평탄화 절연막을 패터닝하여 상기 활성영역이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매몰하는 제3도전막 패턴을 형성하는 단계를 구비하여, 후속 열처리 공정시 상기 캐핑레이어(capping layer) 하부의 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow) 되는 것을 방지하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
  2. 제1항 있어서, 상기 제1평탄화 절연막 또는 상기 제2평탄화 절연막을 BPSG막 또는 PSG막으로 증착하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
  3. 제1항에 있어서, 상기 캐핑레이어(cspping layer)를 질화실리콘막, 고온산화막(HTO), 또는 PECVD에 의한 산화막으로 증착하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
  4. 제1항에 있어서, 상기 제2도전막 패턴이 상기 캐핑레이어(capping layer)의 경사진 부분에 형성되어 상기 콘택홀의 측벽과 인접하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
  5. 반도체기판 상에 활성영역과 비활성영역을 한정하는 단계:
    상기 활성영역 또는 상기 비활성 영역 상의 일부에 제1도전막 패턴을 형성하는 단계;
    상기 제1도전막 패턴이 형성된 반도체기판 전면에 굴곡을 갖고 평탄화된 제1평탄화 절연막을 형성하는 단계;
    상기 평탄화된 제1평탄화 절연막 상에 제2도전막 패턴을 형성하는 단계;
    상기 제2도전막 패턴이 형성된 반도체기판 전면에 캐핑레이어(capping layer)를 증착하는 단계;
    상기 캐핑레이어(capping layer) 전면에 평탄화된 제2평탄화 절연막을 형성하는 단계;
    상기 활성영역 상의 일부에 상기 평탄화된 제1평탄화 절연막, 상기 캐핑레이어(capping layer), 그리고 상기 평탄화된 제2평탄화 절연막을 패터닝하여 상기 활성영역이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매몰하는 제3도전막 패턴을 형성하는 단계를 구비하여, 후속 열처리 공정시 상기 캐핑레이어(capping layer) 하부의 상기 평탄화된 제1평탄화 절연막이 더욱 플로우(flow) 되는 것을 방지하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
  6. 제5항에 있어서, 상기 제2도전막 패턴이 상기 평탄화된 제1평탄화 절연막의 경사진 부분에 형성되어 상기 콘택홀의 측벽과 인접하는 것을 특징으로 하는 반도체장치의 평탄화 형성방법.
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