JP2008053458A - 半導体装置の設計方法 - Google Patents

Abstract

【課題】半導体装置の歩留まりを向上出来る半導体装置の設計方法を提供すること。
【解決手段】 第１の設計手法により第１配線パターン１０を得るステップＳ１０と、パーティクルの存在確率Ｄ（ｘ）と、前記第１配線パターン１０において配線に断線が発生する面積分布ｇ（ｘ）との積を、前記パーティクルの大きさについて積分して第１断線面積ＣＡ１（ＯＰ）を求めるステップＳ２０と、第２の設計手法により第２配線パターン２０を得るステップＳ３０とを具備し、前記第２の設計手法は、前記パーティクルの存在確率Ｄ（ｘ）と、前記第２配線パターン２０を有する半導体装置において前記配線の断線が発生する面積分布ｇ（ｘ）との積を積分して得られる第２断線面積ＣＡ２（ＳＨ）が、前記第１断線面積ＣＡ１（ＳＨ）よりも小さくなるように前記第１配線パターンを再設計する。
【選択図】図５

Description

この発明は半導体装置の設計方法に関し、例えばＬＳＩの金属配線のレイアウト方法に関するものである。

近年の半導体装置の製造プロセスの微細化に伴い、ＲＥＴ（Resolution Enhanced Technique、超高解像度技術）技術を用いた高コントラストの解像によるパターンの微細化が進められている。これは、リソグラフィプロセスで用いられる光の波長の短波長化が困難になってきているからである。更にリソグラフィプロセスにおいては、光の近接効果をシミュレーションにより補正するＯＰＣ（Optical Proximity effect Correction）が導入されている。

また、半導体の製造プロセス中に発生する微細なゴミ（パーティクル）は、半導体素子や配線の断線（オープン）・ショートを生じさせる原因となる。そのため、パーティクルの発生確率やサイズの削減をはじめとして、パーティクルに対する取り組みがなされてきた（例えば特許文献１、２参照）。

しかし、微細化が進行した半導体装置の製造プロセスにおいては、パーティクルに対する対策は必ずしも十分ではない。そのため、パーティクルによる配線のオープンやショートを効果的に防止出来ず、ＬＳＩの製造歩留まりが低下するという問題があった。
特開２００２−１４８６４５号公報 特開２００２−１５８４０９号公報

この発明は、半導体装置の歩留まりを向上出来る半導体装置の設計方法を提供する。

この発明の一態様に係る半導体装置の設計方法は、半導体装置に含まれる配線のパターンを第１の設計手法により設計し、第１配線パターンを得るステップと、製造プロセス中におけるパーティクルの大きさに対する該パーティクルの存在確率と、前記第１配線パターンを有する前記半導体装置において前記パーティクルの存在により配線の断線が発生する面積分布との積を、前記パーティクルの大きさについて積分して第１断線面積を求めるステップと、第２の設計手法により前記第１配線パターンを再設計し、第２配線パターンを得るステップとを具備し、前記第２の設計手法は、前記パーティクルの大きさに対する該パーティクルの存在確率と、前記第２配線パターンを有する前記半導体装置において前記パーティクルの存在により前記配線の断線が発生する面積分布との積を前記パーティクルの大きさについて積分して得られる第２断線面積が、前記第１断線面積よりも小さくなるように前記第１配線パターンを再設計する。

この発明によれば、半導体装置の歩留まりを向上出来る半導体装置の設計方法を提供できる。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体装置の設計方法について図１を用いて説明する。図１は、本実施形態に係るＬＳＩの、特に配線パターンの設計方法のフローチャートである。

まず第１の設計手法により配線パターンを設計する（ステップＳ１０）。第１の設計手法とは、従来から用いられている設計手法であり、ＬＳＩの性能を最大化させることを主眼においた設計手法である。ステップＳ１０の結果得られる配線パターンを第１配線パターン１０と呼ぶことにする。図２は第１配線パターン１０の模式図である。図２では一例としてＬＳＩ１に３本の配線が設計された様子を示している。図示するように、平行に配置された３本の配線２、３、４は、半導体素子５、５間を電気的に接続する。配線２、３、４の配線幅ｗ１は通常、最小加工寸法（設計ルール）で形成される。また配線２、３、４は半導体素子５、５間を最短距離で接続するように設けられる。従って、配線２、３の間隔ｄ１と配線３、４の間隔ｄ２との間には特に関連は無く、ｄ１≒ｄ２の場合もあれば、ｄ１＞＞ｄ２の場合もある。図２ではｄ１＜＜ｄ２の場合を示している。このように、第１配線パターン１０では各配線間隔は特に考慮されず、配線が最短距離となるようにレイアウトされるので、配線の疎密が発生する場合がある。

第１配線パターン１０が得られた後、第１配線パターン１０におけるクリティカルエリア（Critical area）を算出する（ステップＳ２０）。ここで、クリティカルエリアについて説明する。クリティカルエリアとは、製造プロセス中におけるパーティクルの存在を原因としてＬＳＩの電気的不良をクリティカルに引き起こす領域の面積のことである。パーティクルによる電気的不良の原因としては、配線の断線とショートがある。図３は第１配線パターン１０の模式図であり、パーティクルによって配線に断線及びショートが生じている様子を示している。図示するように、例えば配線４の線幅よりも大きいサイズのパーティクル６が配線４上に存在したとする。すると、このパーティクルによって配線４はパーティクル６を境に断線するおそれがある。また配線２、３間にパーティクル６が存在したとする。すると、パーティクル６のサイズが配線２、３の間隔よりも大きかったとすると、配線２、３がショートするおそれがある。ＬＳＩ１には様々な領域が存在し、配線が非常に密な領域と疎な領域とが含まれる。配線が密である領域では小さなパーティクルであっても電気的不良を引き起こしやすく、疎である領域では電気的不良は起きにくい。従って、本実施形態に係るＬＳＩ１内におけるクリティカルエリアとは、クリティカルサイズのパーティクル６により断線やショート等による電気的不良を起こすおそれのある領域の面積となる。クリティカルサイズとは、最小加工寸法により形成されたラインアンドスペース（line and space）のパターンにおいて不良を発生させるパーティクルのサイズの臨界値である。すなわち、クリティカルサイズ＝最小加工寸法と言うことが出来る。クリティカルエリアが小さいほどＬＳＩはパーティクルの影響を受けづらく、ＬＳＩ１の製造歩留まりは向上する。そして、クリティカルエリアには、配線の断線を原因とした不良に対する値と、ショートを原因とした不良に対する値とがある。以降、前者を断線のクリティカルエリア、後者をショートのクリティカルエリアと呼ぶことにする。

クリティカルエリアの具体的な算出方法について図４を用いて説明する。図４はパーティクルのサイズｘに対するパーティクルの存在確率分布Ｄ（ｘ）と、それを原因とした電気的不良の発生する領域の面積ｇ（ｘ）のグラフである。図示するように、パーティクルの存在確率Ｄは、パーティクルサイズｘが大きくなるほど低下する。逆に電気的不良の発生する領域の面積ｇは、パーティクルサイズｘが大きくなると増大する。すなわちパーティクルは、サイズが大きいものほど存在確率は低いが、他方、広い領域にわたってＬＳＩに電気的不良を発生させる。逆にサイズが小さいほど存在確率は高いが、それによって不良が発生させる箇所は少ない。そして、不良の発生する領域の面積ｇ（ｘ）と存在確率分布Ｄ（ｘ）とを掛けたものをパーティクルサイズｘで積分することで、クリティカルエリアＣＡが算出される。なお、クリティカルエリアＣＡにクリティカルサイズＡ_Ｄを掛けることで、パーティクルによるＬＳＩの電気的不良の発生率が算出される。もちろん、確率分布Ｄ（ｘ）及び面積ｇ（ｘ）は、断線の場合とショートの場合とで異なるから、断線のクリティカルエリアＣＡ（ＯＰ）と、ショートのクリティカルエリアＣＡ（ＳＨ）とがそれぞれ求められる。以下、第１配線パターンにおける断線及びショートのクリティカルエリアを、それぞれクリティカルエリアＣＡ１（ＯＰ）、ＣＡ１（ＳＨ）と呼ぶことにする。

第１配線パターンに関するクリティカルエリアＣＡ１（ＯＰ）、ＣＡ１（ＳＨ）が求められた後、次に、第２の設計手法により第１配線パターンを再設計する（ステップＳ３０）。第２の設計手法とは、ＬＳＩの製造歩留まりに着目した設計手法である。第２の設計手法について図５を用いて説明する。図５は第２の設計手法のフローチャートである。

まず、ステップＳ１０で得られた第１配線パターン１０を、少なくとも断線のクリティカルエリアが減少するように再設計する（ステップＳ３１）。その結果、第２配線パターン２０が得られる。次に、得られた第２配線パターン２０について、上記説明した方法によりクリティカルエリアを算出する（ステップＳ３２）。すなわち、第２配線パターン２０において不良の発生する領域の面積と存在確率分布とを掛けたものをパーティクルサイズで積分する。ステップＳ３２の結果、第２配線パターン２０に関するショートのクリティカルエリアＣＡ２（ＳＨ）と断線のクリティカルエリアＣＡ２（ＯＰ）が得られる。

次に、ステップＳ３２で得た第２配線パターン２０に関するクリティカルエリアと、ステップＳ２０で得られた第１配線パターン１０に関するクリティカルエリアとを比較する（ステップＳ３３）。具体的には、第１配線パターン１０と第２配線パターン２０との間における断線のクリティカルエリアの差と、ショートのクリティカルエリアの差とを比較する。

そして、（ＣＡ２（ＯＰ）−ＣＡ１（ＯＰ））＞（ＣＡ２（ＳＨ）−ＣＡ１（ＳＨ））が満たされれば（ステップＳ３４）、ステップＳ３１で得られた第２配線パターン２０を最終的な第２配線パターン２０として、配線の設計が終了する。満たされない場合は（ステップＳ３４）、再びステップＳ３１に戻って再設計をやり直す。

第２配線パターン２０の一例について図６を用いて説明する。図６は第２配線パターンの模式図であり、特に図２で説明した第１配線パターンをステップＳ３４の条件を満たすように再設計した場合の一例について示している。なお、図中の破線は、第１配線パターン１０における配線２、３、４を示している。

図示するように第１配線パターン１０における配線２、３、４はそれぞれ、第２配線パターン２０における配線７、８、９として再設計される。配線７、８、９の配線幅ｗ２、ｗ３、ｗ４は、いずれも配線２、３、４の配線幅ｗ１よりも大きくされる。また、３本の配線７、８、９は、配線２、３、４よりも均等な間隔を有して配置される。図６の例であると、配線７、８の間隔をｄ３、配線８、９の間隔をｄ４（＞ｄ３）とすると、ｄ２＞ｄ４となる。すなわち、第２配線パターン２０において隣接する配線間隔の最大値は、第１配線パターン１０における配線間隔の最大値よりも小さくされる。換言すれば、第２配線パターンにおける配線の疎密の程度は、第１配線パターン１０における配線の疎密の程度よりも小さくなる。勿論、配線間隔が均一であることが望ましいが、ステップＳ３４の条件が満たされれば十分である。

上記のようにして第２配線パターン２０が得られた後、ＬＳＩの製造が行われる。配線７、８の製造方法について図７乃至図１１を用いて説明する。図７乃至図１１は配線の製造方法を順次示す斜視図である。

まず図７に示すように、半導体基板３０上に図示せぬＭＯＳトランジスタなどの半導体素子を形成した後、これらの半導体素子を被覆するようにして半導体基板３０上に層間絶縁膜３１が形成される。層間絶縁膜３１は例えばシリコン酸化膜（ＳｉＯ_２）などを用いて形成される。引き続き層間絶縁膜３１上に犠牲膜３２が形成される。犠牲膜３２には、例えばレジストなどが用いられる。

次に図８に示すように、フォトリソグラフィ技術を用いてレジスト３２がパターニングされる。これにより、配線７、８を形成すべき領域の層間絶縁膜３１が露出される。

次に図９に示すように、レジスト３２をマスクに用いたＲＩＥ（Reactive Ion Etching）等の異方性のエッチング技術により、層間絶縁膜３１がエッチングされる。その結果、配線７、８の形状を有する溝３４が層間絶縁膜３１内に形成される。

次に図１０に示すように、レジスト３２を除去した後、層間絶縁膜３１に形成された溝３４を埋め込むようにして、金属層３３が形成される。金属層３３は例えば銅（Ｃｕ）等を用いて形成される。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法等を用いて金属層３３が研磨されることにより、図１１に示すような配線７、８が形成される。

上記のように、この発明の第１の実施形態に係る半導体装置の設計方法であると、半導体装置の製造歩留まりを向上出来る。なぜなら、まずＬＳＩの性能に着目して第１配線パターンを設計した後、第１配線パターンをクリティカルエリアが小さくなるように再設計して第２配線パターンを設計し、この第２配線パターンに基づいてＬＳＩを製造するからである。図１２はＬＳＩの模式図であり、第１配線パターンを第２配線パターンに再設計することでクリティカルエリアが減少している様子を示す。クリティカルエリアが減少するということは、すなわち、断線やショートによってＬＳＩに電気的不良の発生するおそれの無い領域が増大するということである。従って、ＬＳＩの製造歩留まりを向上できる。

なお、上記実施形態では少なくとも断線のクリティカルエリアが減少すれば良く、ショートのクリティカルエリアについては考慮していない。これは図７乃至図１１で説明したように、配線をダマシンプロセスによって形成するからである。この点につき図１３及び図１４を用いて説明する。図１４は、ＲＩＥによって配線形成用の溝を形成する際の半導体装置の斜視図である。図示するように、半導体基板４０上に層間絶縁膜４１が設けられ、層間絶縁膜４１上にパターニングされたレジスト４２が設けられている。この際、配線の形成予定領域上にパーティクル４３が存在したとする。すると、その後のＲＩＥ工程でエッチングを行った際、パーティクル４３がマスク材として機能するため、パーティクル４３直下の層間絶縁膜４１はエッチングされない。その結果、図１４に示すように、ＲＩＥで形成された溝を金属層４４で埋め込んだ際、パーティクル４３が存在した領域では配線が断線することになる。

このように、ダマシンプロセスを用いて配線を形成する場合には、パーティクルの存在はショートよりも断線の原因となりやすい。従って、断線のクリティカルエリアが減少するように設計を行えば良い。勿論、断線のクリティカルエリアだけでなくショートのクリティカルエリアも減少することがより好ましい。この場合には、ショートのクリティカルエリアの減少量よりも断線のクリティカルエリアの減少量の方が大きければよい。

［第２の実施形態］
次にこの発明の第２の実施形態に係る半導体装置の設計方法について説明する。本実施形態は、上記第１の実施形態において配線の折れ曲がり部分に対する対策に関するものである。図１５は本実施形態に係る半導体装置の設計方法のフローチャートである。

図５で説明したステップＳ３１の後、配線に折れ曲がる箇所があるか否かを検出する（ステップＳ３５）。図１６は第２配線パターンの模式図であり、３本の配線７、８、９が領域Ａ１において折れ曲がっている。３本の配線７、８、９のそれぞれの直線部分の配線幅をｗ５、ｗ６、ｗ７、折れ曲がり部分の配線幅をｗ８、ｗ９、ｗ１０とし、直線部分の配線７、８間距離及び配線８、９間距離をそれぞれｄ５、ｄ６、折れ曲がり部分の配線７、８間距離及び配線８、９間距離をそれぞれｄ７、ｄ８と呼ぶことにする。

配線に折れ曲がり箇所がある場合、折れ曲がり箇所Ａ１における配線幅を直線部分よりも大きくし（ステップＳ３６）、また折れ曲がり箇所Ａ１における配線間隔を直線部分よりも大きくする（ステップＳ３７）。図１６の配線パターンについてステップＳ３６、Ｓ３７の処理を行って得られる配線パターンの模式図を図１７に示す。図示するように、配線幅ｗ８、ｗ９、ｗ１０はそれぞれｗ８＞ｗ５、ｗ９＞ｗ６、ｗ１０＞ｗ７とされる。また、配線間隔ｄ７、ｄ８はそれぞれｄ７＞ｄ５、ｄ８＞ｄ６とされる。その後、図５におけるステップＳ３２へ進む。

以上のように、本実施形態に係る半導体装置の設計方法であると、第１の実施形態に比べて更に半導体装置の製造歩留まりを向上出来る。通常、配線が折れ曲がる箇所は近接領域の同一性及び均一性が崩れる領域である。そのため、直線部分に比べてパターニングの際のマージンが少なく、不良が発生しやすい。しかしながら本実施形態であると、折れ曲がり箇所の配線幅及び配線間隔を直線部分よりも大きくしている。従ってパターニングの際のマージンを十分確保出来、その結果不良の発生を抑制し、ＬＳＩの製造歩留まりを向上出来る。

なお、図１６、図１７では配線の曲がり角度が９０°である場合を例に説明したが、９０°に限られるものではなく、３０°や６０°など、他の角度を有する場合にも適用出来る。図１８に一例として４５°である場合について示す。この場合でもｗ８＞ｗ５、ｗ９＞ｗ６、ｗ１０＞ｗ７、ｄ７＞ｄ５、ｄ８＞ｄ６とすることで同様の効果が得られる。

［第３の実施形態］
次にこの発明の第３の実施形態に係る半導体装置の設計方法について説明する。本実施形態は、上記第１、第２の実施形態においてコンタクトプラグを有する領域に関するものである。図１９は、本実施形態に係る第２配線パターンの模式図である。

図示するように、第１方向に沿ったストライプ形状の配線５０が設けられ、配線５０よりも上のレベルに第２方向に沿ったストライプ形状の配線５１が設けられている。配線５０、５１は、上記第１、第２の実施形態で説明した方法により設計される。図１９では第１方向と第２方向とのなす角度は９０°であるが、この角度に限定されるものではない。配線５１の端部は第１方向に折れ曲がっており、その領域で配線５０とオーバーラップしている。そして両者がオーバーラップした領域において、両者はコンタクトプラグ５２、５３によって接続されている。また、配線５１と同一のレベルに、第２方向に沿ったストライプ形状の配線５４、５５が設けられている。配線５４、５５は配線５１を挟むようにして設けられている。また配線５１の折れ曲がり部は、配線５５側でなく配線５４側に凸となるように設けられている。

図２０は図１９におけるＹ１−Ｙ１’線に沿った断面図である。図示するように半導体基板５６上に層間絶縁膜５７が形成され、層間絶縁膜５７上に配線５０となる金属配線層が形成されている。層間絶縁膜５７上には、配線５０を被覆するようにして層間絶縁膜５８が形成されている。層間絶縁膜５８中には、コンタクトプラグ５２、５３が設けられている。コンタクトプラグ５２、５３は配線５０上に形成されている。層間絶縁膜５８上には配線５１、５４、５５となる金属配線層が形成されている。配線５１は、コンタクトプラグ５２、５３に接触するように、配線５０の端部とオーバーラップしている。そして層間絶縁膜５８上に配線５１、５４を被覆するようにして層間絶縁膜５９が形成されている。

上記構成において配線５１端部の配線幅ｗ１２が、配線５１の直線部分の配線幅ｗ１１よりも大きくなるよう設計される。また、配線５１において配線５４側に凸となる部分の端部と配線５４との間隔ｄ９は、配線５１、５５間の間隔ｄ１０よりも大きくなるように設計される。

本実施形態に係る半導体装置の設計方法について図２１のフローチャートを用いて説明する。図５で説明したステップＳ３１の後、配線においてコンタクトプラグに接触させるための領域があるか否かを検出する（ステップＳ３８）。コンタクトプラグに接触させるための領域とは、例えば図１９の配線５１において、第１方向に凸とされた領域のことである。当該領域がある場合、当該領域における配線幅を他の部分よりも大きくし（ステップＳ３９）、当該領域における配線間隔（図１９におけるｄ９）を他の部分（図１９におけるｄ１０）よりも大きくする（ステップＳ４０）。その後、図５におけるステップＳ３２へ進む。

上記のように、本実施形態に係る半導体装置の設計方法であると、上記第１、第２の実施形態に比べて更に半導体装置の製造歩留まりを向上出来る。この点につき以下詳細に説明する。図２２は、配線の断線またはショートに起因する不良と、コンタクトプラグまたはビアホール（via hole）に起因する不良との比率を、世代（設計ルール＝最小加工寸法）毎にプロットしたグラフである。

図示するように、１３０ｎｍ世代以降、微細化が進むにつれて、配線の断線またはショートよりも配線間の接続部におけるコンタクトプラグやビアホールの不良が、ＬＳＩの電気的不良の主たる要因となってきた。コンタクトプラグ及びビアホールは、一般に各世代の面積縮小効果の逆数で増加する傾向にある。従って、コンタクトプラグやビアホールにおける不良を抑制するために、コンタクトプラグやビアホールを１カ所に２個配置する等の取り組みが行われているが、対策としては十分ではなく、今後の歩留まり低下の大きな問題となっている。

しかし本実施形態に係る設計方法であると、配線において、コンタクトプラグに接する領域の配線幅をその他の部分の配線幅よりも大きくしている。従って、コンタクトプラグやビアホールを形成する際のマージンを十分に取ることが出来る。またコンタクトプラグに接する領域と隣接する配線との間の間隔を、その他の領域における配線間隔よりも大きくしている。従って、コンタクトプラグに接する配線を加工する際のマージンを十分に取ることが出来る。上記の結果、コンタクトプラグやビアホールに不良が発生することを効果的に抑制出来、ＬＳＩの製造歩留まりを向上出来る。

なお図１９及び図２０の例では２層のレベルにある２つの配線５０、５１において、上層のレベルにある配線５１についてのみ配線幅と配線間隔を大きくする場合について説明した。しかし、勿論、下層のレベルにある配線５０についても同様に設計することがより好ましい。

［第４の実施形態］
次にこの発明の第４の実施形態に係る半導体装置の設計方法について説明する。本実施形態は、上記第１乃至第３の実施形態を用いつつ、更にＭＯＳトランジスタにおける不良発生を抑制するための設計方法に関する。図２３は本実施形態に係るＭＯＳトランジスタの平面図であり、図２４は図２３におけるＸ１−Ｘ１’線に沿った断面図である。

図示するように、半導体基板６０中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩに周囲を囲まれた素子領域ＡＡの表面領域内に、互いに離隔して不純物拡散層６１、６２が形成されている。不純物拡散層６１、６２はそれぞれＭＯＳトランジスタのソース及びドレインとして機能する。そしてソース、ドレイン間の半導体基板６０上にはゲート絶縁膜を介在してゲート電極６３が形成されている。

以上のようにしてＭＯＳトランジスタが形成されている。そして半導体基板６０上に、上記ＭＯＳトランジスタを被覆するようにして層間絶縁膜６４が形成され、層間絶縁膜６４中にはコンタクトプラグ６５、６６、６７が形成されている。コンタクトプラグ６５、６６はソース６１上に形成され、コンタクトプラグ６７はドレイン６２上に形成されている。層間絶縁膜６４上にはソース配線６８及びドレイン配線６９が形成されている。ソース配線６８はコンタクトプラグ６５、６６に接続され、ドレイン配線６９はコンタクトプラグ６７に接続される。そして層間絶縁膜６４上に、配線６８、６９を被覆するようにして層間絶縁膜７０が形成されている。上記構成において、コンタクトプラグ６５、６６とソース６１との間の接触面積は、コンタクトプラグ６７とドレイン６２との間の接触面積よりも大きい。また図２３に示すように、素子領域ＡＡにおいてソース６１が形成される領域の面積は、ドレイン６２が形成される領域の面積よりも大きい。

上記のように、本実施形態に係る半導体装置の設計方法であると、上記第１乃至第３の実施形態に比べて、より一層、半導体装置の製造歩留まりを向上出来る。本実施形態によれば、ＭＯＳトランジスタのソース上に複数のコンタクトプラグ６５、６６が設けられている。従って、ソース６１とソース配線６８との間でコンタクト不良が発生することを抑制出来る。またソース６１の上面の面積はドレイン６２の上面の面積よりも大きくされている。従って、複数のコンタクトプラグ６５、６６形成の為のビアホール形成工程時のマージンを十分に取ることが出来る。従ってビアホールにおいて不良が発生することを抑制出来る。従って、コンタクト部分における欠陥に起因してＭＯＳトランジスタが不良となることを効果的に防止出来る。

なお、ドレインではなくソースに接するコンタクトプラグのみ数を増やすことが望ましい。なぜなら、コンタクトプラグを増やすと寄生容量も増えるからである。寄生容量の増加は半導体装置の動作速度の低下の原因となる。しかし、ＭＯＳトランジスタのソースは、通常電源電位が与えられ、負荷とはならない。従って、ソース側に寄生容量が増加したとしても、ＬＳＩの動作速度に殆ど影響を与えない。

また、図２３及び図２４の例ではソース６１に接するコンタクトプラグの数をドレイン６２に接するコンタクトプラグの数よりも多くする場合について説明したが、ソース６１に接するコンタクトプラグの接触面積がドレイン６２に接するコンタクトプラグの接触面積よりも大きければ良い。従って、ソース６１上のコンタクトプラグとドレイン６２上のコンタクトプラグとを同数にしつつ、前者の断面積を後者の断面積よりも大きくしても良い。更に、ソース６１上の複数のコンタクトプラグは、ゲート電極６３の長手方向に沿って設けられていても良い。

上記のように、この発明の第１乃至第４の実施形態に係る半導体装置の設計方法によれば、クリティカルエリアが減少するように、より具体的には、断線のクリティカルエリアの減少量がショートのクリティカルエリアの減少量よりも大きくなるように、配線パターンのレイアウトを設計している。従って、例えばダマシンプロセスを用いたＬＳＩの製造歩留まりを向上出来る。

なお、断線のクリティカルエリアを減少させる結果、第２配線パターンの配線幅は第１配線パターンの配線幅より大きくなるが、このことは必ずしも配線の全領域において満たされなければならないわけではない。図２５は第２配線パターンの模式図である。図示するように、配線８が半導体素子５と接続される領域では、配線幅を大きくすることが困難な場合もありうる。このような場合には、配線８を第１配線パターンにおける配線幅で引き出した後、第２の実施形態で説明した方法によって配線を折り曲げた後、配線幅を大きくすれば良い。

また、上記実施形態ではダマシンプロセスを用いる場合を例に説明したが、本プロセスを用いない場合にも適用出来る。この点につき図２６乃至図２８を用いて説明する。図２６及び図２６は配線の製造方法を順次示す斜視図である。図２８は配線完成時の従来の半導体装置の斜視図である。図２６に示すように、半導体基板８０上に半導体素子が形成された後、これらの半導体素子を被覆するようにして半導体基板８０上に層間絶縁膜８１が形成される。その後、層間絶縁膜８１上に、配線を形成するための金属層８２が形成される。金属層８２は例えばアルミニウム（Ａｌ）を材料に用いて形成される。引き続き金属層８２上にレジストなどの犠牲膜８３が設けられ、フォトリソグラフィ技術によって犠牲膜８３が配線のパターンにパターニングされる。次に図２６に示すように、犠牲膜８３をマスクに用いたＲＩＥ法によって金属層８２がエッチングされて、配線が完成する。上記のような製造方法によると、図２６に示す工程において金属層８２上にパーティクルが存在すると、従来方法では図２８に示すように、金属層８２がエッチングされずに残るため、配線がショートする場合がある。

上記のような場合にもこの発明の実施形態は適用できる。但し、ダマシンプロセスと異なり不良の主原因は断線ではなくショートである。従って、ショートのクリティカルエリアが減少するように第２配線パターンを設計する必要がある。すなわち、図５に示したステップＳ３４は、（ＣＡ２（ＳＨ）−ＣＡ１（ＳＨ））＞（ＣＡ２（ＯＰ）−ＣＡ１（ＯＰ））となる。

すなわち、上記実施形態に係る半導体装置の設計方法は、
１．半導体装置に含まれる配線のパターンを第１の設計手法により設計し、第１配線パターンを得るステップと、
製造プロセス中におけるパーティクルの大きさに対する該パーティクルの存在確率と、前記第１配線パターンを有する半導体装置において前記パーティクルの存在により配線の断線が発生する面積分布との積を、前記パーティクルの大きさについて積分して第１断線面積を求めるステップと、
第２の設計手法により前記第１配線パターンを再設計し、第２配線パターンを得るステップとを具備し、前記第２の設計手法は、前記パーティクルの大きさに対する該パーティクルの存在確率と、前記第２配線パターンを有する半導体装置において前記パーティクルの存在により前記配線の断線が発生する面積分布との積を前記パーティクルの大きさについて積分して得られる第２断線面積が、前記第１断線面積よりも小さくなるように前記第１配線パターンを再設計する。
２．上記１において、前記第２配線パターンにおいて隣接する前記配線同士の間隔の最大値は、前記第１配線パターンにおいて隣接する前記配線同士の間隔の最大値よりも小さい。
３．上記１において、隣接する前記配線の少なくとも２本は、第１方向に沿ったストライプ状の形状を有する第１配線部及び第２配線部と、
前記第２方向に沿ったストライプ状の形状を有し、前記第１配線部と前記第２配線部とを接続する第３配線部とを含み、前記第２の設計手法は、前記第３配線部の配線幅が前記第１、第２配線部の配線幅よりも大きく、且つ隣接する前記第３配線部同士の間隔が前記第１配線部同士及び前記第２配線部同士の間隔よりも大きくなるように前記第２配線パターンを形成する。
４．上記３において、前記第１方向と前記第２方向とのなす角度は４５°である。
５．上記１において、前記配線のいずれかは、第１方向に沿ったストライプ状の形状を有する第１配線層と、
前記第１配線層よりも層間絶縁膜を介在して上方に設けられ、前記第１方向に直交する第２方向に沿ったストライプ状の形状を有し、前記第１配線層の端部と重なるようにして前記第１方向に折れ曲がった端部を有する第２配線層と、
前記層間絶縁膜内に設けられ、前記第１配線層の端部と前記第２配線層の端部とを接続する複数のコンタクトプラグとを含み、前記第２配線層の前記端部の配線幅は、該第２配線層の該端部以外の部分の配線幅よりも大きい。
６．上記１において、前記第１配線パターンを得た後、前記パーティクルの大きさに対する該パーティクルの存在確率と、前記第１配線パターンを有する半導体装置において前記パーティクルの存在により前記配線のショートが発生する面積分布との積を、前記パーティクルの大きさについて積分して第１ショート面積を求めるステップを更に備え、
前記第２の設計手法は、前記第１、第２断線面積の差が、前記パーティクルの大きさに対する該パーティクルの存在確率と、前記第２配線パターンを有する半導体装置において前記パーティクルの存在により前記配線のショートが発生する面積分布との積を前記パーティクルの大きさについて積分して得られる第２ショート面積と前記第１ショート面積との差よりも大きくなるように前記第１配線パターンを再設計する。
７．上記５において、前記第２配線層と同一の配線レベルに設けられ、前記第２配線層の前記端部に隣接する第３配線層と、
前記第２配線層と同一の配線レベルに設けられ、前記第２配線層の前記端部以外の部分に隣接する第４配線層とを更に備え、前記第３配線層と前記第２配線層との間隔は、前記第４配線層と前記第２配線層との間隔よりも大きい。
８．上記１において、前記半導体装置は、半導体基板上に設けられたＭＯＳトランジスタと、前記配線のいずれかと前記ＭＯＳトランジスタのソースまたはドレインとを接続するコンタクトプラグとを備え、
前記ソースに接続されたコンタクトプラグ数は前記ドレインに接続された前記コンタクトプラグ数よりも多い。
９．上記１において、前記配線はダマシン法を用いて形成される。
また上記実施形態に係る半導体装置の製造方法は、
１０．半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に犠牲膜を形成する工程と、
前記犠牲膜を、請求項１記載の半導体装置の設計方法により得られた第２配線パターンにパターニングする工程と、
前記犠牲膜をマスクに用いて前記絶縁膜をエッチングして、前記第２配線パターンを有する溝を形成する工程と、
前記前記溝内に金属層を埋め込んで金属配線層を形成する工程とを具備する。
１１．上記１０において、前記金属層は銅を含む。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係る半導体装置の設計方法のフローチャート。 この発明の第１の実施形態に係る半導体装置の設計方法における第１配線パターンの模式図。 第１配線パターンの模式図であり、配線に不良が発生する様子を示す図。 ＬＳＩの製造プロセスにおいて、パーティクルの存在確率分布と、ＬＳＩの電気的不良の発生確率分布を示すグラフ。 この発明の第１の実施形態に係る半導体装置の設計方法における、第２設計手法のフローチャート。 この発明の第１の実施形態に係る半導体装置の設計方法により得られる第２配線パターンの模式図。 この発明の第１の実施形態に係る半導体装置の設計方法を用いたＬＳＩの第１の製造工程の斜視図。 この発明の第１の実施形態に係る半導体装置の設計方法を用いたＬＳＩの第２の製造工程の斜視図。 この発明の第１の実施形態に係る半導体装置の設計方法を用いたＬＳＩの第３の製造工程の斜視図。 この発明の第１の実施形態に係る半導体装置の設計方法を用いたＬＳＩの第４の製造工程の斜視図。 この発明の第１の実施形態に係る半導体装置の設計方法を用いたＬＳＩの第５の製造工程の斜視図。 この発明の第１の実施形態に係る半導体装置の設計方法によるクリティカルエリアの変化を示す概念図。 従来の半導体装置の第１の製造工程の斜視図。 従来の半導体装置の第２の製造工程の斜視図。 この発明の第２の実施形態に係る半導体装置の設計方法における、第２設計手法のフローチャート。 この発明の第１の実施形態に係る半導体装置の設計方法により得られる第２配線パターンの模式図。 この発明の第２の実施形態に係る半導体装置の設計方法により得られる第２配線パターンの模式図。 この発明の第２の実施形態の変形例に係る半導体装置の設計方法により得られる第２配線パターンの模式図 この発明の第３の実施形態に係る半導体装置の設計方法により得られる第２配線パターンの模式図。 この発明の第３の実施形態に係る半導体装置の設計方法を用いて製造されたＬＳＩの断面図であり、図１９におけるＹ１−Ｙ１’線に沿った断面図。 この発明の第３の実施形態に係る半導体装置の設計方法における第２設計手法のフローチャート。 世代による欠陥原因の変化を示すグラフ。 この発明の第４の実施形態に係る半導体装置の設計方法を用いて製造されたＭＯＳトランジスタの平面図。 図２３におけるＸ１−Ｘ１’線に沿った断面図。 この発明の第１乃至第４の実施形態の第１変形例に係る半導体装置の設計方法により得られる第２配線パターンの模式図。 この発明の第１乃至第４の実施形態の第２変形例に係る半導体装置の設計方法を用いたＬＳＩの第１の製造工程の斜視図。 この発明の第１乃至第４の実施形態の第２変形例に係る半導体装置の設計方法を用いたＬＳＩの第２の製造工程の斜視図。 従来の半導体装置の製造工程の斜視図。

符号の説明

１…ＬＳＩ、２〜４、７〜９、５０、５１、５４、５５、６８、６９…配線、５…半導体素子、６、４３…パーティクル、１０…第１配線パターン、１１、２１…クリティカルエリア、２０…第２配線パターン、３０、４０、５６、８０…半導体基板、３１、４１、５７〜５９、６４、７０、８１…層間絶縁膜、３２、４２、８３…犠牲膜、３３、４４、６８、６９、８２…金属層、３４…溝、５２、５３、６５、６６…コンタクトホール、６１…ソース領域、６２…ドレイン領域、６３…ゲート電極

Claims (5)

1. 半導体装置に含まれる配線のパターンを第１の設計手法により設計し、第１配線パターンを得るステップと、
   製造プロセス中におけるパーティクルの大きさに対する該パーティクルの存在確率と、前記第１配線パターンを有する前記半導体装置において前記パーティクルの存在により配線の断線が発生する面積分布との積を、前記パーティクルの大きさについて積分して第１断線面積を求めるステップと、
   第２の設計手法により前記第１配線パターンを再設計し、第２配線パターンを得るステップと
   を具備し、前記第２の設計手法は、前記パーティクルの大きさに対する該パーティクルの存在確率と、前記第２配線パターンを有する前記半導体装置において前記パーティクルの存在により前記配線の断線が発生する面積分布との積を前記パーティクルの大きさについて積分して得られる第２断線面積が、前記第１断線面積よりも小さくなるように前記第１配線パターンを再設計する
   ことを特徴とする半導体装置の設計方法。
2. 前記第２配線パターンにおいて隣接する前記配線同士の間隔の最大値は、前記第１配線パターンにおいて隣接する前記配線同士の間隔の最大値よりも小さい
   ことを特徴とする請求項１記載の半導体装置の設計方法。
3. 隣接する前記配線の少なくとも２本は、第１方向に沿ったストライプ状の形状を有する第１配線部及び第２配線部と、
   前記第２方向に沿ったストライプ状の形状を有し、前記第１配線部と前記第２配線部とを接続する第３配線部と
   を含み、前記第２の設計手法は、前記第３配線部の配線幅が前記第１、第２配線部の配線幅よりも大きく、且つ隣接する前記第３配線部同士の間隔が前記第１配線部同士及び前記第２配線部同士の間隔よりも大きくなるように前記第２配線パターンを形成する
   ことを特徴とする請求項１または２記載の半導体装置の設計方法。
4. 前記第１方向と前記第２方向とのなす角度は４５°である
   ことを特徴とする請求項３記載の半導体装置の設計方法。
5. 前記配線のいずれかは、第１方向に沿ったストライプ状の形状を有する第１配線層と、
   前記第１配線層よりも層間絶縁膜を介在して上方に設けられ、前記第１方向に直交する第２方向に沿ったストライプ状の形状を有し、前記第１配線層の端部と重なるようにして前記第１方向に折れ曲がった端部を有する第２配線層と、
   前記層間絶縁膜内に設けられ、前記第１配線層の端部と前記第２配線層の端部とを接続する複数のコンタクトプラグと
   を含み、前記第２配線層の前記端部の配線幅は、該第２配線層の該端部以外の部分の配線幅よりも大きい
   ことを特徴とする請求項１乃至４いずれか１項記載の半導体装置の設計方法。

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