JP2005322785A - 半導体集積回路のパターン生成方法および半導体集積回路 - Google Patents

Abstract

【課題】電源系配線でのIR-DROPの影響を小さくする事ができ、配線リソースが従来方法よりも多く確保できる半導体集積回路のパターン生成方法を提供する。
【解決手段】電源系配線と信号配線設計をした後に、空き領域に電源電位側およびグランド電位側メタルパターン(7,7,…,8,8,…)を領域的に交互に分離された電源電位側領域(2,2,…)とグランド電位側領域(3,3,…)とにそれぞれ生成し、これらのメタルパターンを電源電位側およびグランド電位側毎に各々に接続し、更に既存の電源配線とグランド配線と接続する。
【選択図】図１

Description

本発明は、半導体集積回路のパターン生成方法および半導体集積回路に関するものである。

近年、半導体集積回路の製造は、微細化および、低電圧化が進んでいる。製造プロセスが微細化されると、半導体集積回路のメタル幅は細くなり、配線抵抗が小さくなり、それに起因して電圧降下（IR-DROP）が生じる。チップ外部から供給された電源電圧が、主に、供給経路である電源配線による抵抗値の増大により、チップ内部のトランジスタに供給される電圧が降下する。この電圧降下は、半導体集積回路が、回路設計者が想定している動作をしなくなり、誤動作の原因となる。

また、近年、半導体集積回路に供給される電源電圧は下がっており、電圧降下のチップに与える影響は増々増大する事になる。電源ラインは、一般的に、トランジスタまでのパスが多いほうがその抵抗値は小さく電源降下を減少出来る。現在の電源ライン設計フローでは、図８のフローチャートに示すような周知の工程（S01）〜（S05）に沿って電源配線の生成を行っている。この場合には信号配線工程後に特には電源を強化する工程はないから、設計者は、IR-DROP解析に対して、かなりのマージンを含んだ設計を余儀なくなされている。

また、近年の多層メタル化が進んだ半導体集積回路の多層配線プロセスでは、抵抗値が低い、チップサイズを小さく出来る等の理由から、上層メタルを電源配線とする手法が多用されている。ここで、その構成に関し、簡単に説明する。図９(a)，(b) に基本的なスタンダードセルの構成例を示す。例えば、図９(a) のインバータ回路は、図９(b) に模式的に示すようにセル中央付近にトランジスタが構成され、セルの上下には、下層メタル（主にメタル１層）にて電源配線が施される。中央部に配置されたトランジスタに、上下の電源配線８１とグランド配線８３によりそれぞれ端子８２，８４から電源が供給される。符号８５，８６は入出力端子である。図１０に、上層メタルと下層メタルの接続（スタンダードセル電源配線）に関する接続例を示す。

図１０ではスタンダードセルの直上に配線される上層メタルは、上層側メタルから下層側メタルへと順に接続される。その時のａ−ａ′線断面図を図１１に示す。上層メタルから下層メタルへと接続され、その下層メタルから、トランジスタのSource部に接続される。この時、上層メタルから下層メタルに接続される領域は、ほとんど全てのメタル層が使用されるため、信号配線をこの領域に配線する事は出来ない。

特に、近年、上層のメタルを用いて電源を配線するレイアウト構造が使用されつつある。図１２の(a)平面図、(b)断面図にレイアウト構造の一例を模式的に示す。図１２では、最上層メタルのメタル８層に電源配線がレイアウトされる。このような電源配線手法では、トランジスタまでのパスを形成する際において、図１２に示すように、信号配線として使用不可能な領域が構成される。当然このような電源配線は、信号配線の配線リソースを減らす事となり、信号配線の収束性を妨げる原因となる。

その他、ＣＭＰ法（化学的機械的研磨法）により研磨すると、メタル（例えばＣｕ）とシリコン酸化膜等の絶縁層との材質の違いにより、メタルパターンの膜厚が均一でなくなり、研磨面が全体的に平坦化されない。すなわち、微細化プロセス（ＣＭＰプロセス）では、図１３に示すような、dishingと呼ばれるくぼみができ、半導体集積装置の平坦性が下がる。従って、メタル部の平坦化を図るため、半導体集積回路の設計終了時に既存の配線とは別にダミーとメタルを挿入するフローが一般的になっている。

従来の半導体集積回路とその設計方法の一例としては、例えば〔特許文献１〕に開示のものが知られている。〔特許文献１〕には、各層の本来疎になる部分には複数のダミーパターンを備えており、これらのダミーパターンは、電源配線およびグランド配線のいずれか一方である基準配線と電気的に接続されている半導体装置が開示されている。この発明によれば、写真製版技術におけるマスクの疎密差を解消することができ、その結果、パターニング精度を向上でき、その一方で、ダミーパターンがシールドの役割を果たしており、ダミーパターンに起因して信号配線間にクロストークノイズが生じることを防止することができるとしている。

また、〔特許文献２〕には、いかなる配線パターンにおいても、できるだけ配線間に中空構造を生成するための配線構造及びその設計方法に関する技術が開示されている。〔特許文献２〕では、配線パターンを異なる値で所定量だけ拡大して、２通りの拡大配線パターンを生成した後、２つの拡大配線パターンの重なり部分を削除してダミーパターンを生成している。あるいは、単純図形の集合からなる単純図形パターンを生成して、これを利用してダミーパターンを生成している。配線パターンとダミーパターンとからなる最終配線パターンの間隙がある値以下の領域を中空部と定義することにより、配線パターン間に中空部を有する配線構造が実現でき、できあがった配線の寄生容量に起因する信号遅延を抑制することができるとしている。

特開２００２−７６１１８号公報 特開２００３−７８０１５号公報

本発明は、半導体集積回路の上述したような現状に鑑みなされたもので、その目的は、電源ラインが強化されてIR-DROP（電圧降下）の影響を小さくする事が可能な半導体集積回路を提供することである。本発明ではこれは同時に、メタル毎の平坦化を向上させる事となる。また、電源配線とグランド配線は電位の比較的安定したメタルパターンとなり、信号配線の間にはこのメタルパターンが入るため、シールド効果も得られる。

本発明は、電源配線と、グランド配線と、信号配線と、メタルパターンとを備え、前記メタルパターンが、前記電源配線および前記グランド配線のいずれか一方と電気的に接続された、上下方向に重なる複数層からなる配線構造の半導体集積回路のパターン生成方法において、前記電源配線とグランド配線と信号配線とを配線する過程と、前記各配線の空き領域に対して、電源電位側およびグランド電位側のメタルパターンを領域的に交互に分離された電源電位側領域とグランド電位側領域とにそれぞれ生成する過程と、生成されたメタルパターンを電源電位側およびグランド電位側毎に各々接続する過程と、前記各々接続されたメタルパターンを、前記既存の電源配線とグランド配線と接続することにより、下層と上層の同電位メタルパターンを電気接続する過程とを含むことを特徴とする。

本発明によれば、従来の設計に比べ、電源ラインが強化される事により、IR-DROPの影響を小さくする事ができる。また、信号配線前には、最小限の電源設計を行うのみなので、配線リソースが、従来方法よりも多く確保できる。特に、メタルパターンの生成は、信号配線設計後に行われるのみで、既存の製造フローに容易に取り込み活用する事ができる。また、メタルパターンの生成は、既存の配線メタル形状から比較的容易に生成できる。

なお、メタルパターンの空き領域に電源またはグランドとしてメタルパターン配線を施すので、微細化プロセスで問題となる、メタルパターン毎の平坦化を向上させる事となる。また、電源配線は電位の比較的安定したメタルパターンとなり、信号配線の間にはこのメタルパターンが入るため、シールド効果も得られる。

前記電源電位側領域とグランド電位側領域が略帯状でその延在方向を信号配線時の優先配線方向に合わすように設定するようにしても良く、より効率よくメタルパターンを生成する事が可能で好適である。

電源電位側およびグランド電位側のメタルパターンは、下層の領域のうちで少なくとも１つで、櫛形の平面形状を持つようにしても良い。トランジスタ部への電源供給ラインとなる下層付近の電源電位側領域とグランド電位側領域を効率的に補強できるため、IR-DROPの主たる原因となる配線抵抗を小さくする事が可能となり、その効果は高い。

前記電源電位側領域とグランド電位側領域は、少なくとも２つのメタルパターン層間で領域サイズを異ならせるようにしても良い。例えば、上層メタルパターンから下層メタルパターンに、電源電位側領域およびグランド電位側領域を狭めていくと電源配線は、上層電源配線となる配線から段階的に小さくされ、下層電源メタルへ接続される可能性が高くなるから、より対IR-DROP特性が向上する。

前記電源電位側およびグランド電位側のメタルパターンが、キャパシタ構造を備え持つようにすると好適である。信号配線の空き領域に生成されるメタルパターンが、キャパシタを備え持つ事により、トランジスタの同時スイッチング等により発生する電源ノイズへの耐性を向上させる事が可能となる。一方、電源電位側領域とグランド電位側領域には、前記電源電位側およびグランド電位側のメタルパターンとの接続の有無に関わらず、配置出来る限りのビア (via)を配置するようにしても良い。

電源電位側およびグランド電位側のメタルパターンを、所定の占有率以下となるように面積を減少させて生成すると好ましい。生成されたメタルパターンが過剰な場合は、やはり、平坦性を損なうことになる。よって、例えば生成メタルパターンを生成後に削除する等により、平坦性を向上させる事が出来る。

また、本発明の半導体集積回路は、上述したパターン生成方法を用いて設計・製造されるもので、電源補強されてIR-DROPの影響を受けにくくノイズに強い半導体集積回路が得られる。

本発明によれば、従来の設計に比べ、電源ラインが強化される事により、IR-DROPの影響を小さくする事ができる。また、信号配線レイアウト前には、最小限の電源設計を行うのみなので、配線リソースが、従来方法よりも多く確保できるという効果が得られる。

なお、製造された半導体集積回路は、メタルの空き領域に電源またはグランドとしてメタル配線を施すのでメタルはほぼ一様に存在することになり、微細化プロセスで問題となるメタル毎の平坦化を向上させる事となる。また、電源配線は電位の比較的安定したメタルパターンとなり、信号配線の間にはこのメタルが入るため、シールド効果も得られる。

〔第１実施形態〕
以下、本発明の実施の形態を、図面をもとに説明する。本発明の設計方法を示すフローチャートを図１に示す。また、本発明の第１の実施形態における半導体集積回路の基本構成の説明図を図２および図３に示す。

本実施形態の方法では、図１に示すように、従来方法（図８）と比較すると“追加Step（S10）”の項目が追加されている。本発明では、先ず従来の電源設計手法に従って最低限の電源設計（S01）〜（S03）までを行い、続いて信号配線工程（S04）を行う。従来方法では、この段階で設計完了とし検証を行う（S05）が、本発明では電源配線設計（S03）および信号配線工程（S04）後に、電源生成工程（S10）を行う。すなわち、上記電源配線設計で施した電源配線に関し、各層で更にメタル（パターン）を空き領域に生成して、そのメタル同士を接続し上層配線層メタルと接続する（電源生成）。

図２および図３を用いて、この時の電源生成法を説明する。図２(a) ，(b)は、半導体集積回路の上下方向に重なる層１を模式的に表す平面図であり、図２(a) は偶数メタル層（Metal2・Metal4・Meal6）を、図２(b) は奇数メタル層（Metal1・Metal3・Meal5・Meal7）を表していて、生成メタルの属性（電源電位側〔Power〕かグランド側〔Ground〕か）を領域単位で設定する事を表している。

図２に示すように、半導体集積回路１は、チップの全領域がチップ内の全配線領域について、電源電位側〔Power〕かグランド側〔Ground〕かに分けられる。もしも、これ以外に電位が異なった電源がある場合は、適宜、任意の領域に分割する。図２の例では、(a) 偶数メタル層（Metal2・Metal4・Meal6）に関しては、延在方向を縦方向に交互に領域を区分して電源側領域２と、グランド側領域３とで交互に区分している。すなわち、電源電位側領域２とグランド側領域３で交互に区分している。一方(b)奇数メタル層（Metal1・Metal3・Meal5・Meal7）に関しては延在方向を横方向にして交互に電源電位側領域２とグランド側領域３が区分されている。

ちなみに、通常の自動配置配線のツールでは、優先配線方向が決まっており、一般的には、偶数メタルパターンは縦方向、奇数メタルパターンは横方向となる。本発明では、信号配線の上記の優先配線方向と、上述のチップ内の生成メタル属性の延在方向とを合致させている。生成メタル属性の延在方向は、このように限定する必要はないが、信号配線の優先方向と本発明に係る生成メタルパターン属性の領域の方向を一致させるほうが好ましい。生成メタルパターンを、より多く生成できる事はその配線の状況から明白である。

図３の各図は実際のメタルパターン生成の具体例を示している。図３の左上図(a) は、信号配線工程の終った状態（オリジナル）の半導体レイアウトを示している。この時、この領域は実際には複数の配線層において配線がなされているが、本説明では、説明簡略化の便宜上、metal2のメタルパターン４・metal3のメタルパターン５およびビア６：via2のみを描画している。ビア６：via2は、metal2とmetal3を接続する役目を果たしている。この時、配線以外のメタル領域には、領域単位にメタルを生成する。図３(b) はmetal2で生成されるメタル７を、図３(c) はmetal3で生成されるメタル８を示している。

図４(a) 〜(e) に、本発明のメタル生成例を示す。ここでは、Metal2〔(a) 図参照〕とMetal3〔(b) 図参照〕を接続するvia2：６に関して着目する。Metal2とMetal3のメタル生成に関しては、図３と同じで図４(a) ，(b) に示した通りである。ここで、Metal2のメタル生成領域とMetal3のメタル生成領域を考える。図４の例では、Metal2は縦方向にメタル生成領域があり、Metal3は横方向にメタル生成領域がある。この時、via2を生成可能な領域は、図４の(c)図のようにMetal2とMetal3の同一電位のメタル生成領域のAND条件を満たす領域９（via生成可能領域）のみである。これ以外の領域１０は、Metal2とMetal3の異電位のパターンを接続する事になり、これは、本発明方法における規則に違反する。図４(d) のようにこのvia生成可能領域９とMetal2とMetal3それぞれのメタルパターン部との全てのANDをとった領域１１（via生成領域） にvia2：６を生成する。この時の実施例を図４(e)に示す。

これまで、一貫してmeta2-via2-meta3の接続を説明してきたが、他のメタル間についても同様の操作を繰り返すことで、下層メタルが、上層メタルと接続される事になる。

図５にこれまで説明してきた実施の形態の全体を模式的に示す。Metal2の縦方向メタル生成領域(Power)に生成されたメタルパターンは、Metal3の横方向メタル生成領域（Power）に生成されたメタルパターンに接続される。これを繰り返す事により、下層のPower領域に存在するメタルは、上層のPower配線と接続される。

〔第２実施形態〕
次に、本発明の第２の実施の形態を図６に示す。前実施の形態では、スタンダードセルの電源メタル+1層（例ではMetal2となる）は、図２ (a)に示したような生成メタル領域形状として説明してきたが、本実施の形態では、スタンダードセルの電源メタル+１層のメタル領域の平面形状は、図６(a) のように櫛形の形状を呈する事が特徴となる。櫛歯となる部分は、スタンダードセルのPower配線に対し、その直上にMetal2生成領域が重なるような構造を持つ。なお、偶数メタル層（Metal4・Meal6）を図６(b) に、奇数メタル層（Metal3・Meal5・Meal7）を図６(c) に示す。

この構造によれば、トランジスタへの電源供給ラインとなる下層付近の電源電位側配線領域とグランド電位側配線領域を効率的に補強できるため、IR-DROPの主たる原因となる配線抵抗をより小さくする事が可能となり、その効果も高い。

〔第３実施形態〕
更に、本発明の第３の実施形態を図７に示す。この実施の形態では、メタル層毎に生成メタルの電源電位側領域（４２，５２，６２，７２）およびグランド電位側領域（４３，５３，６３，７３）の領域の大きさを変えている。換言すると積層された２つのメタル層間では領域サイズが異なるようにしている事を特徴としている。この実施形態では、各層のメタル生成領域が、図７の(a) 〜(d) にmetal2〜metal5について例示するように上層メタルになるにしたがって、段々と領域の幅が広くなっていく。スタンダードセルの電源配線はメタル幅は細く、上層のメタルはメタル幅が広い。すなわち、本実施の形態の領域設定では、上層メタルから下層メタルへと順々にメタル幅が細くなっている。

このように、上層メタルから下層メタルに、電源電位側領域およびグランド電位側領域を狭めていくと、電源配線は、メッシュ状の配線となる上層配線から段階的に小さくされ、下層電源メタルへ接続される可能性が高くなり、よりIR-DROPへの耐性が向上する。

生成されたメタルは電源配線またはグランド配線をトレースしてどちらの電位ともならないメタルを取り除いても良いし、フローティングの無電位メタルとして残してもかまわない。

本発明の第１実施形態に係る方法を示すフローチャートである。 本発明の第１実施形態に係る半導体集積回路の一部を示す説明図（平面図）である。 本発明の第１実施形態に係る半導体集積回路の一部を示す説明図（平面図）である。 本発明の第１実施形態に係る半導体集積回路でのメタル生成例を示す説明図である。 本発明の第１実施形態に係る半導体集積回路の構成全体を示す説明図である。 本発明の第２実施形態の説明図である。 本発明の第３実施形態の説明図である。 従来の電源ライン設計工程に係るフローチャートである。 半導体集積回路の基本的なスタンダードセルの構成例を示す図である。 上層メタルと下層メタルの接続（スタンダードセル電源配線）の接続例を示す図である。 図１０のａ−ａ′線断面図である。 多層回路の電源配線レイアウト構造を模式的に示す平面図(a) 、断面図(b) である。 ＣＭＰプロセスでメタルに生じるdishingを説明する断面図である。

符号の説明

１…半導体集積回路
２，４２，５２，６２，７２…電源電位側領域
３，４３，５３，６３，７３…グランド側領域
４，５…メタルパターン
６…ビア（via）
７，８…メタル
９…via生成可能領域
１１…via生成領域
Metal1〜Metal8…メタル層

Claims (8)

1. 電源配線と、グランド配線と、信号配線と、メタルパターンとを備え、前記メタルパターンが、前記電源配線または前記グランド配線のいずれか一方と電気的に接続された、上下方向に重なる複数層からなる配線構造を持つ半導体集積回路のパターン生成方法において、
   前記電源配線とグランド配線と信号配線とを配線する過程と、
   前記各配線の空き領域に対して、電源電位側およびグランド電位側のメタルパターンを領域的に交互に分離された電源電位側領域とグランド電位側領域とにそれぞれ生成する過程と、
   生成されたメタルパターンを電源電位側およびグランド電位側毎に各々接続する過程と、
   前記各々接続されたメタルパターンを、前記既存の電源配線とグランド配線メタルパターンと接続することにより、下層と上層の同電位メタルパターンを電気接続する過程と、
   を含むことを特徴とする半導体集積回路のパターン生成方法。
2. 前記電源電位側領域とグランド電位側領域が略帯状でその延在方向を信号配線時の優先配線方向に合わすように設定する事を特徴とする請求項１に記載のパターン生成方法。
3. 前記電源電位側およびグランド電位側のメタルパターンは、下層の領域のうちで少なくとも１つで、櫛形の平面形状を持つ事を特徴とする請求項１または請求項２に記載のパターン生成方法。
4. 前記電源電位側領域とグランド電位側領域は、少なくとも２つのメタルパターン層間で領域サイズが異なる事を特徴とする請求項１〜３のいずれか１項に記載のパターン生成方法。
5. 前記電源電位側およびグランド電位側のメタルパターンが、キャパシタ構造を備え持つ事を特徴とする請求項１〜４のいずれか１項に記載のパターン生成方法。
6. 前記電源電位側領域とグランド電位側領域には、前記電源電位側およびグランド電位側のメタルパターンとの接続の有無に関わらず、配置出来る限りのビア (via)を配置する事を特徴とする請求項１〜５のいずれか１項に記載のパターン生成方法。
7. 前記電源電位側およびグランド電位側のメタルパターンを、所定の占有率以下となるように面積を減少させて生成する事を特徴とする請求項１〜６のいずれか１項に記載のパターン生成方法。
8. 請求項１〜７のいずれかの項に記載のパターン生成方法を用いて設計・製造された電源補強された半導体集積回路。
   
   
   

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