JP2001035853A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 平坦化のために配線間に配置したダミーパタ
ーンを用いて実配線のノイズを低減させた半導体装置を
提供する。 【解決手段】 半導体装置は、Ａｌ配線３と、Ａｌ配線
３の両側に形成された、Ａｌからなる平坦化のための第
１及び第２のダミーパターン１，２と、を備える。第１
及び第２のダミーパターン１，２の電位は、電源電位に
固定されているので、実配線のノイズを低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、層間絶縁層を平坦
化するためのダミーパターンを備えた半導体装置および
その製造方法に関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
装置において、配線層間の絶縁のため、配線層間には、
層間絶縁層が配置される。そして、層間絶縁層の平坦化
（言い換えれば、層間絶縁層の段差軽減）のため、ダミ
ーパターンが配置されることがある。

【０００３】本発明の目的は、ノイズを低減することが
できる、ダミーパターンを備えた半導体装置およびその
製造方法を提供することである。

【０００４】

【課題を解決するための手段】［１］本発明は、半導体
装置であって、層間絶縁層、配線層およびダミーパター
ンを備え、前記ダミーパターンは、前記層間絶縁層を平
坦化し、前記ダミーパターンは、前記配線層をシールド
する、ことを特徴とする。本発明によれば、ダミーパタ
ーンは配線層をシールドするので、配線層のノイズを低
減することができる。なお、配線層とは、半導体素子と
電気的に接続された導電層を意味する。よって、配線層
には、例えば、高融点金属以外の金属（例えば、アルミ
ニウム、銅、アルミ合金、銅合金）で形成されたもの、
ポリシリコンで形成されたもの、高融点金属で形成され
たもの、がある。

【０００５】本発明には、次の態様がある。前記ダミー
パターンは、導電性を有し、前記ダミーパターンの電位
は、固定されている。この態様によれば、ダミーパター
ンは、シールド線として機能するので、配線層をシール
ドすることができる。

【０００６】本発明は、半導体装置であって、層間絶縁
層、配線層およびダミーパターンを備え、前記ダミーパ
ターンは、前記層間絶縁層を平坦化し、前記ダミーパタ
ーンは、前記配線層の近傍に位置し、前記ダミーパター
ンの電位は、固定されている、ことを特徴とする。本発
明によれば、ダミーパターンは配線層の近傍に位置し、
かつダミーパターンの電位は固定されているので、ダミ
ーパターンは、シールド線として機能する。このため、
配線層をシールドすることができるので、配線層のノイ
ズを低減することができる。

【０００７】［２］上記［１］で説明した本発明には、
以下の態様がある。

【０００８】まず、（１）〜（４）は、ダミーパターン
の電位を固定するための態様である。半導体装置の設計
の観点や配線層のシールドに好ましい観点から、これら
の態様を選択することができる。

【０００９】（１）前記ダミーパターンの電位は、接地
電位である。

【００１０】（２）前記ダミーパターンの電位は、電源
電位である。

【００１１】（３）前記ダミーパターンの電位は、接地
電位および電源電位以外の電位である。

【００１２】（４）前記ダミーパターンは、複数あり、
前記ダミーパターンの少なくとも一つの電位は、他の前
記ダミーパターンの電位と異なる。

【００１３】次に、（５）〜（１０）は、配線層をシー
ルドするためのダミーパターンの配置の態様である。半
導体装置の設計の観点や配線層のシールドに好ましい観
点から、これらの態様を選択することができる。

【００１４】（５）前記ダミーパターンは、第１ダミー
パターンおよび第２ダミーパターンを含み、前記配線層
は、前記第１ダミーパターンと前記第２ダミーパターン
との間に配置されており、前記第１ダミーパターンは、
前記配線層の一方側に配置されており、前記第２ダミー
パターンは、前記配線層の他方側に配置されている。

【００１５】（６）前記ダミーパターンは、第１ダミー
パターンおよび第２ダミーパターンを含み、前記配線層
は、前記第１ダミーパターンと前記第２ダミーパターン
との間に配置されており、前記第１ダミーパターンは、
前記配線層の上方に配置されており、前記第２ダミーパ
ターンは、前記配線層の下方に配置されている。

【００１６】（７）前記ダミーパターンは、第１ダミー
パターン、第２ダミーパターンおよび第３ダミーパター
ンを含み、前記第１ダミーパターンは、前記配線層の一
方側に配置されており、前記第２ダミーパターンは、前
記配線層の他方側に配置されており、前記第３ダミーパ
ターンは、前記配線層の上方および／または前記配線層
の下方に配置されている。

【００１７】（８）前記ダミーパターンは、第１ダミー
パターン、第２ダミーパターンおよび第３ダミーパター
ンを含み、前記第１ダミーパターンは、前記配線層の上
方に配置されており、前記第２ダミーパターンは、前記
配線層の下方に配置されており、前記第３ダミーパター
ンは、前記配線層の一方側および／または前記配線層の
他方側に配置されている。

【００１８】（９）前記配線層は、前記ダミーパターン
により囲まれている。

【００１９】（１０）前記配線層は、前記ダミーパター
ンにより覆われている。なお、ここでいう覆うとは、配
線層の全体がダミーパターンにより覆われていてもよい
し、配線層が部分的にダミーパターンにより覆われてい
てもよい。

【００２０】（１１）本発明は、他の層間絶縁層を備
え、前記配線層は、複数あり、前記配線層は、前記他の
層間絶縁層の表面に配置されている、ことを特徴とす
る。この態様には、前記他の層間絶縁層の表面には、前
記配線層が密となっている領域と、前記配線層が疎とな
っている領域とがあり、前記ダミーパターンは、前記配
線層が疎となっている領域に配置される、態様がある。
ここにおけるダミーパターンは、層間絶縁層のグローバ
ル段差を低減するための機能を果たす。このようなダミ
ーパターンを用いて、配線層をシールドする。また、
（１１）の態様には、前記ダミーパターンは、前記他の
層間絶縁層の表面のうち、前記配線層間の領域に配置さ
れる、態様がある。ここにおけるダミーパターンは、層
間絶縁層のローカル段差を低減するための機能を果た
す。このようなダミーパターンを用いて、配線層をシー
ルドする。また、（１１）の態様には、前記ダミーパタ
ーンは、前記他の層間絶縁層の表面のうち、前記配線層
が配置されないデッドスペースに配置される、態様があ
る。これによれば、他の層間絶縁層の表面を有効に利用
することができる。

【００２１】（１２）本発明は、前記ダミーパターンの
材料は、前記配線層の材料と同じである、ことを特徴と
する。この態様には、前記ダミーパターンは、前記配線
層と同じ層に配置されており、前記ダミーパターンは、
前記配線層と同一工程で形成された層である、態様があ
る。これによれば、半導体装置の製造工程の簡略化を図
ることができる。

【００２２】（１３）本発明は、前記ダミーパターンの
材料は、前記配線層の材料と異なる、ことを特徴とす
る。この態様によれば、ダミーパターンおよび配線層
は、それぞれ、好ましい材料を選択することができる。

【００２３】（１４）本発明は、前記ダミーパターンの
材料は、ポリシリコン、アルミニウム、アルミニウム合
金、銅、銅合金およびＴｉＮのうち、少なくともいずれ
か一つを含む、ことを特徴とする。

【００２４】（１５）本発明は、前記配線層は、自動配
線設計におけるグリッドの延びる方向に沿って配置され
ており、前記ダミーパターンは、前記配線層が配置され
ていない領域におけるグリッドの延びる方向に沿って配
置されている、ことを特徴とする。

【００２５】（１６）本発明は、前記ダミーパターン
は、ゲートアレイの配線層、ＡＳＩＣの配線層、メモリ
の上層配線層およびドライバの配線層のうち、少なくと
もいずれか一つが形成される層に配置される、ことを特
徴とする。これらの配線層は高密度ではないので、ダミ
ーパターンを容易に配置することができる。

【００２６】（１７）本発明は、前記配線層は、多層配
線に含まれる、ことを特徴とする。

【００２７】（１８）本発明は、パッド電極を備え、前
記パッド電極は、前記ダミーパターンと接続されてい
る、ことを特徴とする。この態様によれば、ダミーパタ
ーンの電位を固定するための電圧は、パッド電極を介し
て与えられる。

【００２８】［３］本発明は、層間絶縁層、配線層およ
び前記層間絶縁層を平坦化するためのダミーパターンを
備えた半導体装置の製造方法であって、導電層を形成す
る工程と、前記導電層をパターンニングすることによ
り、前記配線層および前記ダミーパターンを形成する工
程と、前記配線層上および前記ダミーパターン上に、前
記層間絶縁層を形成する工程と、前記ダミーパターンと
接続するパッド電極を形成する工程と、を備えた、こと
を特徴とする。

【００２９】本発明の製造方法によれば、配線層をシー
ルドするダミーパターンを形成することができる。

【００３０】本発明には、次の態様がある。前記配線層
および前記ダミーパターンの形成工程は、第１ダミーパ
ターンと第２ダミーパターンとの間に、前記配線層が位
置するように、前記導電層をパターンニングする工程を
含む。

【００３１】［４］本発明は、配線層、第１層間絶縁
層、第２層間絶縁層および前記第２層間絶縁層を平坦化
するためのダミーパターンを備えた半導体装置の製造方
法であって、前記配線層を形成する工程と、前記配線層
上に前記第１層間絶縁層を形成する工程と、前記配線層
の上方に位置するように、前記第１層間絶縁層上に前記
ダミーパターンを形成する工程と、前記ダミーパターン
上に、前記第２層間絶縁層を形成する工程と、前記ダミ
ーパターンと接続するパッド電極を形成する工程と、を
備えたことを特徴とする。

【００３２】本発明の製造方法によれば、配線層をシー
ルドするダミーパターンを形成することができる。

【００３３】本発明には、次の態様がある。すなわち、
本発明は、前記配線層の形成工程前に、他のダミーパタ
ーンを形成する工程と、前記他のダミーパターン上に第
３層間絶縁層を形成する工程と、を含み、前記配線層の
形成工程は、前記他のダミーパターンの上方に位置する
ように、前記第３層間絶縁層上に前記配線層を形成する
工程を含み、前記他のダミーパターンと接続する他のパ
ッド電極を形成する工程を備えた、ことを特徴とする。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。

【００３５】［第１の実施の形態］図１は、本発明の第
１の実施の形態による半導体装置を示す平面図であり、
１層目の配線層を示すものである。

【００３６】この半導体装置は１層目のＡｌ配線３を有
し、このＡｌ配線３は図示せぬ半導体素子に電気的に接
続されている。Ａｌ配線３の両側には配線の無い空き領
域（デッドスペース）が存在し、この空き領域にはＡｌ
からなる平坦化のための第１及び第２のダミーパターン
１，２が形成されている。第１のダミーパターン１には
接続部１ａが形成されており、この接続部１ａを介し
て、第１のダミーパターン１は電源と接続されている。
このため、第１のダミーパターン１の電位は、電源電位
となる。第２のダミーパターン２には接続部２ａが形成
されており、この接続部２ａを介して、第２のダミーパ
ターン２は電源と接続されている。このため、第２のダ
ミーパターン２の電位は、電源電位となる。

【００３７】上記第１の実施の形態によれば、配線の無
い空き領域に平坦化のための第１及び第２のダミーパタ
ーン１，２を形成している。第１のダミーパターン１と
第２のダミーパターン２との間には、Ａｌ配線３が位置
している。つまり、Ａｌ配線３の左側には、第１のダミ
ーパターン１が位置し、Ａｌ配線３の右側には、第２の
ダミーパターン２が位置している。そして、第１及び第
２のダミーパターン１，２を電源と接続することによ
り、第１及び第２のダミーパターン１，２の電位を電源
電位に固定することができる。従って、電位の固定され
たダミーパターン１，２は、シールド線としての効果を
発揮し、それにより、ダミーパターン１，２に囲まれた
実配線であるＡｌ配線３のノイズを低減させることがで
きる。特にノイズの乗りやすい長い配線ほどノイズ対策
としての高い効果を得ることができる。

【００３８】［第２の実施の形態］図２は、本発明の第
２の実施の形態による半導体装置を示す断面図である。

【００３９】この半導体装置は多層配線を備えており、
１層目の配線層にはＡｌからなる平坦化のための第１の
ダミーパターン１１が形成されている。第１のダミーパ
ターン１１は１層目の配線層における配線の無い空き領
域に位置している。第１のダミーパターン１１上には第
１の層間絶縁膜１４が形成されており、この層間絶縁膜
１４上には２層目のＡｌ配線１２が形成されている。こ
のＡｌ配線１２は図示せぬ半導体素子に電気的に接続さ
れている。

【００４０】Ａｌ配線１２及び第１の層間絶縁膜１４の
上には第２の層間絶縁膜１５が形成されており、この層
間絶縁膜１５上には３層目のＡｌからなる平坦化のため
の第２のダミーパターン１３が形成されている。この第
２のダミーパターン１３は３層目の配線層における配線
の無い空き領域に位置している。

【００４１】第１のダミーパターン１１には接続部（図
示せず）が形成されており、この接続部を介して、第１
のダミーパターン１１は電源と接続されている。このた
め、第１のダミーパターン１１の電位は、電源電位とな
る。第２のダミーパターン１３には接続部（図示せず）
が形成されており、この接続部を介して、第２のダミー
パターン１３は電源と接続されている。このため、第２
のダミーパターン１３の電位は、電源電位となる。

【００４２】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。

【００４３】すなわち、Ａｌ配線１２の下方に平坦化の
ための第１のダミーパターン１１を形成し、かつ、Ａｌ
配線１２の上方に平坦化のための第２のダミーパターン
１３を形成している。そして、第１及び第２のダミーパ
ターン１１，１３に、それぞれ、電源と接続する接続部
を設けることにより、第１及び第２のダミーパターンの
電位を電源電位に固定することができる。従って、ダミ
ーパターンは、シールド線としての効果を発揮し、それ
により、ダミーパターンに囲まれた実配線であるＡｌ配
線１２のノイズを低減させることができる。

【００４４】［第３の実施の形態］図３（ａ）は、本発
明の第３の実施の形態による半導体装置を示す平面図で
あり、図３（ｂ）は、図３（ａ）に示す３ｂ−３ｂ線に
沿った断面図である。

【００４５】この半導体装置は多層配線を備えており、
第１の層間絶縁膜２１の上には１層目のＡｌ配線２２が
形成されている。Ａｌ配線２２は複数あり、それぞれ、
平行に配置されている。Ａｌ配線２２及び第１の層間絶
縁膜２１の上には第２の層間絶縁膜２３が形成されてお
り、この層間絶縁膜２３上には２層目のＡｌ配線２４ｂ
及びＡｌからなる平坦化のための第1、第２のダミーパ
ターン２４ａ，２４ｃが形成されている。

【００４６】第１及び第２のダミーパターン２４ａ，２
４ｃは、２層目の配線層における配線の無い空き領域に
位置し、１層目のＡｌ配線２２をカバーすると共に２層
目のＡｌ配線２４ｂの両側に形成されている。第１、第
2のダミーパターン２４ａ，２４ｃ及びＡｌ配線２４ｂ
の上には第３の層間絶縁膜２５が形成されている。１層
目のＡｌ配線２２及び２層目のＡｌ配線２４ｂそれぞれ
は、図示せぬ半導体素子に電気的に接続されている。

【００４７】第１のダミーパターン２４ａには接続部
（図示せず）が形成されており、この接続部を介して、
第１のダミーパターン２４ａは電源と接続されている。
このため、第１のダミーパターン２４ａの電位は、電源
電位となる。第２のダミーパターン２４ｃには接続部
（図示せず）が形成されており、この接続部を介して、
第２のダミーパターン２４ｃは電源と接続されている。
このため、第２のダミーパターン２４ｃの電位は、電源
電位となる。

【００４８】上記第３の実施の形態によれば、１層目の
Ａｌ配線２２を覆うように第１及び第２のダミーパター
ン２４ａ，２４ｃを形成している。そして、ダミーパタ
ーン２４ａ，２４ｃを電源と接続する構成にしている。
これにより、第１及び第２のダミーパターン２４ａ，２
４ｃの電位を電源電位に固定することができる。従っ
て、電位の固定されたダミーパターン２４ａ，２４ｃ
は、シールドカバーとしての効果を発揮し、それによ
り、ダミーパターン２４ａ，２４ｃに覆われた実配線で
あるＡｌ配線２２のノイズを低減させることができる。

【００４９】また、電位の固定された第１及び第２のダ
ミーパターン２４ａ，２４ｃを、２層目のＡｌ配線２４
ｂの両側に配置しているため、第１の実施の形態と同様
に実配線であるＡｌ配線２４ｂのノイズを低減させるこ
とができる。

【００５０】［第４の実施の形態］図４（ａ）は、本発
明の第４の実施の形態による半導体装置における１層目
の配線層を示す平面図であり、図４（ｂ）は、本発明の
第４の実施の形態による半導体装置における２層目の配
線層を示す平面図である。

【００５１】この半導体装置は、多層配線を備えてお
り、配線グリッド３１を利用して実配線及びダミーパタ
ーンを配置したものである。

【００５２】１層目の配線層３２には、図４（ａ）に示
すように、実配線としての複数のＡｌ配線３５が、それ
ぞれ、平行に形成されると共に、複数のダミーパターン
３４が、それぞれ、平行に形成されている。Ａｌ配線３
５及びダミーパターン３４は、一方方向の配線グリッド
に沿って配置されている。また、ダミーパターン３４と
ダミーパターン３４との間には、Ａｌ配線３５が位置し
ている。

【００５３】２層目の配線層３３には、図４（ｂ）に示
すように、実配線としての複数のＡｌ配線４２が、それ
ぞれ、平行に形成されると共に、複数のダミーパターン
４１が、それぞれ、平行に形成されいてる。Ａｌ配線４
２及びダミーパターン４１は、他方方向の配線グリッド
に沿って配置されており、１層目のＡｌ配線３５及びダ
ミーパターン３４に対して直角に位置している。また、
ダミーパターン４１とダミーパターン４１との間には、
Ａｌ配線４２が位置している。

【００５４】１層目のＡｌ配線３５と２層目のＡｌ配線
４２は、接続部３７により互いに電気的に接続されてい
る。また、１層目のダミーパターン３４と２層目のダミ
ーパターン４１は、接続部３６により互いに電気的に接
続されている。接続部３６は電源と接続されている。こ
のため、ダミーパターン全体に電源電位を与えることが
できる。

【００５５】上記第４の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。

【００５６】［第５の実施の形態］図５は、本発明の第
５の実施の形態による半導体装置の断面図である。半導
体装置１００は、多層配線を備えた構造をしている。半
導体装置１００は、シリコン基板４７を備えている。シ
リコン基板４７の表面には、半導体集積回路が形成され
ている。この図では、半導体集積回路の構成要素である
ＭＯＳ電界効果トランジスタ４９が表れている。ＭＯＳ
電界効果トランジスタ４９は、第１の層間絶縁膜５０で
覆われている。第１の層間絶縁膜５０上には、順に、１
層目の配線層、第２の層間絶縁膜、２層目の配線層、
…、第ｎ−１の層間絶縁膜６０、ｎ−１層目の配線層７
０、第ｎの層間絶縁膜８０、ｎ層目の配線層９０が配置
されている。

【００５７】ｎ−１層目の配線層７０、第ｎの層間絶縁
膜８０およびｎ層目の配線層９０に着目して、第５の実
施の形態の特徴を説明する。ｎ−１層目の配線層７０に
は、複数の配線７０ａ、複数の配線７０ｂ、複数のダミ
ーパターン７０ｃ、複数のダミーパターン７０ｄがあ
る。これらは同じ材料、例えば、アルミニウム、から構
成される。配線７０ａの配線密度は低い。配線７０ａが
配置される領域を疎領域という。一方、配線７０ｂの配
線密度は高い。配線７０ｂが配置される領域を密領域と
いう。そして、疎領域と密領域との境界にある領域を、
境界領域という。なお、図５において、配線７０ｂとし
て、幅が広い、二本の配線７０ｂが配置されているが、
これに限らず、幅が狭い、多数の配線が、高密度に配置
されていてもよい。

【００５８】疎領域は配線密度が低いので、第ｎの層間
絶縁膜８０のうち、疎領域にある部分には、ローカル段
差が生じる。配線７０ａ間に、ダミーパターン７０ｃを
配置することにより、このローカル段差を低減してい
る。また、ダミーパターン７０ｃは、図示しないボンデ
ィングパッドと接続されている。このボンディングパッ
ドは、電源と接続されている。このため、ダミーパター
ン７０ｃの電位は、電源電位となる。電位の固定された
ダミーパターン７０ｃは、シールド線としての効果を発
揮し、それにより、配線７０ａのノイズを低減させるこ
とができる。

【００５９】密領域は配線密度が高いので、第ｎの層間
絶縁膜８０のうち、密領域にある部分には、ローカル段
差が生じにくい。このため、配線７０ｂ間には、ダミー
パターンは配置されていない。ただし、ローカル段差に
より問題が生じるときは、ダミーパターンを配置しても
よい。そして、このダミーパターンの電位を固定する
と、配線７０ｂのノイズを低減させることができる。ま
た、この場合、ｎ層目にダミーパターンを配置する代わ
りに、ｎ−１層目および／またはｎ＋１層目にダミーパ
ターンを配置することで、配線７０ｂのノイズを低減さ
せることもできる。

【００６０】境界領域は、疎領域と密領域との境界にあ
るので、第ｎの層間絶縁膜８０のうち、境界領域にある
部分には、グローバル段差が生じる。境界領域にダミー
パターン７０ｄを配置することにより、グローバル段差
を低減している。また、ダミーパターン７０ｄは、第ｎ
の層間絶縁膜８０に埋め込まれたプラグ８１と接続され
ている。プラグ８１は、ｎ層目の配線層９０にあるボン
ディングパッド９０ａと接続されている。ボンディング
パッド９０ａは、電源と接続されている。よって、ダミ
ーパターン７０ｄの電位は、電源電位となる。電位の固
定されたダミーパターン７０ｄは、シールド線としての
効果を発揮するので、ダミーパターン７０ｄの近傍にあ
る配線７０ａ、７０ｂのノイズを低減させることができ
る。

【００６１】なお、第５の実施の形態では、ｎ−１層目
の配線層７０について説明したが、他の層にある配線層
についても、同じことが言える。

【００６２】第５の実施の形態における半導体装置の製
造方法の一例を説明する。まず、公知の方法を用いて、
シリコン基板４７にＭＯＳ電界効果トランジスタ４９を
形成する。そして、公知の方法を用いて、第１の層間絶
縁膜５０、１層目の配線層、第２の層間絶縁膜、２層目
の配線層、…、第ｎ−１の層間絶縁膜６０を、順に、形
成する。次に、第ｎ−１の層間絶縁膜６０上に、例え
ば、スパッタリングによりアルミニウムからなる導電層
を形成する。この導電層を、例えば、フォトリソグラフ
ィとエッチングとによりパターンニングし、ｎ−１層目
の配線層７０（配線７０ａ、配線７０ｂ、ダミーパター
ン７０ｃ、ダミーパターン７０ｄ）を形成する。そし
て、例えば、ＣＶＤ法を用いて、シリコン酸化膜からな
る第ｎの層間絶縁膜８０を形成する。第ｎの層間絶縁膜
８０に、スルーホールを形成し、スルーホールに高融点
金属からなるプラグ８１を埋め込む。そして、第ｎの層
間絶縁膜８０上に、例えば、スパッタリングによりアル
ミニウムからなる導電層を形成する。この導電層を、例
えば、フォトリソグラフィとエッチングとによりパター
ンニングし、ｎ層目の配線層９０（ボンディングパッド
９０ａ）を形成する。以上により、半導体装置１００が
完成する。なお、第１〜第４の実施の形態についても、
これと同様の方法を用いて製造することができる。

【００６３】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
ダミーパターンの配置は種々変更可能である。

【００６４】また、上記実施の形態では、Ａｌ配線を用
いているが、配線の材質はＡｌに限定されるものではな
く、他の材質からなるメタル配線を用いることも可能で
ある。

【００６５】また、上記実施の形態において、ダミーパ
ターンの電位は電源電位に固定されているが、接地電位
でもよいし、これら以外の電位でもよい。

【００６６】以上説明したように本発明によれば、配線
の無い空き領域に平坦化のためのダミーパターンを形成
し、このダミーパターンは配線の近傍に位置し、そし
て、ダミーパターンの電位を固定している。したがっ
て、平坦化のために配線間に配置したダミーパターンを
用いて実配線のノイズを低減させた半導体装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置を
示す平面図である。

【図２】本発明の第２の実施の形態による半導体装置を
示す断面図である。

【図３】図３（ａ）は、本発明の第３の実施の形態によ
る半導体装置を示す平面図であり、図３（ｂ）は、図３
（ａ）に示す３ｂ−３ｂ線に沿った断面図である。

【図４】図４（ａ）は、本発明の第４の実施の形態によ
る半導体装置における１層目の配線層を示す平面図であ
り、図４（ｂ）は、本発明の第４の実施の形態による半
導体装置における２層目の配線層を示す平面図である。

【図５】本発明の第５の実施の形態による半導体装置を
示す断面図である。

【符号の説明】

１ 第１のダミーパターン １ａ 接続部 ２ 第２のダミーパターン ２ａ 接続部 ３ １層目のＡｌ配線 １１ 第１のダミーパターン １２ ２層目のＡｌ配線 １３ 第２のダミーパターン １４ 第１の層間絶縁膜 １５ 第２の層間絶縁膜 ２１ 第１の層間絶縁膜 ２２ １層目のＡｌ配線 ２３ 第２の層間絶縁膜 ２４ａ 第１のダミーパターン ２４ｂ ２層目のＡｌ配線 ２４ｃ 第２のダミーパターン ２５ 第３の層間絶縁膜 ３１ 配線グリッド ３２ １層目の配線層 ３３ ２層目の配線層 ３４ １層目のダミーパターン ３５ １層目のＡｌ配線 ３６，３７ 接続部 ４１ ２層目のダミーパターン ４２ ２層目のＡｌ配線 ４７ シリコン基板 ４９ ＭＯＳ電界効果トランジスタ ５０ 第１の層間絶縁膜 ６０ 第ｎ−１の層間絶縁膜 ７０ 配線層 ７０ａ 配線 ７０ｂ 配線 ７０ｃ ダミーパターン ７０ｄ ダミーパターン ８０ 第ｎの層間絶縁膜 ８１ プラグ ９０ 配線層 ９０ａ ボンディングパッド １００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH09 HH11 HH12 HH13 HH14 HH33 KK04 KK08 KK09 KK11 KK12 KK33 PP15 VV02 VV03 VV05 VV16 VV17 XX01 XX23 5F038 BH10 BH19 CA05 CA07 CA16 CA18 CD02 CD03 CD18 DF05 DF20 EZ20

Claims (29)

【特許請求の範囲】
1. 【請求項１】 半導体装置であって、 層間絶縁層、配線層およびダミーパターンを備え、 前記ダミーパターンは、前記層間絶縁層を平坦化し、 前記ダミーパターンは、前記配線層をシールドする、半
   導体装置。
2. 【請求項２】 請求項１において、 前記ダミーパターンは、導電性を有し、 前記ダミーパターンの電位は、固定されている、半導体
   装置。
3. 【請求項３】 半導体装置であって、 層間絶縁層、配線層およびダミーパターンを備え、 前記ダミーパターンは、前記層間絶縁層を平坦化し、 前記ダミーパターンは、前記配線層の近傍に位置し、 前記ダミーパターンの電位は、固定されている、半導体
   装置。
4. 【請求項４】 請求項２または３において、 前記ダミーパターンの電位は、接地電位である、半導体
   装置。
5. 【請求項５】 請求項２または３において、 前記ダミーパターンの電位は、電源電位である、半導体
   装置。
6. 【請求項６】 請求項２または３において、 前記ダミーパターンの電位は、接地電位および電源電位
   以外の電位である、半導体装置。
7. 【請求項７】 請求項２または３において、 前記ダミーパターンは、複数あり、 前記ダミーパターンの少なくとも一つの電位は、他の前
   記ダミーパターンの電位と異なる、半導体装置。
8. 【請求項８】 請求項１〜７のいづれかにおいて、 前記ダミーパターンは、第１ダミーパターンおよび第２
   ダミーパターンを含み、 前記配線層は、前記第１ダミーパターンと前記第２ダミ
   ーパターンとの間に配置されており、 前記第１ダミーパターンは、前記配線層の一方側に配置
   されており、 前記第２ダミーパターンは、前記配線層の他方側に配置
   されている、半導体装置。
9. 【請求項９】 請求項１〜７のいづれかにおいて、 前記ダミーパターンは、第１ダミーパターンおよび第２
   ダミーパターンを含み、 前記配線層は、前記第１ダミーパターンと前記第２ダミ
   ーパターンとの間に配置されており、 前記第１ダミーパターンは、前記配線層の上方に配置さ
   れており、 前記第２ダミーパターンは、前記配線層の下方に配置さ
   れている、半導体装置。
10. 【請求項１０】 請求項１〜７のいづれかにおいて、 前記ダミーパターンは、第１ダミーパターン、第２ダミ
    ーパターンおよび第３ダミーパターンを含み、 前記第１ダミーパターンは、前記配線層の一方側に配置
    されており、 前記第２ダミーパターンは、前記配線層の他方側に配置
    されており、 前記第３ダミーパターンは、前記配線層の上方および／
    または前記配線層の下方に配置されている、半導体装
    置。
11. 【請求項１１】 請求項１〜７のいづれかにおいて、、 前記ダミーパターンは、第１ダミーパターン、第２ダミ
    ーパターンおよび第３ダミーパターンを含み、 前記第１ダミーパターンは、前記配線層の上方に配置さ
    れており、 前記第２ダミーパターンは、前記配線層の下方に配置さ
    れており、 前記第３ダミーパターンは、前記配線層の一方側および
    ／または前記配線層の他方側に配置されている、半導体
    装置。
12. 【請求項１２】 請求項１〜７のいづれかにおいて、 前記配線層は、前記ダミーパターンにより囲まれてい
    る、半導体装置。
13. 【請求項１３】 請求項１〜７のいづれかにおいて、 前記配線層は、前記ダミーパターンにより覆われてい
    る、半導体装置。
14. 【請求項１４】 請求項１〜１３のいづれかにおいて、 他の層間絶縁層を備え、 前記配線層は、複数あり、 前記配線層は、前記他の層間絶縁層の表面に配置されて
    いる、半導体装置。
15. 【請求項１５】 請求項１４において、 前記他の層間絶縁層の表面には、前記配線層が密となっ
    ている領域と、前記配線層が疎となっている領域とがあ
    り、 前記ダミーパターンは、前記配線層が疎となっている領
    域に配置される、半導体装置。
16. 【請求項１６】 請求項１４または１５において、 前記ダミーパターンは、前記他の層間絶縁層の表面のう
    ち、前記配線層間の領域に配置される、半導体装置。
17. 【請求項１７】 請求項１４〜１６のいづれかにおい
    て、 前記ダミーパターンは、前記他の層間絶縁層の表面のう
    ち、前記配線層が配置されないデッドスペースに配置さ
    れる、半導体装置。
18. 【請求項１８】 請求項１〜１７のいづれかにおいて、 前記ダミーパターンの材料は、前記配線層の材料と同じ
    である、半導体装置。
19. 【請求項１９】 請求項１８において、 前記ダミーパターンは、前記配線層と同じ層に配置され
    ており、 前記ダミーパターンは、前記配線層と同一工程で形成さ
    れた層である、半導体装置。
20. 【請求項２０】 請求項１〜１７のいづれかにおいて、 前記ダミーパターンの材料は、前記配線層の材料と異な
    る、半導体装置。
21. 【請求項２１】 請求項１〜２０のいづれかにおいて、 前記ダミーパターンの材料は、ポリシリコン、アルミニ
    ウム、アルミニウム合金、銅、銅合金およびＴｉＮのう
    ち、少なくともいずれか一つを含む、半導体装置。
22. 【請求項２２】 請求項１〜２１のいづれかにおいて、 前記配線層は、自動配線設計におけるグリッドの延びる
    方向に沿って配置されており、 前記ダミーパターンは、前記配線層が配置されていない
    領域におけるグリッドの延びる方向に沿って配置されて
    いる、半導体装置。
23. 【請求項２３】 請求項１〜２２のいづれかにおいて、 前記ダミーパターンは、ゲートアレイの配線層、ＡＳＩ
    Ｃの配線層、メモリの上層配線層およびドライバの配線
    層のうち、少なくともいずれか一つが形成される層に配
    置される、半導体装置。
24. 【請求項２４】 請求項１〜２３のいづれかにおいて、 前記配線層は、多層配線に含まれる、半導体装置。
25. 【請求項２５】 請求項１〜２４のいづれかにおいて、 パッド電極を備え、 前記パッド電極は、前記ダミーパターンと接続されてい
    る、半導体装置。
26. 【請求項２６】 層間絶縁層、配線層および前記層間絶
    縁層を平坦化するためのダミーパターンを備えた半導体
    装置の製造方法であって、 導電層を形成する工程と、 前記導電層をパターンニングすることにより、前記配線
    層および前記ダミーパターンを形成する工程と、 前記配線層上および前記ダミーパターン上に、前記層間
    絶縁層を形成する工程と、 前記ダミーパターンと接続するパッド電極を形成する工
    程と、 を備えた半導体装置の製造方法。
27. 【請求項２７】 請求項２６において、 前記配線層および前記ダミーパターンの形成工程は、第
    １ダミーパターンと第２ダミーパターンとの間に、前記
    配線層が位置するように、前記導電層をパターンニング
    する工程を含む、半導体装置の製造方法。
28. 【請求項２８】 配線層、第１層間絶縁層、第２層間絶
    縁層および前記第２層間絶縁層を平坦化するためのダミ
    ーパターンを備えた半導体装置の製造方法であって、 前記配線層を形成する工程と、 前記配線層上に前記第１層間絶縁層を形成する工程と、 前記配線層の上方に位置するように、前記第１層間絶縁
    層上に前記ダミーパターンを形成する工程と、 前記ダミーパターン上に、前記第２層間絶縁層を形成す
    る工程と、 前記ダミーパターンと接続するパッド電極を形成する工
    程と、 を備えた半導体装置の製造方法。
29. 【請求項２９】 請求項２８において、 前記配線層の形成工程前に、他のダミーパターンを形成
    する工程と、前記他のダミーパターン上に第３層間絶縁
    層を形成する工程と、を含み、 前記配線層の形成工程は、前記他のダミーパターンの上
    方に位置するように、前記第３層間絶縁層上に前記配線
    層を形成する工程を含み、 前記他のダミーパターンと接続する他のパッド電極を形
    成する工程を備えた半導体装置の製造方法。