JPH07297183A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH07297183A JPH07297183A JP9042194A JP9042194A JPH07297183A JP H07297183 A JPH07297183 A JP H07297183A JP 9042194 A JP9042194 A JP 9042194A JP 9042194 A JP9042194 A JP 9042194A JP H07297183 A JPH07297183 A JP H07297183A
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- JP
- Japan
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- layer
- conductive wiring
- conductive
- wiring layer
- insulating film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 電気抵抗が小さく多層配線が容易な導電性配
線層を有する半導体装置の製造方法を提供することを目
的とする。 【構成】 本発明では、半導体基板２０上に形成された
絶縁層２２上に配線溝を形成する工程と、配線溝が形成
された絶縁層２２上に絶縁膜２１を形成する工程と、絶
縁膜２１上に導電性配線層２３を形成する工程と、配線
溝を埋め込むように導電性配線層２３上に平坦化層２４
を形成する工程と、平坦化層２４及び導電性配線層２３
を、ポリッシングにより、配線溝以外に形成された絶縁
膜２１が露出するまで除去し、導電性配線層２３を配線
溝に残存形成する工程とを具備する。
線層を有する半導体装置の製造方法を提供することを目
的とする。 【構成】 本発明では、半導体基板２０上に形成された
絶縁層２２上に配線溝を形成する工程と、配線溝が形成
された絶縁層２２上に絶縁膜２１を形成する工程と、絶
縁膜２１上に導電性配線層２３を形成する工程と、配線
溝を埋め込むように導電性配線層２３上に平坦化層２４
を形成する工程と、平坦化層２４及び導電性配線層２３
を、ポリッシングにより、配線溝以外に形成された絶縁
膜２１が露出するまで除去し、導電性配線層２３を配線
溝に残存形成する工程とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の多層配線技
術に関するもので、特に導電性配線層の平坦化に使用さ
れるものである。
術に関するもので、特に導電性配線層の平坦化に使用さ
れるものである。
【０００２】
【従来の技術】ＩＣの集積度を向上させるために、トラ
ンジスタの電気信号を入出力する導電性配線層を多層配
線する技術がある。ＩＣに集積するトランジスタ数の増
加に伴い、導電性配線層は絶縁層を介して平面的にまた
立体的に形成する。この導電性配線層は、絶縁層に形成
された配線溝に埋め込むことにより形成する。この絶縁
層を多重形成することにより多層配線を実現している。
複雑に入り組んだ導電性配線層においては、合流して大
電流を通電する場合がある。この時、導電性配線層の電
気抵抗を小さくするために、導電性配線層の断面積を大
きくしなければならない。そのためには、アスペクト比
の小さい配線溝を形成し、導電性配線層をその配線溝が
完全に埋まるように形成する必要がある。また導電性配
線層の表面は、その上に絶縁層や導電性配線層を形成し
やすいように平坦化するのが好ましい。
ンジスタの電気信号を入出力する導電性配線層を多層配
線する技術がある。ＩＣに集積するトランジスタ数の増
加に伴い、導電性配線層は絶縁層を介して平面的にまた
立体的に形成する。この導電性配線層は、絶縁層に形成
された配線溝に埋め込むことにより形成する。この絶縁
層を多重形成することにより多層配線を実現している。
複雑に入り組んだ導電性配線層においては、合流して大
電流を通電する場合がある。この時、導電性配線層の電
気抵抗を小さくするために、導電性配線層の断面積を大
きくしなければならない。そのためには、アスペクト比
の小さい配線溝を形成し、導電性配線層をその配線溝が
完全に埋まるように形成する必要がある。また導電性配
線層の表面は、その上に絶縁層や導電性配線層を形成し
やすいように平坦化するのが好ましい。
【０００３】従来の半導体装置の製造方法を、図２の
（ａ）〜（ｃ）を用いて説明する。 （ａ）は絶縁膜１１を形成する工程で、まず始めに、半
導体基板１０上の絶縁層１２中の配線を設けたい場所に
配線溝を形成し、後のポリッシング工程時のストッパ−
として絶縁膜１１を絶縁層１２表面に形成する。
（ａ）〜（ｃ）を用いて説明する。 （ａ）は絶縁膜１１を形成する工程で、まず始めに、半
導体基板１０上の絶縁層１２中の配線を設けたい場所に
配線溝を形成し、後のポリッシング工程時のストッパ−
として絶縁膜１１を絶縁層１２表面に形成する。
【０００４】（ｂ）は導電性配線層１３を形成する工程
で、絶縁膜１１上に導電性配線層１３をスパッタにより
形成し、高温メルト法やレ−ザ−メルト方式でカバレジ
を改善する。
で、絶縁膜１１上に導電性配線層１３をスパッタにより
形成し、高温メルト法やレ−ザ−メルト方式でカバレジ
を改善する。
【０００５】（ｃ）は導電性配線層１３表面を平坦化す
る工程で、導電性配線層１３を絶縁膜１１が露出するま
でポリッシングすることにより、配線溝のみに導電性配
線層１３を残存形成すると同時にその表面を平坦化す
る。通常、ポリッシングには研磨板に取り付けられた研
磨布と研磨粉を用い、導電性配線層１３上に研磨粉を撒
きながら研磨布を接触回転させ研磨を行う。
る工程で、導電性配線層１３を絶縁膜１１が露出するま
でポリッシングすることにより、配線溝のみに導電性配
線層１３を残存形成すると同時にその表面を平坦化す
る。通常、ポリッシングには研磨板に取り付けられた研
磨布と研磨粉を用い、導電性配線層１３上に研磨粉を撒
きながら研磨布を接触回転させ研磨を行う。
【０００６】このようにして配線溝に導電性配線層１３
を形成する。ところが、この方法だとアスペクト比の小
さい配線溝においては、導電性配線層１３を配線溝底面
の角部にしか残存形成させることができない。このよう
な傾向は、研磨板や研磨布の弾性力および研磨材の種類
によって異なるが、配線溝のアスペクト比が小さくなる
と、全く残存形成させることができない場合がある。こ
のことは配線または電極の形成に致命的なことである。
を形成する。ところが、この方法だとアスペクト比の小
さい配線溝においては、導電性配線層１３を配線溝底面
の角部にしか残存形成させることができない。このよう
な傾向は、研磨板や研磨布の弾性力および研磨材の種類
によって異なるが、配線溝のアスペクト比が小さくなる
と、全く残存形成させることができない場合がある。こ
のことは配線または電極の形成に致命的なことである。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の製造方法においては、アスペクト比の小さい配線溝に
導電性配線層を形成する場合に、ポリッシング工程で配
線溝内の導電性配線層が殆ど除去され、その結果、導電
性配線層の断面積が減少し電気抵抗が増大していた。ま
たその表面は平坦でないため多層配線が困難であった。
本発明は、このような欠点を除去し、電気抵抗が小さく
多層配線が容易な導電性配線層を有する半導体装置とそ
の製造方法を提供することを目的とする。
の製造方法においては、アスペクト比の小さい配線溝に
導電性配線層を形成する場合に、ポリッシング工程で配
線溝内の導電性配線層が殆ど除去され、その結果、導電
性配線層の断面積が減少し電気抵抗が増大していた。ま
たその表面は平坦でないため多層配線が困難であった。
本発明は、このような欠点を除去し、電気抵抗が小さく
多層配線が容易な導電性配線層を有する半導体装置とそ
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板２０上に形成された絶縁層
２２上に配線溝を形成する工程と、配線溝が形成された
絶縁層２２上に絶縁膜２１を形成する工程と、絶縁膜２
１上に導電性配線層２３を形成する工程と、配線溝を埋
め込むように導電性配線層２３上に平坦化層２４を形成
する工程と、平坦化層２４及び導電性配線層２３を、ポ
リッシングにより、配線溝以外に形成された絶縁膜２１
が露出するまで除去し、導電性配線層２３を配線溝に残
存形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。
に、本発明では、半導体基板２０上に形成された絶縁層
２２上に配線溝を形成する工程と、配線溝が形成された
絶縁層２２上に絶縁膜２１を形成する工程と、絶縁膜２
１上に導電性配線層２３を形成する工程と、配線溝を埋
め込むように導電性配線層２３上に平坦化層２４を形成
する工程と、平坦化層２４及び導電性配線層２３を、ポ
リッシングにより、配線溝以外に形成された絶縁膜２１
が露出するまで除去し、導電性配線層２３を配線溝に残
存形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。
【０００９】
【作用】本発明で提供する半導体装置の製造方法を用い
ると、配線溝のアスペクト比に依存せず導電性配線層を
形成することができる。その結果、導電性配線溝は配線
溝のほぼ全面に形成され、その断面積が大きくなり電気
抵抗が小さくなる。また、導電性配線層表面を平坦化す
ることができ多層配線が容易となる。
ると、配線溝のアスペクト比に依存せず導電性配線層を
形成することができる。その結果、導電性配線溝は配線
溝のほぼ全面に形成され、その断面積が大きくなり電気
抵抗が小さくなる。また、導電性配線層表面を平坦化す
ることができ多層配線が容易となる。
【００１０】
【実施例】本発明の実施例を図面を参照して説明する。
図１の（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を、工程順に示したものである。
図１の（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を、工程順に示したものである。
【００１１】（ａ）は絶縁膜２１を形成する工程で、先
ず半導体基板２０上に形成された絶縁層２２中におい
て、配線を設けたい場所にリアクティブイオンエッチン
グ（Reactive Ion Etching）により配線溝を形成し、そ
の上に後のポリッシング時のストッパ−として絶縁膜２
１を形成する。この絶縁膜２１には窒化膜を用いると良
い。
ず半導体基板２０上に形成された絶縁層２２中におい
て、配線を設けたい場所にリアクティブイオンエッチン
グ（Reactive Ion Etching）により配線溝を形成し、そ
の上に後のポリッシング時のストッパ−として絶縁膜２
１を形成する。この絶縁膜２１には窒化膜を用いると良
い。
【００１２】（ｂ）は導電性配線層２３を形成する工程
で、絶縁膜２１上に導電性配線層２３をスパッタにより
形成し、高温メルト法やレ−ザ−メルト方式でカバレジ
を改善する。
で、絶縁膜２１上に導電性配線層２３をスパッタにより
形成し、高温メルト法やレ−ザ−メルト方式でカバレジ
を改善する。
【００１３】（ｃ）は平坦化層２４を形成する工程で、
平坦化層２４にＳＯＧを選んだ場合は、導電性配線層２
３上にＳＯＧを塗布し、４５０℃に加熱し硬化させる。
他の材料として銅、アルミ、金、半田、ニッケル、チタ
ンを選ぶ場合はスパッタやＣＶＤによって形成する。
平坦化層２４にＳＯＧを選んだ場合は、導電性配線層２
３上にＳＯＧを塗布し、４５０℃に加熱し硬化させる。
他の材料として銅、アルミ、金、半田、ニッケル、チタ
ンを選ぶ場合はスパッタやＣＶＤによって形成する。
【００１４】（ｄ）は平坦化層２４を平坦化する工程
で、導電性配線層２３と平坦化層２４をポリッシングす
ることにより、配線溝のみに導電性配線層２３と平坦化
層２４を残存形成する。この時、平坦化層２４は導電性
配線層２３上に形成されており、その表面は絶縁膜２１
の表面と、半導体基板２０からの距離においてほぼ同じ
高さである。また導電性配線層２３上に残存形成した平
坦化層２４は、平坦化層２４が絶縁性材料であれば多層
配線時の層間絶縁膜として機能し、導電性材料であれば
導電性配線層として機能する。従って、平坦化層２４は
残存形成しても電気的に差支えない。
で、導電性配線層２３と平坦化層２４をポリッシングす
ることにより、配線溝のみに導電性配線層２３と平坦化
層２４を残存形成する。この時、平坦化層２４は導電性
配線層２３上に形成されており、その表面は絶縁膜２１
の表面と、半導体基板２０からの距離においてほぼ同じ
高さである。また導電性配線層２３上に残存形成した平
坦化層２４は、平坦化層２４が絶縁性材料であれば多層
配線時の層間絶縁膜として機能し、導電性材料であれば
導電性配線層として機能する。従って、平坦化層２４は
残存形成しても電気的に差支えない。
【００１５】ところで、ポリッシングの際にはポリッシ
ングレ−トを考慮しなければならない。ポリッシングレ
−トに差がありすぎると、平坦化するどころかポリッシ
ングによってより大きな凹凸ができてしまい、平坦化に
著しい悪影響を及ぼす。導電性配線層２３と平坦化層２
４のポリッシングレ−トをそれぞれＰｒ１、Ｐｒ２とし
て、これらの比を選択比として次のように定義した場
合、 選択比＝Ｐｒ１／Ｐｒ２ この選択比が０．５以上２．０以下であれば、平坦化に
効果的である。
ングレ−トを考慮しなければならない。ポリッシングレ
−トに差がありすぎると、平坦化するどころかポリッシ
ングによってより大きな凹凸ができてしまい、平坦化に
著しい悪影響を及ぼす。導電性配線層２３と平坦化層２
４のポリッシングレ−トをそれぞれＰｒ１、Ｐｒ２とし
て、これらの比を選択比として次のように定義した場
合、 選択比＝Ｐｒ１／Ｐｒ２ この選択比が０．５以上２．０以下であれば、平坦化に
効果的である。
【００１６】
【発明の効果】本発明を用いると、電気抵抗が小さく多
層配線が容易な導電性配線層を有する半導体装置の製造
方法を提供することができる。
層配線が容易な導電性配線層を有する半導体装置の製造
方法を提供することができる。
【図１】本発明の実施例を示した半導体装置の製造工程
断面図。
断面図。
【図２】従来の半導体装置の製造工程断面図
１０、２０ 半導体基板 １１、２１ 絶縁膜 １２、２２ 絶縁層 １３、２３ 導電性配線層 ２４ 平坦化層
Claims (3)
- 【請求項１】 半導体基板上に形成された絶縁層上に配
線溝を形成する工程と、 前記配線溝が形成された前記
絶縁層上に絶縁膜を形成する工程と、 前記絶縁膜上に導電性配線層を形成する工程と、 前記配線溝を埋め込むように前記導電性配線層上に平坦
化層を形成する工程と、 前記平坦化層及び前記導電性
配線層を、ポリッシングにより、配線溝以外に形成され
た前記絶縁膜が露出するまで除去し、前記導電性配線層
を配線溝に残存形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記平坦化層は塗布により形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ポリッシングによる前記導電性配線
層及び前記平坦化層のポリッシングレ−トをそれぞれＰ
ｒ１、Ｐｒ２とすると、０．５≦Ｐｒ１／Ｐｒ２≦２．
０であることを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9042194A JPH07297183A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9042194A JPH07297183A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297183A true JPH07297183A (ja) | 1995-11-10 |
Family
ID=13998144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9042194A Pending JPH07297183A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297183A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306912A (ja) * | 1999-04-23 | 2000-11-02 | Ulvac Japan Ltd | 金属薄膜形成法 |
| US6184143B1 (en) | 1997-09-08 | 2001-02-06 | Hitachi, Ltd. | Semiconductor integrated circuit device and fabrication process thereof |
| KR100745075B1 (ko) * | 2001-06-25 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 장치의 랜딩플러그 콘택 형성 방법 |
| JP2008258187A (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
| KR20180120579A (ko) * | 2017-04-27 | 2018-11-06 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 |
-
1994
- 1994-04-28 JP JP9042194A patent/JPH07297183A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184143B1 (en) | 1997-09-08 | 2001-02-06 | Hitachi, Ltd. | Semiconductor integrated circuit device and fabrication process thereof |
| US6403459B1 (en) | 1997-09-08 | 2002-06-11 | Hitachi, Ltd. | Fabrication process of semiconductor integrated circuit device |
| US6730590B2 (en) | 1997-09-08 | 2004-05-04 | Renesas Technology Corp. | Semiconductor integrated circuit device and fabrication process thereof |
| JP2000306912A (ja) * | 1999-04-23 | 2000-11-02 | Ulvac Japan Ltd | 金属薄膜形成法 |
| KR100745075B1 (ko) * | 2001-06-25 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 장치의 랜딩플러그 콘택 형성 방법 |
| JP2008258187A (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
| KR20180120579A (ko) * | 2017-04-27 | 2018-11-06 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 |
| CN108807142A (zh) * | 2017-04-27 | 2018-11-13 | 株式会社日立国际电气 | 半导体器件的制造方法、衬底处理装置及记录介质 |
| JP2018186226A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体 |
| US11037823B2 (en) | 2017-04-27 | 2021-06-15 | Kokusai Electric Corporation | Method of manufacturing semiconductor device |
| CN108807142B (zh) * | 2017-04-27 | 2023-09-22 | 株式会社国际电气 | 半导体器件的制造方法、衬底处理装置及记录介质 |
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