JP4642471B2

JP4642471B2 - 無関係な導電トレースを有する多層集積回路

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Publication number: JP4642471B2
Application number: JP2004546897A
Authority: JP
Inventors: ピーボウクス，ジェイムズ; チョウ，ラップ−ワイ; エム，ジュニアクラーク，ウィリアム; オウヤン，ポール
Original assignee: HRL Laboratories LLC
Current assignee: HRL Laboratories LLC
Priority date: 2002-10-21
Filing date: 2003-10-16
Publication date: 2011-03-02
Anticipated expiration: 2023-10-16
Also published as: TWI326485B; WO2004038800A3; AU2003284270A1; US6924552B2; TW200418162A; GB2411293B; GB2411293A; GB0510347D0; TW201023329A; AU2003284270A8; US20040119165A1; WO2004038800A2; TWI327368B; JP2006517053A

Description

本発明は、ディジタル集積回路のリバースエンジニアリングの防止及び／又は抑制に関する。特に、本発明は、リバースエンジニアを拒否するために系統外導電性トレース又はラインを有する多層集積回路と、系統外導電性トレース又はラインを生成する段階を有する多層集積回路を製造するプロセスと、多層集積回路をデザインする方法とに関する。

今日の集積回路は、回路ブロック、ロジックブロック又はメモリブロック等のブロック間の、又は、ときどき、単一ブロック内のトランジスタ間の金属線により、Ｉ／Ｏポートに信号がルーティングされるように、構成されている。高密度化のために、２つ以上の金属層が用いられ、例えば、堆積された酸化物又は低いｋの誘電体材料により、２つ又はそれ以上の層は分離されている。これらの金属線は、回路を平面図的にみるとき、しばしば、クロスハッチングの外観を有している。

図１は、従来技術における、異なる層における金属トレース間の接続を示している。金属トレース１及び２は上層又は第１層に位置する一方、金属とレース３は下層又は第２層に位置する。トレース１とトレース２との間の電気的経路が、金属で満たされた導電性ビアホール４、５により生成される。ビアホール４、５は、上層と下層との間の中間層内に位置する。ビアホール４、５を有する中間層は、通常、酸化物又は低いｋの誘電体材料から成り、典型的には１μｍの膜厚である。上層、中間層及び下層については、明確化のために図示していない。

図２は、図１に示している従来技術の模式的平面図を示している。

典型的には、特定の金属層により生成された線は、所謂、ルーティングチャネル又は配線チャネルに沿って平行にルーティングされる。通常、ルーティングチャネルは満たされていない。集積回路は可変数の金属層を有することができ、全ての場合、固定数がない。

半導体集積回路に関するデザイン、開発及び製造努力は、益々小型化する電子回路を含む複雑な構造、プロセス及び製造技術についての理解を含む。そのような理解を達成するため及びそのような集積回路の成功したデザイン、開発及び製造を確立するための努力には、高度に熟達した専門家の多くのマンアワー（ｍａｎ−ｈｏｕｒｓ）と多額の費用とを必要とする。

他方、費用の掛かるマンアワーと他の大幅な費用とを回避するために、一部の開発者は、リバースエンジニアリングの手法を使い、既存のデバイスを分解して、徹底的に調べ、又は、続く複製のために結果として得られる集積回路の物理的構造を判定するために検査する。このようなリバースエンジニアリングは、典型的には、主に、回路のプレーナ光学画像を得ることに依存し、本質的には、典型的なプロダクト開発努力をバイパスするように企て、競争力のあるプロダクトを研究し、複製することにより費用削減する。

半導体集積回路のリバースエンジニアリングを回避するために、種々の方法を利用することができる。例えば、本発明の発明者の一部は、トランジスタのアクティブ領域間の標準的金属接続及び接触が半導体基板中に埋め込まれていることを記載している、米国特許第５，７８３，８４６号明細書、米国特許第５，９７３，３７５号明細書及び米国特許第６，１１７，７６２号明細書において教示されている概念を開発してきた。これらの隠された相互接続は、典型的には、基板に最も近い金属層にある金属相互接続の良好な一部を置き換えるために利用される。これらの隠された相互接続を使用することにより、金属パターンの外観検査はもはや十分でないため、リバースエンジリングが著しく複雑になり、それ故、エッチングして削ることにより、基板の方に向かって各々の層を注意深く記録することが必要になる。更に、処理最小フィーチャサイズの範囲内の分解能に対して、ｎ型対ｐ型注入を分離するために選択可能であるエッチャント染色が必要とされる。

これらの技術の組み合わせは、リバースエンジニアは、各々のトランジスタ及びそれらの接続についての注意深い解析と、中程度の複雑さの集積回路に対してさえ、文字通り膨大な数の段階の処理とを行わなければならないことを意味している。このようなことが、実際に、リバースエンジニアにとって必要になる場合、タスクは多くの時間とコストを必要とするものとなる。その結果、リバースエンジニアは、回路全体に亘って同様の回路ブロックの外観を識別し、カタログ化し、設定するデータベースにロードすることができる、反復するトリックパターンを見つける処理を自動化する方法を探そうとする。
米国特許第５，７８３，８４６Ａ号明細書米国特許第５，８６６，９３３Ａ号明細書米国特許第５，９７３，３７５Ａ号明細書米国特許第６，１１７，７６２Ａ号明細書米国特許第６，２０７，４７９Ｂ１号明細書米国特許第６，４１３，８４７Ｂ１号明細書米国特許第６，５２８，８８５Ｂ１号明細書米国特許出願第２００２／００２４１４８Ａ１号明細書米国特許出願第２００２／００７９５６４Ａ１号明細書欧州特許出願第１，１９３，７５８Ａ１号明細書日本特許出願第２００１−２８４３５７号明細書国際公開第ＷＯ０２／４３１４７Ａ１号パンフレット欧州特許出願第０，３７８，３０６Ａ号明細書欧州特許出願第０，７６４，９８５Ａ号明細書米国特許第５，３４５，１０５Ａ号明細書米国特許第５，８６１，６５２Ａ号明細書国際公開第ＷＯ９９／１６１３１Ａ号パンフレット米国特許第４，４３４，３６１Ａ号明細書国際公開第ＷＯ００／２８３９９Ａ号パンフレット米国特許第６，１３７，３１８Ａ号明細書米国特許第６，０１４，０５２Ａ号明細書米国特許第５，９９８，８５８Ａ号明細書欧州特許出願第０，９４８，０５２Ａ号明細書国際公開第ＷＯ９８／５７３７３Ａ号パンフレット米国特許第５，９３０，６６３Ａ号明細書米国特許第５，３３６，６２４Ａ号明細書

本発明は、そのような自動化技術全ての阻止を図るものである。これは、静電圧において又はクロック電圧においてさえ現れるが、回路の動作機能には決して接続されない、本物の配線トレースのように見えるものを用いて、相互接続導体層ルーティングチャネルを補うことにより達成される。これらの無関係な導電性トレースの位置決めは、類似する回路ブロック内で反復しない擬似ランダムであり、それ故、リバースエンジニアが自動プロトコルを諦め、望ましくは、又、全体的なリバースエンジニアリングアクティビティを諦めざるを得ないようにする。

第１の特徴に従って、多層集積回路であって：集積回路の構成要素間で電気信号を搬送するための上部導電線を有する上部導電層と；集積回路の構成要素間で電気信号を搬送するための下部導電線を有する下部導電層と；上部導電線を下部導電線と電気的に接続する導電性ビアホールを有する中間層と；を有する多層集積回路であり、上部導電線と下部導電線との間の少なくとも１つの線は無関係な導電線であり；少なくとも１つの無関係な導電線は上部導電線及び下部導電線の材料と同じ材料から成り；少なくとも１つの無関係な導電線はその集積回路の動作に不必要な機能を実行する、多層集積回路を提供する。

第２の特徴に従って、多層集積回路を製造するプロセスであって：集積回路の構成要素間で電気信号を搬送するための上部導電線を有する上部導電線を生成する段階と；集積回路の構成要素間で電気信号を搬送するための下部導電線を有する下部導電線を生成する段階と；上部導電線を下部導電線と電気的に接続する導電性ビアホールを有する中間層を生成する段階と；上部導電線と下部導電線との間の少なくとも１つの導電層において無関係な導電線を生成する段階と；から構成されるプロセスであり、無関係な導電線は上部導電線と下部導電線の材料と同じ材料から成り、無関係な導電線は集積回路の動作に不必要な機能を実行する、プロセスを提供する。

第３の特徴に従って、電気信号の送信のための機能性導電線と無関係な導電線とから構成される多層電気回路をデザインするための方法であって、デザインされる多層回路は対応する三次元多層電気回路を製造するために適切である、方法であり：電気回路の構成要素間で電気信号を搬送するための第１層機能性導電線を有する第１導電層の表現を与える段階と；電気回路の構成要素間で電気信号を搬送するための第２層機能性導電線を有する第２導電層の表現を与える段階と；第１層導電線を第２層導電線と電気的に接続する機能性ビアホールの表現を与える段階と；第１層導電線と第２層導電線との間の少なくとも１つの層において挿入される無関係な導電線の表現を与える段階と；を有する方法を提供する。

第４の特徴に従って、電気回路を製造するプロセスであって：電気回路の構成要素間で電気信号を搬送するための機能性導電線を与える段階と；機能性導電線の電気接続のための機能性ビアホールを与える段階と；無関係な導電線を与える段階であって、無関係な導電線は電気回路の動作に不必要な機能を実行する、段階と；無関係な導電線の電気接続のための無関係なビアホールを与える段階と；を有するプロセスを提供する。

本発明においては、無関係な導電線又はトレースはリバースエンジニアを混乱させるためにルーティングチャネルにおいて備えられる。無関係な導電線は、所定のトランジスタのアクティブ領域において始まり又は終わることが可能である。しかしながら、それらの無関係な導電線は、いずれにも繋がっていないか又は、集積回路の動作に必要ないずれの機能も実行しない。無関係な導電線は、トランジスタ、アクティブ領域、電源等の間の本当の接続のように見えるが、実際には、そうではない。代替として、それらの無関係な導電線が信号により“アクティブ”である場合、その信号は、回路の一部でない又は回路の基本的機能に寄与していないが、もっともらしいものである。例えば、無関係な導電線は、回路のいずれの部分に結合することなく、浮遊させることが可能である。代替として、無関係な導電線は、アース又は電源に、若しくは、回路の一部の機能部分により電圧が変化するトランジスタに結合されることが可能である。

今日の最新式のＣＭＯＳプロセス（約０．２５μｍの最小フィーチャサイズ又はそれ以下のサイズ）においては、回路の層を平坦化するために化学的機械研磨法（ＣＭＰ）を利用する。これらのプロセスの間、集積回路の製造においては又、所定の金属層の上のエチング／研磨は固体金属の‘フロント’において終了するように、金属のランダムビットで配線チャネルにメタルフィルを生成する。しかしながら、配線チャネルにおけるメタルフィルは、典型的には、小さい矩形形状である。リバースエンジニアから逃れるために、ランダム金属部分を、ビアを有する通常の導電性金属トレースのようにみえるようにすることに対して注意が払われない。

本発明は、例えば、ＣＭＯＳの対、バイポーラ回路又はＩＩＩ−Ｖ族化合物半導体材料から成る回路から構成される集積回路の広い範囲に適用することができる。

本発明の教示するところに基づいて、当業者は、ルーティングチャネルにおける無関係な導電線がリバースエンジニアのタスクを複雑化させることを認識するであろう。一部の場合、無関係な導電線は、回路がアクティブにされるとき、無関係な導電線が一定電圧に保たれるように、その線がアクティブ領域に対して一つのポイントで接続されることが可能である。他の場合、無関係な導電線は、アクティブ領域又は電圧に接続されるポイントを有することなく、まさに浮遊状態であることが可能である。更に、リバースエンジニアを混乱させ、集積回路の全く不必要な部分の詳細な解析を強いるように、無関係な導電線をトランジスタに接続し、特定信号を搬送することが可能である。本発明に従った無関係な導電トレースは、ビアを使用することにより１つの層を他の層と接続する通常の導電トレースのように見え、それ故、リバースエンジニアは、金属線が機能性であるか又はそうでないかを判定するために多くの段階を要して、ビアを判定し、線を調べなければならない。好適には、ルーティングチャネルにおける残りの空間の全て又は殆どの部分は無関係な導電トレースで満たされる。

本発明に従った技術が用いられるとき、ＶＣＳＥＭ（ＶｏｌｔａｇｅＣｏｎｔｒａｓｔＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ）による回路解析及び回路機能性を自動的に決定するために利用される他の技術は尚一層困難になる。

本発明の明細書の全体を通して、用語‘トレース’及び‘線’は交換可能であるとして用いる事とする。

図３は、本発明の第１実施形態を示しており、この図において、機能性導電トレース又は線１及び２が、上層又は第１層において示されており、機能性導電線３が下層又は第２層において示されている。付加的な無関係な導電層１１、１２が上層に位置付けられ、付加的な無関係な導電層１３が下層において生成されている。図３の無関係な導電トレースは、明確化のみのために、機能性導電トレースとは異なる陰影が付けられている。図３に示している実施形態の実際の実施においては、無関係なトレースのために用いられる材料及び寸法は、実際の機能性トレースのために用いられる材料及び寸法と同じである。トレース１、２、１１及び１２は、上部ルーティングチャネルＵにおいて位置付けられている。トレース３及び１３は下部ルーティングチャネルＬにおいて位置付けられている。図３は又、中間層内に位置付けられた付加的なビアホール１４、１５を示している。

図３に示す実施形態においては、トレース１１とトレース１２との間の経路は無関係な経路であり、リバースエンジニアの作業にとって重荷になるように意図して設計されたものである。それ故、リバースエンジニアは、トレース１１とトレース１２との間の経路は、トレース１１、１２及び１３並びにビアホール１４及び１５が存在するものとして電気的目的を有していると捉えるであろう。導電線を注意深く調べ、それらが回路の機能に関っていないことを判定することによってのみ、リバースエンジニアはエラーを明らかにすることができる。そういう状況であれば、無関係な導電線がフローティングであり、電源又は接地電圧に接続されていない場合、リバースエンジニアは部分的に支援されることができる。

しかしながら、本発明の好適な実施形態においては、図３に示すように、トレース１１、１２又は１３若しくはそれらの組み合わせは、電源又は接地電圧と若しくは適切に選択されたクロック電圧との接触をなす。無関係な導電線又はトレースが電源又は接地電圧と接触するようにすることにより、リバースエンジニアは、そのような無関係な線が実際の機能性線であると捉えるようになる。

図４は、本発明の第２実施形態を示す図であり、この図においては、機能性導電トレース及び無関係な導電トレースの両方から構成される経路が生成されている。更に具体的には、図４は、機能性上部トレース１、ビアホール４、機能性下部トレース３、ビアホール５、機能性上部トレース２２、ビアホール２６及び機能性下部トレース２７から構成される第１の機能性経路を示している。用語、上部及び下部は、トレースが上層又は下層どちらかそれぞれに位置付けられていることを表している。更に、図４は、無関係な上部とレース１１、ビアホール１４、無関係な下部トレース１３、ビアホール２５、機能性上部トレース２２、ビアホール２６及び機能性下部トレース２７から構成される第２の無関係な経路を示している。トレース１、１１及び２２は上部ルーティングチャネルＵにおいて位置付けられている。トレース３、１３及び２７は下部ルーティングチャネルＬに位置付けられている。

セグメント１１−１４−１３−２５から構成される図４における無関係な経路の接続は、線２２の性質に依存する幾つかの電圧値のいずれかであることが可能である。線２２は接地電圧又は電源電圧に接続されることが可能であり、それ故、それらの電圧は無関係な経路に存在する電圧と同じ電圧と規定される。そういう状況であれば、当業者は、性能を低下させるように無関係な経路が機能性回路に負荷を与えることがないことを保証する種々の方法を認識する。例えば、付加された無関係な経路の寄生負荷は回路速度及び電力消費を種々の程度に変化させるが、典型的には、１０％より小さい。

当業者は、図３及び図４に示された実施形態に類似する実施形態を即座に実施することができるであろう。例えば、無関係なトレースは、上層のみ、下層のみ又は両方の層に備えられることが可能である。更に、前段落の教示するところに従って、当業者は、無関係な経路を回路の幾つかの電圧のいずれかにどのように接続することができるかを理解することができるであろう。

当業者は又、図３及び４に示している実施形態を、３層以上の層を有する層状構造に適用することができることを理解するであろう。例えば、無関係な経路を、３つ又はそれ以上の層に沿って生成することが可能である。

図５及び６は、図３及び４それぞれに示している実施形態の模式的平面図である。図５及び６を参照するに、機能性トレースと無関係なトレースとの間の違いは図において表されてはいない。図５及び６において示している回路のような回路は図２において示している回路のような回路と電気的に等価であることを、リバースエンジニアが理解することは非常に困難であることを注記することは容易である。これは、上で既に説明したように、無関係な経路が回路において電圧と結合されるときに、特に真実である。

集積回路に対する金属充填段階は、通常は、回路が配置された後に設けられる。そのような回路設計はベンダのＣＡＤプログラムに適合しなければならない。上記の対リバースエンジニアリング回路及びプロセスの実施は、ＣＡＤパッケージにおいて設計者により付加的な線をマニュアルで挿入することによりなされる。しかしながら、最新の集積回路における極めて多数のトランジスタ及び配線チャネルのために、この方法を推奨できない。それ故、その実施は、好適には、金属層に導電線又はトレースを付加したＣＡＤソフトウェアにおけるソフトウェアルーチンにより実行される。上で既に説明したように、トレースは電圧に結合され、フローティングにされることが可能である。

通常、機能性トレース及びビアは、自動的コンピュータ制御“配置及び配線（ＰｌａｃｅａｎｄＲｏｕｔｅ）”プロセスにより位置付けられ、接続される。

図７は、２つのそのような典型的なコネクタ、即ち、コネクタ１０１及びコネックタ１０２を示している。コネクタ１０１は、第１レベルに位置付けられたトレース１０３、１０４及び第２レベルに位置付けられたトレース１０５から構成される。トレース１０３はビアホール１０６によりトレース１０５に接続され、トレース１０５はビアホール１０７によりトレース１０４に接続されている。コネクタ１０２は、第１レベルに位置付けられたトレース１０８、１０９と第２レベルに位置付けられたトレース１１０とから構成されている。トレース１０８はビアホール１１１によりトレース１１０に接続され、トレース１１０はビアホール１１２によりトレース１０９に接続されている。簡便性のために、図７は２つの金属層と１つの種類のビアのみを示している。最新式のＡＳＩＣ（特定用途向け集積回路）ＣＡＤ技術は、９つの金属層とこれらの９つの導電層に接続する８つのビアの集合とまで支援することができる。しかしながら、本発明の概念は、いずれの数の層に対しても容易に適用されることができる。通常、特定の導電層は、１つの方向であって、水平方向か又は垂直方向のどちらかにおいて接続をルーティングするための“配置及び配線”プログラムにおいて選択される。図１０においては、下で更に詳細に説明するように、例えば、上層は垂直方向においてルーティングされ、下層は水平方向においてルーティングされている。

第１実施形態に従って、“配置及び配線”ルーチンは、４つの段階であって：１）金属充填；２）金属層のランダム割合の切断；３）無関係なビアの追加；及び、４）どちらかの金属のどちらかの終端にない一部の不所望のビアの削除；の４つの段階から構成される。

段階１：金属充填
空の空間が層群において金属のストリップにより充填され、その充填操作はコンピュータプログラムにより生成される。コンピュータ生成の無関係な導電ストリップの方向は、“配置及び配線”プロセスにおいて規定される特定の導電層各々の方向選択に従う。無関係な導電ストリップは、好適には、ルーティング金属と同じ幅を有する。それらのストリップは、互いから、又、プロセスデザインルールにおいて指定された距離だけ同じ層のルーティング金属から分離している。

図８はこの第１段階の結果を示す図であり、この図において、コネクタ１０１（即ち、１０３−１０６−１０５−１０７−１０４）及びコネクタ（即ち、１０８−１１１−１１０−１１２−１０９）を備える構造は、ここで、更に、第１層における金属の水平方向のストリップ２０１乃至２０６及び第２層における金属の垂直方向のストリップ３０１乃至３１０から構成される。それらの付加的層は、第１層及び第２層においてオリジナルのルーティングを伴わない空間を充填する。

段階２：導電層のランダム割合切断
第２ソフトウェアルーチンは、グリッドサイズに対比して各々の導電トレースの長さを検出する。グリッドは、導電トレースの中心に正確に位置する想像上の線である。グリッドサイズは、この技術のデザインルールにより指定される２つの隣接する導電コネクタの中心から中心までの一意の距離である。全ての機能性金属及び無関係な金属は、好適には、同じグリッドサイズ（幅に隔たりを加えたもの）を有する。それ故、本段階は、リバースエンジニアが回路における異なるパターンを個別化しようとするとき、彼の作業に負担を課す。

導電トレースの長さを検出した後、前の段階において導入された無関係な導電トレースはグリッドサイズに対比して異なるサイズにランダムに切断される。そのランダム性はプログラムにおける擬似ランダム生成サブルーチンにより生成される。このランダム切断の結果として、導電ストリップは、いずれの切断を伴わずに１００％損なわれていないものとすることができ、又は、例えば、オリジナルの長さの３０％及び７０％の２つの部分に若しくは全長の異なる割合を各々が有する更に多くの部分にさえ切断されることができる。例えば、範囲１乃至１０における乱数が生成され、生成される第１乱数が４である場合、オリジナルの長さの４０％が切断される。次いで、続く乱数が生成され、この乱数が７である場合、残りの長さの７０％が切断され、生成される乱数の所定レベルに達するまで、同様に切断される。

図９は、ランダム割合切断の後の、無関係な導電トレースおよび機能性導電トレースの
パターンを示している。

第３段階：無関係なビアの付加
第３のソフトウェアルーチンは、図１０に示すように、上層と下層とが重なり合う全ての位置において、図７のビア１０６、１０７、１１１及び１１２が生成された同じ処理段階を用いて、無関係な接続ビア３５０を生成する。各々のビアは、製造プロセスの要求のために、デザインルールにより規定される標準的サイズを有している。

図１０は、付加的ビアを生成する段階の後の、導電トレース及びビアのパターンを示している。

第４段階：各々の金属線の各々の終端にない一部の不所望のビアの削除
本物のコネクタのように見える無関係な導電トレース及び無関係な接続ビアを生成するために、前の段階で付加された無関係な接続ビアの一部を削除する必要がある。この理由は、殆どの場合、本物のコネクタは、図７に示すように、金属が終端する位置で２つの導電層を接続するビアを有することである。前の段階においては、ビアは、２つの金属の重なり合った範囲全体に亘って位置付けられている。更なるソフトウェアルーチンがこれらの位置付けられているビアの一部を除去するために用いられる。除去の判断はユーザ指定割合により制御される。例としては、８０％が指定されている場合、プログラムは導電トレースの終端において２つのビアを持ち続け、ビアの数字において８０％を削除し、その中間の値にする。

図１１は、導電ストリップの終端において２つのビアの間で充填されたビアの１００％が削除された場合について示している。それ故、残されたビアは導電ストリップの終端におけるビアのみである。

上で説明した第３段階及び第４段階の代替として、無関係な導電線の終端において無関係なビアホールを提供する単一の段階を提供することが可能である。そのような段階においては又、上記の４つの段階の削除ソフトウェアルーチンによりなされる場合と類似して、無関係な導電線の終端において必ずしも位置付けられる必要のないビアホールが提供されることが可能である。

図７乃至１１においては、１つのレベルと他のレベルとの間で区別するために及びオリジナルの金属／ビアと無関係な金属／ビアを区別するために異なるパターンが用いられた。実際のＡＳＩＣにおいては、無関係な金属とオリジナルの金属、無関係なビアとオリジナルのビアは、チップにおいて光学的に区別できない。これについて、図１２に示す。図１２から、機能性コネクタを充填されたコネクタと区別しようとすることは非常に困難であることが明らかである。

図１３は、第１の実施形態の詳細のフローチャートを示しており、この図において、Ｓ０は初期化操作を示し、Ｓ１は第１段階に関連する操作を示し、Ｓ２は第２段階に関連する操作を示し、Ｓ３は第３段階に関連する操作を示し、及びＳ４は第４段階に関連する操作を示している。

第２の実施形態に従って、配置及び配線ルーチンは次のような４段階から構成される。１）基本フィルセル（基本充填セル）をデザインする。２）大きいセルを生成するために基本充填セルを結合させる。３）オリジナルの金属に近過ぎるか又は重なり合っている充填金属を削除する。４）充填金属範囲の正しい層を伴わない充填ビアを削除する。それらの段階について、ここで、更に詳細に説明する。

段階１：基本充填セルのデザイン
このプロセスの第１段階は、無関係な金属トレースと無関係な接続ビアとから構成される多くの異なる基本セルをデザインするプロセスである。配置及び配線プログラムにおいて生成された機能性導電トレース及び接続ビアから構成される機能性接続は特定の特性を有するため、それらを複製する最善方法は、無関係な金属層及び接続ビアにおいて類似する全ての種類のルーティング構造をマニュアルによりデザインすることである。これらのデザインされる基本セルの数は、例えば、最大３０乃至５０までとすることができる。図１４Ａ乃至１４Ｃは、これらのセルの３つの例を示している。これらのセルの金属及びビアパターンは、それらが配置及び配線プログラムによる機能性接続のようにみえるようにする方法で、意図的にデザインされている。種々の異なる形状のセルが、勿論、本発明を用いた接続において使用されることができ、上記の３つのセルは、例示目的のみで挙げたものである。いずれの種類のセルであって、単一の導電線又は単一のビアホールを有するセルでさえ、デザインすることが可能である。

第２段階：大きいセルを生成するための基本充填セルの結合
この段階においては、前の段階においてデザインされた基本セルは、より大きいセルである次のレベルを生成するために結合される。

図１５はこの第２段階の例を示しており、この図においては、図１４Ａ乃至１４ＣのセルＣ１、Ｃ２及びＣ３は、次のレベルのセルＣＨ１を生成するために互いに隣接されている。最も低いレベルで、全部で３０個の異なる基本セルを仮定する場合、３つのセルを互いに隣接させる組み合わせは全部で２７００通りあり、異なる高いレベルのセルＣＨ１乃至ＣＨ２７００を与える。これらの高いレベルのセルにおける無関係な金属トレース及び無関係な接続ビアは、それらが基本セルの複製であるため、機能性ルーティングトレース及びビアに、疑いようもなく非常に似ているように見える。又、次のレベルのセルの幾つかを組み合わせることにより、他の高いレベルにおけるより大きいセルを生成することができる。このようにして繰り返すことにより、無関係な金属及びビアを有するように意図された全体のＡＳＩＣチップの一部をカバーする十分大きいセルが得られる。この最終のセルにおいては、全ての充填金属及びビアは、膨大な数のセルの組み合わせのために、十分なランダム性を有し、同時に、それらは、機能性ルーティングコネクタに非常に類似している。

第３段階：機能性導電線に近過ぎるか又は重なり合っている無関係な金属線の削除
更なるソフトウェアルーチンは、次いで、機能性金属線に重なり合っている、あるいは近過ぎる、即ち、デザインルールが許容するより近い、無関係な金属全てを削除する。これは、デザイン上、金属層全てに対してなされる。その結果については図１７に示しており、無関係な充填金属のうちの複数の部分が削除されている。

第４段階：充填金属範囲の正しい層を伴わない無関係なビアの削除
ルーティング金属に近過ぎるか又は接触している充填金属の一部を削除した後、他のソフトウェアルーチンが、前の段階において削除されたカバー金属を有する不必要な接続ビアの処理を行う。適切な無関係な金属トレースのカバーを伴わない不必要なビア全てが、リバースエンジニアの作業に負担を課すように、削除される必要がある。

図１８は、適切な無関係な金属層のカバーを伴わない無関係なビアが削除された後のルーティング金属及びビアを示している。ルーティングコネクタは、ここで、多くの充填コネクタの間に隠れており、それらは、リバースエンジニアリングの攻撃において識別することは非常に困難である。

第１実施形態を参照して既に説明したように、無関係な導電線及び無関係なビアは、機能性導電線及び機能性ビアそれぞれから光学的に区別することはできない。

図１９は、第２実施形態の詳細を示すフローチャートであり、この図において、Ｓ１０は初期化操作を示し、Ｓ１１は第１段階に関連する操作を示し、Ｓ１２は第２段階に関連する操作を示し、Ｓ１３は第３段階に関連する操作を示し、及びＳ１４は第４段階に関連する操作を示している。

一旦、図１２又は１８に示す１つのようなレイアウトが得られると、各々の層に対してマスクが調整され、次いで、集積回路を製造するためにファウンドリに送られる。本明細書に示す例においては、３つのマスクが調整される必要があり、それらの１つは上層（機能性導電線及び無関係な導電線）のためのものであり、１つは中間層（機能性ビアホール及び無関係なビアホール）のためのものであり、そして、１つは下層（機能性導電線及び無関係な導電線）のためのものである。マスクの調整段階は、それ自体、既知であり、こここではその詳細説明については省略する。それについては、例えば、参照文献、‘ＶＬＳＩＴｅｃｈｎｏｌｏｇｙ’，ｅｄｉｔｅｄｂｙＳ．Ｍ．Ｓｚｅ，ＭｃＧｒａｗ−Ｈｉｌｌ，１９８３を参照することができる。

本発明については、特定の実施形態を参照して説明したが、本発明の範囲から逸脱することなく、当業者により種々の変形及び変更を実行することができる。それ故、本発明は、同時提出の特許請求の範囲における範囲内の変形及び変更を網羅するように意図されている。

先行技術における、多層構造を有する集積回路における導電性トレース及びビアホールの構成の模式的透視図である。図１の構成の平面図である。本発明に従った第１実施形態の模式的透視図である。本発明に従った第２実施形態の模式的透視図である。図３の実施形態の平面図である。図４の実施形態の平面図である。回路の２つの層に沿って位置付けられている接続要素の一部の平面図である。本発明の第１実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第１実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第１実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第１実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第１実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。図８乃至１２の段階に従ったフローチャートである。Ａ乃至Ｃは、本発明の第２実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第２実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第２実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第２実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。本発明の第２実施形態に従った無関係な導電トレース及びビアを位置付ける一連の段階を示す図である。図１４乃至１８の段階に従ったフローチャートである。

Claims

多層集積回路であって：
該多層集積回路の構成要素間で電気信号を搬送するための、上部導電線を有する上部導電層；
前記集積回路の構成要素間で電気信号を搬送するための、下部導電線を有する下部導電層；及び
前記上部導電線を前記下部導電線と電気的に接続する導電性ビアホールを有する中間層；
を有する多層集積回路であって、
前記上部導電線又は前記下部導電線の何れかのうちの少なくとも１つの導電線は無関係な導電線であり；
前記導電性ビアホールのうちの少なくとも１つのビアホールは無関係なビアホールであり；
前記の少なくとも１つの無関係な導電線は、前記上部及び前記下部導電線の材料と同じ材料から成り；
前記の少なくとも１つの無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記集積回路の動作機能に接続されないようになっており；
前記無関係な導電線及び前記無関係なビアホールは、基本充填セルを形成するように結合されており；且つ
前記基本充填セルは、より大きいセルを形成するように結合されている；
ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、前記無関係な導電線は前記上部及び下部導電線と同じ寸法を有し、並びに／若しくは、前記多層集積回路は：
前記上部導電線が位置している上部ルーティングチャネル；及び
前記下部導電線が位置している下部ルーティングチャネル；
を更に有し、
前記少なくとも１つの無関係な導電線は前記ルーティングチャネルの少なくとも１つに位置している；
ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、前記上部導電線及び下部導電線の両方が無関係な導電線を有し、並びに／若しくは、前記集積回路はＣＭＯＳ集積回路である、ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、前記集積回路はバイポーラ集積回路である、及び／又は前記集積回路はＩＩＩ−Ｖ族材料から成る、ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、前記少なくとも１つの無関係な導電線は複数の無関係な導電線である、ことを特徴とする多層集積回路。
請求項５に記載の多層集積回路であって、前記無関係な導電線は接地電圧に接続された無関係な導電線を有する、前記無関係な導電線は電源電圧に接続された無関係な導電線を有する、又は前記無関係な導電線はクロック電圧に接続された無関係な導電線を有する、ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、更なる導電層と該更なる導電層間の更なる中間層とを更に有する、ことを特徴とする多層集積回路。
請求項１に記載の多層集積回路であって、前記無関係な経路は、前記集積回路の動作に不必要な１つの又は複数の特定の信号を搬送するように形成されている、ことを特徴とする多層集積回路。
多層集積回路を製造するプロセスであって：
前記集積回路の構成要素間で電気信号を搬送するための上部導電線を有する上部導電層を形成する段階；
前記集積回路の構成要素間で電気信号を搬送するための下部導電線を有する下部導電層を形成する段階；
前記上部導電線を前記下部導電線と電気的に接続するビアホールを有する中間層を形成する段階；並びに
基本充填セルを形成する段階であり、該基本充填セルは：
前記上部導電層と前記下部導電層とのうちの少なくとも１つの導電層内の無関係な導電線であり、前記上部及び下部導電線の材料と同じ材料から成る無関係な導電線；及び
前記ビアホールのうちの無関係なビアホール；
を有し、
前記無関係な導電線及び前記無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記集積回路の動作機能に接続されないようになっている；
基本充填セルを形成する段階；
を有し、
前記基本充填セルは、より大きいセルを形成するように結合される；
ことを特徴とするプロセス。
請求項９に記載のプロセスであって、前記無関係な導電線は前記上部及び下部導電線と同じ寸法を有し、並びに／若しくは、前記多層集積回路は：
前記上部導電線が位置している上部ルーティングチャネル；及び
前記下部導電線が位置している下部ルーティングチャネル；
を更に有し、
前記無関係な導電線は前記ルーティングチャネルの少なくとも１つに位置している；
ことを特徴とするプロセス。
請求項９に記載のプロセスであって、前記上部導電線及び下部導電線の両方が無関係な導電線を有し、並びに／若しくは、前記集積回路はＣＭＯＳ集積回路である、ことを特徴とするプロセス。
請求項９に記載のプロセスであって、前記集積回路はバイポーラ集積回路である、及び／又は前記集積回路はＩＩＩ−Ｖ族材料から成る、ことを特徴とするプロセス。
請求項９に記載のプロセスであって、前記無関係な導電線は接地電圧に接続された無関係な導電線を有する、前記無関係な導電線は電源電圧に接続された無関係な導電線を有する、又は前記無関係な導電線はクロック電圧に接続された無関係な導電線を有する、ことを特徴とするプロセス。
請求項９に記載のプロセスであって、前記無関係な経路は、前記集積回路の動作に不必要な１つの又は複数の特定の信号を搬送するように形成されている、ことを特徴とするプロセス。
電気信号の伝送のための機能導電線及び無関係な導電線を有する多層電気回路をデザインする方法であって、該デザインされた多層電気回路は対応する三次元の多層電気回路を作るために適切である、方法であって：
前記電気回路の構成要素間で電気信号を搬送するための第１層機能導電線を有する第１導電層の表現を与える段階；
前記電気回路の構成要素間で電気信号を搬送するための第２層機能導電線を有する第２導電層の表現を与える段階；
前記第１層機能導電線を前記第２層機能導電線に電気的に接続する機能ビアホールの表現を与える段階；
前記第１導電層と前記第２導電層とのうちの少なくとも１層に挿入される無関係な導電線の表現を与える段階；
前記無関係な導電線に電気的に接続された無関係なビアホールの表現を与える段階であり、前記無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を形成するようにデザインされ、前記回路の動作機能に接続されてない、段階；
各基本充填セルが少なくとも１つの無関係な導電線又は少なくとも１つの無関係なビアを有する基本充填セルの表現を与える段階；及び
より大きいセルを形成するように前記基本充填セルを結合する表現を与える段階；
を有することを特徴とする方法。
請求項１５に記載の方法であって、前記第１導電層及び前記第２導電層において前記の無関係な導電線の挿入の表現を与える段階を更に有する、ことを特徴とする方法。
請求項１６に記載の方法であって、前記無関係な導電線の切断の表現を与える段階を更に有する、ことを特徴とする方法。
請求項１７に記載の方法であって、前記無関係な導電線は複数の乱数の発生に従って切断される、ことを特徴とする方法。
請求項１７に記載の方法であって、前記の第１導電層における無関係な導電線を前記の第２導電層における無関係な導電線に接続する無関係な接続ビアの表現を与える段階であって、各々の無関係な導電線は第１終端及び第２終端を有する、段階を更に有し、該方法は、無関係な導電線の前記第１終端又は前記第２終端に位置付けられていない無関係な接続ビアを削除するコンピュータ生成表現を与える段階を更に有する、ことを特徴とする方法。
請求項１７に記載の方法であって、各々の無関係な導電線は第１終端及び第２終端を有し、該方法は、前記の無関係な導電線の第１終端か又は第２終端のどちらかに位置付けられている無関係な接続ビアの表現を与える段階を更に有し、該方法は、前記の無関係な導電線の第１終端と前記第２終端との間に位置付けられた無関係な接続ビアの表現を与える段階を更に有する、ことを特徴とする方法。
請求項１５に記載の方法であって、機能導電線と重なり合う無関係な導電線の部分を削除する表現であって、前記無関係な接続ビアは第１接続終端及び第２接続終端を有する、表現を更に有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係な接続ビアを削除する表現を更に有する、ことを特徴とする方法。
請求項２１に記載の方法であって、機能導電線に近接する無関係な導電線の部分を削除する表現であって、前記無関係な接続ビアは第１接続終端及び第２接続終端を有する、表現を有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係な接続ビアを削除する表現を更に有する、ことを特徴とする方法。
請求項１５に記載の方法であって、各々の表現はコンピュータ生成表現である、及び／又は、前記無関係な経路は前記電気回路の動作に不必要な特定の信号を搬送するようにデザインされている、ことを特徴とする方法。
電気回路を製造するプロセスであって：
該電気回路の構成要素間で電気信号を搬送するための機能導電線を備える段階；
前記機能導電線の電気接続のための機能ビアホールを備える段階；
無関係な導電線を備える段階であって、前記無関係な導電線は前記電気回路の動作に対して不必要な機能を実行する、段階；並びに
前記の無関係な導電線の電気接続のために無関係なビアホールを備える段階であって、前記無関係な導電線及び無関係なビアホールは、リバースエンジニアを混乱させるために、無関係な経路を構成し、前記回路の動作機能に接続されない、段階；
を有し、
前記無関係な導電線及び前記無関係なビアホールは、基本充填セルを形成するように結合され；且つ
前記基本充填セルは、より大きいセルを形成するように結合される；
プロセス。
請求項２４に記載のプロセスであって、各々の無関係な導電線は第１終端及び第２終端を有し、前記無関係なビアホールを備える段階において、前記無関係なビアホールは無関係な導電線の前記第１終端か又は前記第２終端のどちらかに備えられる、ことを特徴とするプロセス。
請求項２４に記載のプロセスであって、前記機能導電線と重なり合っている前記無関係な導電線の部分を削除する段階を更に有する、ことを特徴とするプロセス。
請求項２４に記載のプロセスであって、前記無関係なビアホールは第１接続終端及び第２接続終端を有し、該プロセスは、前記第１接続終端及び前記第２接続終端の両方で導電線に接続されていない無関係なビアホールを削除する段階を更に有し、該プロセスは、無関係な導電線と機能導電線との間の所定の最小距離を維持するように、無関係な導電線の一部を削除する段階を更に有する、ことを特徴とするプロセス。
請求項２４に記載のプロセスであって、前記無関係な経路は、前記電気回路の動作に対して不必要な特定信号を搬送する、ことを特徴とするプロセス。
請求項９に記載のプロセスであって、機能導電線と重なり合う無関係な導電線の部分を削除する段階であって、前記無関係なビアホールは第１接続終端及び第２接続終端を有する、段階を更に有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係なビアホールを削除する段階を更に有する、ことを特徴とするプロセス。
請求項２９に記載のプロセスであって、機能導電線に近接する無関係な導電線の部分を削除する段階であって、前記無関係なビアホールは第１接続終端及び第２接続終端を有する、段階を有し、該方法は、前記第１接続終端及び前記第２接続終端の両方において導電線に接続されていない無関係なビアホールを削除する段階を更に有する、ことを特徴とするプロセス。