JP6390299B2 - 集積回路装置の設計方法，集積回路装置の製造方法及びその集積回路装置 - Google Patents

Description

本発明は，集積回路装置の設計方法，集積回路装置の製造方法及びその集積回路装置に関する。

半導体集積回路装置（ＬＳＩ）の模倣品の流通が拡がりつつある。その手法の一つでは，ＬＳＩの配線パターンやバルクパターンの画像データから，同じ形状のパターンをスタンダードセルと認識しながら回路図を複製する。そして，複製者自身の製造ラインの特性に基づいてタイミング調整することも可能になるので，複製を効率的に行うことができる。

このような画像データから回路図を複製することを困難にするために，疑似回路またはカモフラージュ回路を追加することが提案されている。例えば，以下の特許文献などである。正規の回路内にカモフラージュ回路を埋め込むことで，回路解析を困難にすることができるので，複製を防止する手段として有力である。

ＵＳ２０１０／０２１８１５８Ａ１ 特開２０００−４０８０９号公報 特開２０００−４０８１０号公報

しかしながら，正規の回路内のカモフラージュ回路を埋め込むようにすると，カモフラージュ回路を埋め込んだことで正規の回路のタイミング検証とタイミング調整を再度行う必要がある。したがって，カモフラージュ回路を埋め込む設計方法では，設計工数が増大するという課題がある。

そこで，実施の形態の第１の側面の目的は，模倣を防止し，設計工数を少なくした集積回路装置の設計方法，集積回路装置の製造方法及びその集積回路装置を提供することにある。

実施の形態の第１の側面は，複数のセルと前記セル間の接続情報を有するネットリストに基づいて，前記複数のセルを配置する工程と，
前記ネットリストに基づいて，前記セル間を接続する信号配線を配置する工程と，
前記信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを前記信号配線の経路に配置して，前記セル間の信号のタイミング調整を行うタイミング調整工程と，
前記複数のセルと前記カモフラージュ回路付き遅延セルと前記信号配線の配置情報を有するレイアウトデータを出力する工程とを有する，
集積回路装置の設計方法である。

第１の側面によれば，模倣を防止する集積回路装置の設計工数を少なくすることができる。

本実施の形態における集積回路装置（以下ＬＳＩ）の設計方法を実行する設計装置である。 ＬＳＩの設計方法を示すフローチャート図である。 通常の遅延セルの例を示す図である。 本実施の形態におけるＬＳＩの設計方法のフローチャート図である。 本実施の形態におけるカモフラージュ回路付き遅延セルの一例を示す図である。 本実施の形態におけるタイミング調整工程を説明する図である。 カモフラージュ回路の第１の例を示す図である。 カモフラージュ回路の第２の例を示す図である。 カモフラージュ回路の第３の例を示す図である。 本実施の形態におけるタイミング調整工程の詳細なフローチャート図である。 遅延セルの遅延量の例を示す図である。 従来の通常遅延セルでタイミング調整する場合のフローチャート図である。 本実施の形態のカモフラージュ回路付き遅延セルでタイミング調整する場合にフローチャート図である。 図１２により通常遅延セルでタイミング調整した場合に追加する通常遅延セルと，図１３によりカモフラージュ回路付き遅延セルでタイミング調整した場合に追加するカモフラージュ回路付き遅延セルとを示す図である。 第２の実施の形態におけるカモフラージュ回路付き遅延セルを示す図である。 第３の実施の形態におけるカモフラージュ回路付き遅延セルの例を示す図である。 図１６のカモフラージュ回路付き遅延セルＣＢ−Ｅのイネーブル信号付きカモフラージュ回路ＣＭ−Ｅの回路図である。 第４の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。 第５の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。 第６の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。

図１は，本実施の形態における集積回路装置（以下ＬＳＩ）の設計方法を実行する設計装置である。図１の設計装置は，設計方法を実行するプロセッサであるＣＰＵ３０と，メインメモリのＲＡＭ３２と，ＬＳＩの設計ツール（プログラム）を格納するハードディスクなどの大容量メモリ３４とを有する。さらに，設計装置は，マウス３８やキーボード４０を制御する外部インターフェース３６と，ディスプレイ４４を制御するディスプレイコントローラ４２とを有する。

ＬＳＩの設計ツール（プログラム）は，ＲＡＭに展開され，ＣＰＵ３０がＲＡＭ３２に展開された設計ツールを実行して，本実施の形態のＬＳＩの設計方法を実行する。

図２は，ＬＳＩの設計方法を示すフローチャート図である。まず，ネットリスト１０が図１のハードディスク３４に記憶される。ネットリストは，ＬＳＩ内に配置する複数のセルと，複数のセル間の接続情報とを有するデータファイルである。

ＣＰＵ３０は，ＬＳＩの設計ツールを実行して，ＬＳＩの基板上のフロアプランを実行する（Ｓ１）。フロアプランでは，ＬＳＩの設計ツールは，例えば，ネットリスト１０内の回路マクロの配置，電源配線の配置，入出力回路の配置などを行う。

そして，ＣＰＵ３０は，ＬＳＩの設計ツールを実行して，基板上に電源配線を配置し（Ｓ２），ネットリスト内の複数のセルを配置する（Ｓ３）。ＣＰＵ３０は，ＬＳＩの設計ツールを実行して，配置されたセル間の信号の遅延時間を見積もり，フリップフロップ回路などのセルに入力される入力信号がクロックのタイミングに対して規格のセットアップタイムを満たすようにタイミング調整を実行する（Ｓ４）。このセットアップのタイミング調整工程では，クロックのタイミングに対して入力信号の入力が遅れる場合は，（１）その入力信号を出力するゲートのファンアウト数が過剰に多い場合は，ゲートの出力配線経路に複数のバッファを追加してファンアウト数を低減し，または，（２）その入力信号の入力スルーレート（立ち上がり時間）が過剰に低い（立ち上がり時間が長い）場合に，ゲートの出力配線経路にバッファを追加して入力信号の入力スルーレートを高く（立ち上がり時間を短く）するなどの調整を行う。

そして，ＣＰＵ３０は，ＬＳＩの設計ツールを実行して，セル間を接続する配線を配置する（Ｓ５）。セル間の配線の配置が終了すると，ＣＰＵ３０は，ＬＳＩの設計ツールを実行して，フリップフロップ回路に入力する入力信号がクロックのタイミングに対して規格のホールドタイムを満たすようにタイミング調整を実行する（Ｓ６）。このホールドタイムのタイミング調整工程では，ＣＰＵ３０は，セル間を接続する信号配線の遅延時間を計算し，フリップフロップ回路等のセルに入力する入力信号がクロックのタイミングに対して規格のホールドタイムを満たすか否かをチェックし，ホールドタイムを満たさない入力信号の信号配線に，入力信号を遅延させる遅延セルを配置する。

ＣＰＵ３０は，ホールドタイムを満たすようにタイミング調整された後，ＬＳＩの基板上の空き領域に複数のカモフラージュ回路を追加する（Ｓ７）。カモフラージュ回路は，例えば入力に応答して出力が変化しないなど，カモフラージュ回路を除く正規の回路の論理に影響を与えない回路などである。

カモフラージュ回路を追加することで，正規の回路内の信号配線の遅延時間が変更されるので，ＣＰＵ３０は，再度，カモフラージュ回路追加後のＬＳＩについてタイミング調整を実行する（Ｓ８）。そして，タイミング調整された後に，ＣＰＵ３０は，キャパシタやＥＣ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ：設計変更）用トランジスタなどの特殊セルを敷き詰める（Ｓ９）。ＥＣ用トランジスタとは、設計変更に備えてチップ内の空いている部分に予め配置しておく予備のトランジスタのことである。その結果，ＣＰＵ３０は，ＬＳＩ基板上のセル，信号配線，電源配線，入出力セルなどの配置データを有するレイアウトデータ２０をハードディスク３４に出力して記憶させる。そして，このレイアウトデータ２０に基づいてＬＳＩが製造される。

図３は，通常の遅延セルの例を示す図である。ホールドタイムを満たすためのタイミング調整工程Ｓ６で，入力信号のタイミングが早いためクロックの変化に対して入力信号が十分なホールドタイムを満たさない場合に，その入力信号が伝搬するセル間の信号配線に遅延セルが配置される。

図３に示した通常遅延セルは，一例として，ＲＣ遅延回路ＲＣとインバータＩＮを有する遅延セルＤＡと，ＲＣ遅延回路を有さずインバータＩＮを有する通常遅延セルＤＢである。後述するカモフラージュ回路付き遅延セルと区別するために，通常遅延セルＤＢと称する。

第１の通常遅延セルＤＡには，２つのインバータＩＮ１，ＩＮ２とそれらの間にＲＣ遅延回路ＲＣ１を有し，更に，ＲＣ遅延回路ＲＣ２と２つのインバータＩＮ３，ＩＮ４とを有する遅延セルＤＡ−１と，２つのインバータＩＮ１，ＩＮ２とそれらの間にＲＣ遅延回路ＲＣ１を有する遅延セルＤＡ−２とがある。これらの通常遅延セルＤＡは，インバータの信号伝搬時間とＲＣ遅延回路の遅延時間の和により比較的長い遅延時間を有する。遅延セルＤＡ−１のほうが遅延セルＤＡ−２よりもＲＣ遅延回路の数とインバータの数が多いので遅延時間がより長い。そして，通常遅延セルＤＡは，インバータの数が偶数であるので入力の論理と出力の論理は同じであり，遅延バッファとも称される。

第２の通常遅延セルＤＢには，２つのインバータＩＮ１，ＩＮ２を有し，インバータの間にはＲＣ遅延回路が設けられていない。したがって，第２の通常遅延セルＤＢは，２つのインバータの信号伝搬時間による遅延を有する。第２の通常遅延セルＤＢもインバータの数が偶数であり入力と出力の論理は同じであり，例えば，バッファセルとも呼ばれる。

図２に示したＬＳＩの設計方法によれば，複数のセルとセル間の信号配線の配置工程（Ｓ２，Ｓ３）が行われ，タイミング調整工程（Ｓ４，Ｓ６）が行われた後に，カモフラージュ回路を追加している（Ｓ７）。そのため，カモフラージュ回路を追加した後に，再度，タイミング調整工程Ｓ８が行われる。したがって，ＬＳＩの設計工程が長くなるという問題がある。

［本実施の形態のＬＳＩの設計方法］
そこで，本実施の形態におけるＬＳＩの設計工程では，タイミング調整工程において，信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを信号配線の経路に配置して，セル間の信号のタイミング調整を行う。つまり，タイミング調整工程において信号配線の遅延時間を長くする調整が必要な場合に，カモフラージュ回路付き遅延セルを配置することで，タイミング調整とカモフラージュ回路の配置とを同じ工程で実行する。これにより，タイミング調整が完了するとカモフラージュ回路の配置も完了することになる。

図４は，本実施の形態におけるＬＳＩの設計方法のフローチャート図である。図４において，フロアプラン工程Ｓ１，電源配線工程Ｓ２，セル配置工程Ｓ３，セットアップタイムを満たすタイミング調整工程Ｓ４，セル間の配線の配置工程Ｓ５，ＥＣセルの敷き詰め工程Ｓ９は，図２と同様である。

本実施の形態におけるＬＳＩの設計方法では，図２のホールドタイムを満たすタイミング調整工程Ｓ６が，カモフラージュ回路付き遅延セルを追加してタイミング調整する工程Ｓ６−１に変更されている。それ以外の工程は，基本的に図２と同じである。

カモフラージュ回路付き遅延セルは，遅延量が異なる複数種類の遅延セルがライブラリに予め登録されている。したがって，タイミング調整工程Ｓ６−１では，信号配線の遅延時間に応じて，必要な遅延量を有するカモフラージュ回路付き遅延セルを選択して，タイミングエラーが発生している信号配線に配置する。以下，タイミング調整工程Ｓ６−１について詳細に説明する。

［カモフラージュ回路付き遅延セルの例］
図５は，本実施の形態におけるカモフラージュ回路付き遅延セルの一例を示す図である。図５には８つの例が示されている。

第１のカモフラージュ回路付き遅延セルＣＡの第１の例ＣＡ−１は，４つのインバータＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と，インバータＩＮ１，ＩＮ２の間に設けられたＲＣ遅延回路ＲＣ１と，インバータＩＮ２，ＩＮ３の間に設けられたＲＣ遅延回路ＲＣ２とを有し，更にインバータＩＮ２，ＩＮ３の間の信号配線に入力が接続された３つのカモフラージュ回路ＣＭとを有する。第１のカモフラージュ付き遅延セルＣＡの第２の例ＣＡ−２は，２つのインバータＩＮ１，ＩＮ２と，インバータＩＮ１，ＩＮ２の間に設けられたＲＣ遅延回路ＲＣ１と，更にインバータＩＮ１，ＩＮ２の間の信号配線に入力が接続された３つのカモフラージュ回路ＣＭとを有する。

そして，第１，第２の例のカモフラージュ回路ＣＭは，出力がハイインピーダンスのインバータ回路であり，両方の例ともカモフラージュ回路ＣＭの入力が２つのインバータ間の信号配線に接続されている。そして，好ましくは，カモフラージュ回路ＣＭの出力が他の信号配線に接続される。その場合，カモフラージュ回路ＣＭの出力がハイインピーダンスであるので，カモフラージュ回路ＣＭの出力を他の信号配線に接続しても，他の信号配線の論理に影響を与えることはない。

さらに，カモフラージュ回路ＣＭの入力はインバータ回路のトランジスタのゲートに接続されるので，カモフラージュ回路の入力が接続される２つのインバータ間の信号配線にはゲート容量とゲートまでの配線容量が追加される。したがって，図５の第１のカモフラージュ回路付き遅延セルＣＡ−１，ＣＡ−２は，図３の第１の通常遅延セルＤＡの２つの例ＤＡ−１，ＤＡ−２よりも，遅延時間が長い。また，第１のカモフラージュ付き遅延セルＣＡの第１の例ＣＡ−１は２つのＲＣ遅延回路と４つのインバータを有するので，第２の例ＣＡ−２より遅延時間が長い。また、カモフラージュ回路の数を調整することで付加する遅延時間を調整することができる。

第２のカモフラージュ回路付き遅延セルＣＢは，２つのインバータＩＮ１，ＩＮ２とその間の信号配線に入力が接続された３つのカモフラージュ回路ＣＭを有する第１の例ＣＢ−１と，２つのインバータＩＮ１，ＩＮ２とその間の信号配線に入力が接続された２つのカモフラージュ回路ＣＭを有する第２の例ＣＢ−２と，２つのインバータＩＮ１，ＩＮ２とその間の信号配線に入力が接続された１つのカモフラージュ回路ＣＭを有する第３の例ＣＢ−３とを有する。いずれの例も，２つのインバータＩＮ１，ＩＮ２との間の信号配線に入力が接続されたカモフラージュ回路ＣＭを有するので，図３の第２の通常遅延セルＤＢ−１よりも遅延時間が長い。また，カモフラージュ回路ＣＭの数が多い遅延セルＣＢ−１は，遅延時間が最も長く，カモフラージュ回路ＣＭの数が最も少ない遅延セルＣＢ−３は，遅延時間が最も短い。

第２のカモフラージュ回路付き遅延セルＣＢも，カモフラージュ回路ＣＭは出力がハイインピーダンスのインバータである。よって，カモフラージュ回路ＣＭの出力が他の信号配線に接続されても，他の信号配線の論理に影響を与えることはない。

第３のカモフラージュ回路付き遅延セルＣＣは，信号配線ＳＬに入力が接続された３つのカモフラージュ回路ＣＭを有する第１の例ＣＣ−１と，信号配線ＳＬに入力が接続された２つのカモフラージュ回路ＣＭを有する第２の例ＣＣ−２と，信号配線ＳＬに入力が接続された１つのカモフラージュ回路ＣＭを有する第３の例ＣＣ−３と，を有する。第３のカモフラージュ回路付き遅延セルＣＣは，インバータを有しないので，信号配線ＳＬにカモフラージュ回路ＣＭのゲート容量とゲートまでの配線容量とが追加される。

図５に示したカモフラージュ回路付き遅延セルＣＡ，ＣＢ，ＣＣ内のカモフラージュ回路ＣＭは，いずれも出力がハイインピーダンスであり，出力が電気的にオープンである。したがって，好ましくは，カモフラージュ回路ＣＭの出力を他の信号配線に接続する。カモフラージュ回路ＣＭは出力がハイインピーダンスであるので，出力を他の信号配線に接続しても他の信号配線の論理に影響を与えることはない。しかし，カモフラージュ回路ＣＭが追加されることで，回路解析を困難にさせることができる。

図５のカモフラージュ回路ＣＭの入力と出力を逆にしても良い。すなわち，カモフラージュ回路ＣＭの出力をインバータ間の信号配線に接続し，カモフラージュ回路ＣＭの入力を他の信号配線に接続してもよい。その場合，カモフラージュ回路ＣＭの入力容量と出力容量とを比較すると，入力容量はゲート容量と配線容量を有し，出力容量はドレイン容量と配線容量を有し，一般にゲート容量のほうがドレイン容量よりも大きいので，入力容量が出力容量よりも大きな容量になる。したがって，カモフラージュ回路ＣＭの入力を信号配線に接続したほうが，出力を接続するよりも，信号配線の遅延時間は長くなる。

図５に示した複数種類のカモフラージュ回路付き遅延セルを，タイミング調整が必要な信号配線に配置することで，信号配線に遅延量を付加することができタイミング調整を行うことができる。それと共に，カモフラージュ回路が設けられることで，第三者による回路解析をより困難にすることができる。

［本実施の形態におけるタイミング調整工程の概略］
図６は，本実施の形態におけるタイミング調整工程を説明する図である。図６（Ａ）はタイミング調整前の回路を示し，図６（Ｂ）はタイミング調整後の回路を示す。図６（Ａ）は，フリップフロップセルＦＦ１の出力ＱとフリップフロップセルＦＦ２のデータ入力Ｄとの間の信号配線ＳＬ１の遅延時間が短くて，フリップフロップセルＦＦ２の入力信号がクロックＣＫのタイミングに対して十分なホールドタイムを有していない例である。このような例において，信号配線ＳＬ１に遅延セルを挿入してフリップフロップセルＦＦ２がホールドタイムを満たすようにタイミング調整する必要がある。

図６（Ｂ）は，本実施の形態のタイミング調整工程により，カモフラージュ回路付き遅延セルＣＢ−１をフリップフロップセルＦＦ１，ＦＦ２間の信号配線ＳＬ１に追加した回路を示す。これにより，信号配線ＳＬ１の遅延時間が長くなり，フリップフロップセルＦＦ２のホールドアップタイムが満たされることになる。さらに，本実施の形態のタイミング調整工程により，好ましくは，カモフラージュ回路ＣＭの出力を信号配線ＳＬ１とは異なる他の信号配線ＳＬ２に接続する。カモフラージュ回路ＣＭの入力が信号配線ＳＬ１に接続され，その出力が他の信号配線ＳＬ２に接続されるが，カモフラージュ回路は出力がハイインピーダンスであるので，他の信号配線ＳＬ２の信号の論理に変更はない。しかし，第三者は，カモフラージュ回路ＣＭが信号配線ＳＬ１，ＳＬ２間に設けられていることにより，回路解析がより困難になる。

［カモフラージュ回路の例］
図７は，カモフラージュ回路の第１の例を示す図である。図７には，カモフラージュ回路ＣＭの回路図と，回路が生成されている半導体基板のパターン図とが示されている。カモフラージュ回路ＣＭ１は，入力ＡがＰチャネルトランジスタＰＭＯＳとＮチャネルトランジスタＮＭＯＳのゲートＧに接続され，ＰチャネルトランジスタとＮチャネルトランジスタのソースがそれぞれ電源ＶＤＤとグランド電源ＶＳＳに接続され，出力Ｘを有するインバータ回路の疑似回路である。パターン図には，ポリシリコン層Ｐｏｌｙと，メタル層Ｍ１Ｌと，拡散層Ｐ，Ｎと，コンタクトＣｏｎｔａｃｔとが示されている。入力Ａは，メタル層Ｍ１Ｌを介してゲート電極Ｇに接続され，Ｐ型拡散層Ｐは，電源ＶＤＤと出力Ｘのメタル配線とにコンタクトを介して接続され，Ｎ型拡散層Ｎは，グランドＶＳＳと出力Ｘのメタル配線とにそれぞれコンタクトを介して接続されている。しかし，出力Ｘのノードは，ハイインピーダンス状態に保たれる。

具体的には，ＰチャネルトランジスタＰＭＯＳのＰ型領域Ｐの不純物濃度が高く，ＰチャネルトランジスタＰＭＯＳの閾値電圧の絶対値が電源ＶＤＤより高く生成されている。同様に，ＮチャネルトランジスタＮＭＯＳのＮ型領域Ｎの不純物濃度が高く，閾値電圧の絶対値が電源ＶＤＤより高く生成されている。したがって，入力ＡがグランドＶＳＳ電位のＬレベルであってもＰチャネルトランジスタＰＭＯＳは導通せず，入力Ａが電源ＶＤＤ電位のＨレベルであってもＮチャネルトランジスタＮＭＯＳは導通しない。そのため，入力ＡがＨ，Ｌレベルのいかなる電位になっても出力Ｘはハイインピーダンス状態を保つ。

図７のカモフラージュ回路ＣＭ１の場合は，カモフラージュ回路のインバータの動作を解析するためには，ＰチャネルトランジスタとＮチャネルトランジスタの不純物領域の濃度を解析する必要がある。不純物濃度の解析は表面の画像からは困難であるので，カモフラージュ回路を意味のあるインバータ回路と誤認することが期待できる。それにより，第三者の回路解析に要する期間が長くなることが期待できる。

図８は，カモフラージュ回路の第２の例を示す図である。図８にも，カモフラージュ回路ＣＭの回路図と半導体基板のパターン図とが示されている。カモフラージュ回路ＣＭ２も，入力Ａと出力ＸとＰチャネルトランジスタＰＭＯＳとＮチャネルトランジスタＮＭＯＳとを有するインバータの疑似回路である。図８のカモフラージュ回路ＣＭ２では，Ｐ型不純物領域Ｐ及びＮ型不純物領域Ｎと出力Ｘのメタル層とを接続するコンタクトが矢印で示す位置に形成されていない。その結果，出力Ｘはハイインピーダンス状態に保たれる。

図８の例では，メタル層Ｍ１Ｌを除去せずに回路を読み取ろうとする第三者は，コンタクトが形成されていないことを検出できず，カモフラージュ回路を意味のあるインバータ回路と誤認することが期待できる。それにより，第三者の回路解析に要する期間が長くなることが期待できる。

図９は，カモフラージュ回路の第３の例を示す図である。図９には，カモフラージュ回路ＣＭの回路図と半導体基板のパターン図と断面図が示されている。カモフラージュ回路ＣＭ３も，入力Ａと出力ＸとＰチャネルトランジスタＰＭＯＳとＮチャネルトランジスタＮＭＯＳとを有するインバータの疑似回路である。図９のカモフラージュ回路ＣＭ３では，平面パターン図の１００に沿った断面図に示されるとおり，ポリシリコン層Ｐｏｌｙのゲート電極Ｇの下の基板には，シャロートレンチアイソレーションＳＴＩが形成されている。そのため，ＰチャネルトランジスタＰＭＯＳのＰ型不純物領域Ｐが２つに分断され，ＮチャネルトランジスタＮＭＯＳのＮ型不純物領域Ｎが２つに分断されている。その結果，出力Ｘはハイインピーダンス状態に保たれる。

図９の例では，ポリシリコン層Ｐｏｌｙを除去せずに回路を読み取ろうとする第三者は，ゲート電極Ｇの下にシャロートレンチアイソレーションＳＴＩが形成されていることを認識できず，カモフラージュ回路を意味のあるインバータ回路と誤認することが期待できる。それにより，第三者の回路解析に要する期間が長くなることが期待できる。

また、カモフラージュ回路はインバータの疑似回路のみではなく、インバータ回路を含む組み合わせ回路の疑似回路としてもよい。

［本実施の形態におけるタイミング調整工程］
図１０は，本実施の形態におけるタイミング調整工程の詳細なフローチャート図である。図１０には，図４のタイミング調整工程Ｓ６−１の具体的なフローチャート図が示されている。すなわち，図４の配線の配置工程Ｓ５が終了した時点のレイアウト情報２０−１と，ネットリスト１０の情報に基づいて，ＣＰＵ３０が，セル間の信号配線の遅延時間を計算する（Ｓ６−１−１）。信号配線の遅延時間は，例えば，信号配線の配線長，信号配線の断面積，信号配線に近接する他の信号配線までの距離，絶縁物の誘電率などから，信号配線の抵抗値，容量値などを算出し，その抵抗値と容量値に基づいて遅延時間を算出する。その結果，ＣＰＵ３０は，信号配線の遅延情報２２を生成する。

次に，ＣＰＵ３０は，遅延情報２２に基づいて，各セルがホールドタイムを満たしているか否かのタイミング解析を行う（Ｓ６−１−２）。ＣＰＵ３０は，タイミング解析により，各セルのクロックのエッジタイミングと入力信号が切り替わるタイミングとの差が，規格のホールドタイムを越える時間を示すスラック値２３を求める。スラック値が正の場合（クロックと入力信号のタイミング差が規格のホールドタイムを越える場合）は，規格のホールドタイムを満たすことになり，タイミング調整不要になる。一方，スラック値が負の場合（クロックと入力信号のタイミング差が規格のホールドタイム未満である場合）は，規格のホールドタイムを満たしていないのでタイミングエラーがあるため，タイミング調整が必要になる。

そこで，ＣＰＵ３０は，タイミング調整が必要なセルの入力信号が伝搬する信号配線に，カモフラージュ回路付き遅延セルＣＡ，ＣＢ，ＣＣのいずれかを単独でまたは組み合わせて配置するタイミング調整を行う（Ｓ６−１−３）。このタイミング調整工程では，タイミング解析工程Ｓ６−１−２で算出したスラック値が０以上になるように，カモフラージュ回路付き遅延セルを単独でまたは組み合わせて，またはカモフラージュ回路付き遅延セルと通常の遅延セルと組み合わせて，信号配線に配置する。そして，ＣＰＵ３０は，カモフラージュ回路付き遅延セルや通常遅延セルを追加した回路のネットリスト１０−２を生成する。

［遅延セルの配置の具体例］
次に，タイミング調整工程Ｓ６−１−３での遅延セルの配置の具体例について説明する。以下の説明では，図２の通常の遅延セルでタイミング調整する例と，カモフラージュ回路付き遅延セルでタイミング調整する例とを説明する。

図１１は，遅延セルの遅延量の例を示す図である。図１１には，従来例の通常遅延セルと，本実施の形態のカモフラージュ回路付き遅延セルの遅延量が示されている。

図１１の例では，例えば，通常遅延セルＤＡと，カモフラージュ回路付き遅延セルＣＡとが，遅延量１００ｐｓを有する。また，通常遅延セルＤＢとカモフラージュ回路付き遅延セルＣＢが，遅延量５０ｐｓを有する。そして，通常遅延セルには遅延量３０ｐｓを有する遅延セルはなく，カモフラージュ回路付き遅延セルＣＣは遅延量３０ｐｓを有する。第３のカモフラージュ回路付き遅延セルＣＣは，図５に示したとおり，カモフラージュ回路の入力端子または出力端子のいずれかが信号配線ＳＬに接続された遅延セルであり，インバータを有していないので，遅延量３０ｐｓという微少な遅延時間を有する。

今，タイミング遅延工程Ｓ６−１−３で，タイミング解析の結果，必要な遅延量が３８０ｐｓ（スラックが−３８０ｐｓ）であると仮定して，通常遅延セルでタイミング調整する例と，カモフラージュ回路付き遅延セルでタイミング調整する例とを説明する。

図１２は，従来の通常遅延セルでタイミング調整する場合のフローチャート図である。通常遅延セルでホールドタイムエラーを解消するためのタイミング調整を行う工程では，スラックが０以上の場合は（Ｓ１０のＹＥＳ），タイミング調整不要である。スラックが負の場合は（Ｓ１０のＮＯ），タイミング調整を行う必要がある。そこで，ＣＰＵ３０は，スラックが−１００ｐｓに達していない間は（Ｓ１１のＹＥＳ），通常遅延セルＤＡを１個追加する（Ｓ１２）。通常遅延セルＤＡの遅延量は１００ｐｓであるので，通常遅延セルＤＡを１個追加するとスラックが＋１００ｐｓ加算される。したがって，通常遅延セルＤＡを３個追加すると，最初のスラック−３８０ｐｓは−８０ｐｓになり，Ｓ１１はＮＯになる。

次に，ＣＰＵ３０は，スラックが０ｐｓに達していない間は（Ｓ１３のＹＥＳ），通常遅延セルＤＢを１個追加する（Ｓ１４）。スラックが−８０ｐｓであるので，遅延量が５０ｐｓの通常遅延セルＤＢを２個追加すると，スラックは＋２０ｐｓになり，Ｓ１３はＮＯになる。その結果，タイミング調整工程が終了する。タイミング調整後のスラックは＋２０ｐｓである。

図１３は，本実施の形態のカモフラージュ回路付き遅延セルでタイミング調整する場合にフローチャート図である。カモフラージュ回路付き遅延セルでホールドタイムエラーを解消するためのタイミング調整を行う工程では，スラックが０以上の場合は（Ｓ２０のＹＥＳ），タイミング調整不要である。スラックが負の場合は（Ｓ２０のＮＯ），タイミング調整を行う必要がある。そこで，ＣＰＵ３０は，スラックが−１００ｐｓに達していない間は（Ｓ２１のＹＥＳ），カモフラージュ付き遅延セルＣＡを１個追加する（Ｓ２２）。カモフラージュ付き遅延セルＣＡの遅延量は１００ｐｓであるので，カモフラージュ付き遅延セルＣＡを１個追加するとスラックが＋１００ｐｓ加算される。したがって，カモフラージュ付き遅延セルＣＡを３個追加すると，最初のスラック−３８０ｐｓは−８０ｐｓになり，Ｓ２１はＮＯになる。

次に，ＣＰＵ３０は，スラックが−５０ｐｓに達していない間は（Ｓ２３のＹＥＳ），カモフラージュ回路付き遅延セルＣＢを１個追加する（Ｓ２４）。スラックが−８０ｐｓであったので，遅延量が５０ｐｓのカモフラージュ回路付き遅延セルＣＢを１個追加すると，スラックは−３０ｐｓになり，Ｓ２３はＮＯになる。さらに，ＣＰＵ３０は，スラックが負の間は（Ｓ２５のＹＥＳ），カモフラージュ回路付き遅延セルＣＣを１カ所に生成する（Ｓ２６）。カモフラージュ回路付き遅延セルＣＣの遅延量が３０ｐｓであるので，１個追加するとスラックは０ｐｓになり，Ｓ２５はＮＯになる。その結果，タイミング調整工程が終了する。タイミング調整後のスラックは０ｐｓである。

図１４は，図１２により通常遅延セルでタイミング調整した場合に追加する通常遅延セルと，図１３によりカモフラージュ回路付き遅延セルでタイミング調整した場合に追加するカモフラージュ回路付き遅延セルとを示す図である。いずれの場合も，タイミング調整前のスラックはー３８０ｐｓである。

図１４に示されるとおり，通常遅延セルでタイミング調整した場合は，通常遅延セルＤＡを３個と通常遅延セルＤＢを２個追加して，タイミング調整後のスラックは＋２０ｐｓになっている。一方，カモフラージュ回路付き遅延セルでタイミング調整した場合は，カモフラージュ回路付き遅延セルＣＡを３個とカモフラージュ回路付き遅延セルＣＢを１個追加し，カモフラージュ回路付き遅延セルＣＣを１カ所に生成して，タイミング調整後のスラックは０ｐｓになっている。

したがって，カモフラージュ回路付き遅延セルを利用してタイミング調整したほうが，追加するカモフラージュ回路付き遅延セルＣＡ，ＣＢの合計数４個と，通常遅延セルでタイミング調整した場合の遅延セルＤＡ，ＤＢの合計数５個よりも少ない。また，カモフラージュ回路付き遅延セルを利用してタイミング調整した場合，タイミング調整後のスラックが０ｐｓとなりより最適な遅延量を追加できる。なお，カモフラージュ回路付き遅延セルＣＣは，他の信号配線に追加したカモフラージュ回路付き遅延セルＣＡ，ＣＢのカモフラージュ回路の出力端子または入力端子を，タイミング調整対象の信号配線に接続すれば良いので，実質的に遅延セルを追加する必要はない。

［第２の実施の形態］
図５には，カモフラージュ回路付き遅延セルＣＡ，ＣＢのカモフラージュ回路ＣＭの入力を信号配線に接続する例を示した。第２の実施の形態では，カモフラージュ回路ＣＭの出力を信号配線に接続する遅延セルを利用する。

図１５には，第２の実施の形態におけるカモフラージュ回路付き遅延セルを示す図である。図１５（Ａ）は，図５に示したカモフラージュ回路付き遅延セルＣＢ−３をフリップフロップ回路ＦＦ１，ＦＦ２の間の信号配線に挿入した例である。カモフラージュ回路ＣＭの入力端子が２つのインバータ間の信号配線ＳＬに接続されているので，信号配線ＳＬにはカモフラージュ回路ＣＭのゲート側の容量と接続配線の容量が付加される。

一方，図１５（Ｂ）は，第２の実施の形態におけるカモフラージュ回路付き遅延セルＣＢ−３Ｘをフリップフロップ回路ＦＦ１，ＦＦ２の間の信号配線に挿入した例である。この例では，カモフラージュ回路ＣＭの出力端子が２つのインバータ間の信号配線ＳＬに接続されているので，カモフラージュ回路ＣＭの出力端子がドレイン領域に接続されている場合（例えば図７，９の例）は，ドレイン容量と接続配線の容量が信号配線ＳＬに付加され，出力端子がドレイン容量に接続されていない場合（例えば図８の例）は，接続配線の容量が信号配線ＳＬに付加される。したがって，図１５（Ｂ）のカモフラージュ回路付き遅延セルＣＢ−３Ｘのほうが，信号配線ＳＬに付加される容量値は，図１５（Ａ）の例よりも微少ではあるが大きくなる。

上記の第２の実施の形態のカモフラージュ回路付き遅延セルＣＢ−３Ｘを利用することで，カモフラージュ回路付き遅延セルの種類が増えて，第三者による回路解析をより困難にすることができる。

第２の実施の形態のカモフラージュ回路付き遅延セルは，図１５（Ｂ）に示した例に加えて，図５に示したカモフラージュ回路付き遅延セルＣＡ−１，ＣＡ−２，ＣＡ−３，ＣＢ−１，ＣＢ−２のカモフラージュ回路ＣＭの入力と出力を逆にした遅延セルも含まれる。

［第３の実施の形態］
図１６は，第３の実施の形態におけるカモフラージュ回路付き遅延セルの例を示す図である。このカモフラージュ回路付き遅延セルＣＢ−３Ｅは，図５に示した遅延セルＣＢ−３と同様に，２つのインバータＩＮ１，ＩＮ２とその間の信号配線ＳＬ６に出力ハイインピーダンスのカモフラージュ回路ＣＭ−Ｅの入力を接続した例である。そして，カモフラージュ回路ＣＭ−Ｅは，イネーブル信号ＥＮによってカモフラージュ回路であるインバータ回路の出力がハイインピーダンスか否かに切り替えているように見せかけている。さらに，好ましくは，イネーブル信号ＥＮの一端を，他のフリップフロップ回路ＦＦ３，ＦＦ４間の信号配線ＳＬ７に接続する。つまり，フリップフロップ回路ＦＦ３の出力Ｑによってカモフラージュ回路ＣＭ−Ｅの出力の状態が制御されているように見せかけている。したがって，回路解析をより複雑にすることができる。

図１７は，図１６のカモフラージュ回路付き遅延セルＣＢ−Ｅのイネーブル信号付きカモフラージュ回路ＣＭ−Ｅの回路図である。イネーブル信号付きカモフラージュ回路ＣＭ−Ｅは，入力がゲートに入力されドレインが出力に接続されたＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１と，イネーブル信号ＥＮをインバータＩＮを介してゲートに入力するＰチャネルトランジスタＰ２と，イネーブル信号ＥＮをゲートに入力するＮチャネルトランジスタＮ２とを有する。ただし，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１のドレインと出力との間はオープン状態になっているので，イネーブル信号ＥＮがＨ，Ｌのいずれでも出力はハイインピーダンスになっている。

このイネーブル信号付きカモフラージュ回路付きの遅延セルＣＢ−Ｅを追加してタイミング調整を行うと，回路解析を試みる第三者は，カモフラージュ回路ＣＭ−Ｅの出力が常時ハイインピーダンス状態になっている原因が，イネーブル信号ＥＮによるものか，カモフラージュ回路ＣＭ−Ｅの構造によるものかが不明であり，回路解析が困難になる。

［第４の実施の形態］
図１８は，第４の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。図１８（Ａ）は，ホールドタイムについてのタイミング調整前の回路図，図１８（Ｂ）は，ホールドタイムについてのタイミング調整後の回路図を示す。図１８（Ａ）では，フリップフロップ回路ＦＦ１，ＦＦ２の間の信号配線ＳＬ１０にバッファＢＵＦ１０が設けられ，信号配線ＳＬ１０はスラックが正であり大きなホールドタイムマージンを有するものとし，フリップフロップ回路ＦＦ３，ＦＦ４の間の信号配線ＳＬ１１は，スラックが負でありホールドタイムエラーが発生し，比較的大きな遅延量が不足しているものとする。

このような状況下において，図１８（Ｂ）に示されるとおり，信号配線ＳＬ１１には，カモフラージュ回路付き遅延セルＣＢ−１を挿入することで，スラックを０以上にしてホールドタイムエラーをなくすることができる。一方で，信号配線ＳＬ１０では，バッファＢＵＦ１０に変えて，カモフラージュ回路ＣＭの出力端子を接続して，信号配線ＳＬ１０にカモフラージュ回路付き遅延セルＣＣ−３Ｘを挿入した構成にする。信号配線ＳＬ１０のホールドタイムマージンが大きいので，バッファＢＵＦ１０に代えてカモフラージュ回路付き遅延セルＣＣ−３Ｘに置きかえることで，信号配線ＳＬ１０の遅延量が減じられても，スラックが負になることはない。

［第５の実施の形態］
図１９は，第５の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。図１９（Ａ）は，ホールドタイムについてのタイミング調整前の回路図，図１９（Ｂ）は，ホールドタイムについてのタイミング調整後の回路図を示す。図１９（Ａ）では，フリップフロップ回路間の信号配線ＳＬ２０はホールドタイムエラーが発生しているが負のスラックの絶対値が小さく比較的小さな遅延量が必要になっているものとし，フリップフロップ回路間の信号配線ＳＬ２１はホールドタイムエラーが発生し負のスラックの絶対値が大きく比較的大きな遅延量が不足しているものとする。

このような状況下において，図１９（Ｂ）に示されるとおり，信号配線ＳＬ２１には，比較的遅延量が大きいカモフラージュ回路付き遅延セルＣＢ−１を挿入することで，ホールドタイムエラーをなくすることができる。一方で，信号配線ＳＬ２０では，カモフラージュ回路ＣＭの出力端子を接続して，信号配線ＳＬ２０にカモフラージュ回路付き遅延セルＣＣ−３Ｘ（カモフラージュ回路付き遅延セルＣＣ−３のカモフラージュ回路の入出力が逆の遅延セル）を挿入することで，ホールドタイムエラーをなくすことができる。つまり，１個のカモフラージュ回路付き遅延セルＣＢ−１で，大きな遅延量が必要な信号配線ＳＬ２１と小さな遅延量が必要な信号配線ＳＬ２０の両方におけるタイミングエラーをなくすようにタイミング調整することができる。

第４，第５の実施の形態に示したとおり，第１の信号配線に挿入したカモフラージュ回路付き遅延セルのカモフラージュ回路の出力は，第１の信号配線とは異なる第２の信号配線に接続しても，第２の信号配線に追加される遅延量は小さいので，カモフラージュ回路の出力を接続できる信号配線を比較的容易に見つけることができる。図１５（Ｂ）のようにカモフラージュ回路の入力を第２の信号配線に接続する場合も同様である。

［第６の実施の形態］
図２０は，第６の実施の形態におけるカモフラージュ回路付き遅延セルの利用例を示す図である。図２０（Ａ）は，ホールドタイムについてのタイミング調整前の回路図，図２０（Ｂ）は，ホールドタイムについてのタイミング調整後の回路図を示す。第６の実施の形態では，様々な種類の負のスラック値を有する信号配線ＳＬ３０，ＳＬ３１，ＳＬ３２に，様々な組合せでカモフラージュ回路付き遅延セルが追加された例である。

図２０（Ａ）のタイミング調整前の状態では，信号配線ＳＬ３０はスラックが−１８０ｐｓと比較的大きな遅延量が必要であり，信号配線ＳＬ３１はスラックが−５０ｐｓと比較的小さな遅延量が必要であり，信号配線ＳＬ３２はスラックが−１００ｐｓと中程度の遅延量が必要であると仮定する。

図２０（Ｂ）のタイミング調整後の状態では，信号配線ＳＬ３０には，遅延量が１００ｐｓのカモフラージュ回路付き遅延セルＣＡ−１と，遅延量が５０ｐｓのカモフラージュ回路付き遅延セルＣＢ−１と，遅延量が３０ｐｓのカモフラージュ回路付き遅延セルＣＣ−３Ｘが追加される。これにより，信号配線ＳＬ３０の負のスラック−１８０ｐｓは０ｐｓに調整される。

図２０（Ｂ）のタイミング調整後の状態では，信号配線ＳＬ３１には，遅延量が５０ｐｓのカモフラージュ回路付き遅延セルＣＢ−１が追加される。その結果，信号配線ＳＬ３１の負のスラック−５０ｐｓは０ｐｓに調整される。

図２０（Ｂ）のタイミング調整後の状態では，信号配線ＳＬ３２には，遅延量が１００ｐｓのカモフラージュ回路付き遅延セルＣＡ−１追加される。これにより，信号配線ＳＬ３２の負のスラック−１００ｐｓは０ｐｓに調整される。

以上のとおり，本実施の形態によれば，タイミングエラーが発生している信号配線に遅延量を追加してタイミングエラーを解消するタイミング調整工程において，カモフラージュ回路付き遅延セルを追加して必要な遅延量を追加する。したがって，カモフラージュ回路の追加とタイミング調整とを同時に行うことができ，ＬＳＩの設計工数を削減することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
複数のセルと前記セル間の接続情報を有するネットリストに基づいて，前記複数のセルを配置する工程と，
前記ネットリストに基づいて，前記セル間を接続する信号配線を配置する工程と，
前記信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを前記信号配線の経路に配置して，前記セル間の信号のタイミング調整を行うタイミング調整工程と，
前記複数のセルと前記カモフラージュ回路付き遅延セルと前記信号配線の配置情報を有するレイアウトデータを出力する工程とを有する，
集積回路装置の設計方法。

（付記２）
付記１において，
前記タイミング調整工程において，前記信号配線の遅延時間に応じて，前記配置されたカモフラージュ回路付き遅延セルの前記カモフラージュ回路の出力または入力を，前記カモフラージュ付き遅延セルが配置された信号配線とは異なる信号配線に接続する，
集積回路装置の設計方法。

（付記３）
付記１または２において，
前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記第２のインバータの入力との間の信号配線に前記カモフラージュ回路の入力または出力が接続された，集積回路装置の設計方法。

（付記４）
付記１または２において，
前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力に第１の端子が接続された遅延素子と，前記遅延素子の第２の端子が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記遅延素子との間の第１の信号配線または前記遅延素子と前記第２のインバータの入力との間の第２の信号配線に前記カモフラージュ回路の入力または出力が接続された，集積回路装置の設計方法。

（付記５）
付記１または２において，
前記カモフラージュ回路付き遅延セルは，前記カモフラージュ回路を有し，前記信号配線に前記カモフラージュ回路の入力または出力が接続された，集積回路装置の設計方法。

（付記６）
付記３〜５のいずれかの付記において，
前記カモフラージュ回路付き遅延セルは，前記カモフラージュ回路を，単数または所定の数の複数有する，集積回路装置の設計方法。

（付記７）
付記１または２において，
前記カモフラージュ回路付き遅延セルは，
第１のインバータと，前記第１のインバータの出力が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記第２のインバータの入力との間の信号配線に前記カモフラージュ回路の入力または出力が接続された第１のカモフラージュ回路付き遅延セルと，
第３のインバータと，前記第３のインバータの出力に第１の端子が接続された遅延素子と，前記遅延素子の第２の端子が入力に接続された第４のインバータと，前記カモフラージュ回路とを有し，前記第３のインバータの出力と前記遅延素子との間の第１の信号配線または前記遅延素子と前記第４のインバータの入力との間の第２の信号配線に前記カモフラージュ回路の入力または出力が接続された第２のカモフラージュ回路付き遅延セルと，
前記カモフラージュ回路を有し，前記信号配線に前記カモフラージュ回路の入力または出力が接続された第２のカモフラージュ回路付き遅延セルのいずれかであり，
前記タイミング調整工程では，前記信号配線の遅延量に応じて，前記第１，第２，第３のカモフラージュ回路付き遅延セルのいずれかを，前記信号配線の経路に配置する，集積回路装置の設計方法。

（付記８）
基板上に配置された複数のセルと，
前記基板上に配置された前記セル間を接続する信号配線と，
第１の信号配線の経路に配置された，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルとを有し，
前記カモフラージュ回路の入力または出力の一方の端子が前記カモフラージュ回路付き遅延セルに接続され，
前記カモフラージュ回路の入力または出力の他方の端子が前記第１の信号配線と異なる第２の信号配線に接続された，
集積回路装置。

（付記９）
付記８において，
前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力が入力に供給される第２のインバータと，前記第１のインバータの出力と前記第２のインバータの入力との間の信号配線に入力または出力の一方の端子が接続されたカモフラージュ回路とを有し，
前記カモフラージュ回路の入力または出力の他方の端子が，前記第２の信号配線に接続されている，集積回路装置。

（付記１０）
複数のセルと前記セル間の接続情報を有するネットリストに基づいて，前記複数のセルを配置する工程と，
前記ネットリストに基づいて，前記セル間を接続する信号配線を配置する工程と，
前記信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを前記信号配線の経路に配置して，前記セル間の信号のタイミング調整を行うタイミング調整工程と，
前記複数のセルと前記カモフラージュ回路付き遅延セルと前記信号配線の配置情報を有するレイアウトデータを出力する工程と，
前記レイアウトデータに基づいて，前記複数のセルと前記信号配線と，カモフラージュ回路付き遅延セルとを有する集積回路装置を生成する工程とを有する，
集積回路装置の製造方法。

（付記１１）
付記１０において，
前記タイミング調整工程において，前記信号配線の遅延時間に応じて，前記配置されたカモフラージュ回路付き遅延セルの前記カモフラージュ回路の出力または入力を，前記カモフラージュ付き遅延セルが配置された信号配線とは異なる信号配線に接続する，
集積回路装置の製造方法。

カモフラージュ回路付き遅延セル：ＣＡ，ＣＢ，ＣＣ
通常遅延セル：ＤＡ，ＤＢ
セル配置工程：Ｓ３
信号配線配置工程：Ｓ５
タイミング調整工程：Ｓ６，Ｓ６−１
ネットリスト：１０
レイアウトデータ：２０

Claims (9)

1. 複数のセルと前記セル間の接続情報を有するネットリストに基づいて，前記複数のセルを配置する工程と，
   前記ネットリストに基づいて，前記セル間を接続する信号配線を配置する工程と，
   前記信号配線のうち第１の信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを前記第１の信号配線の経路に配置して，前記セル間の信号のタイミング調整を行うタイミング調整工程と，
   前記複数のセルと前記カモフラージュ回路付き遅延セルと前記信号配線の配置情報を有するレイアウトデータを出力する工程とを有し，
   前記カモフラージュ回路の入力または出力の一方の端子が前記カモフラージュ回路付き遅延セルに接続され，前記カモフラージュ回路の入力または出力の他方の端子が前記第１の信号配線と異なる第２の信号配線に接続される，
   集積回路装置の設計方法。
2. 請求項１において，
   前記タイミング調整工程において，前記信号配線の遅延時間に応じて，前記配置されたカモフラージュ回路付き遅延セルの前記カモフラージュ回路の出力または入力を，前記カモフラージュ回路付き遅延セルが配置された前記第１の信号配線とは異なる前記第２の信号配線に接続する，
   集積回路装置の設計方法。
3. 請求項１または２において，
   前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記第２のインバータの入力との間の第３の信号配線に前記カモフラージュ回路の入力または出力の一方の端子が接続された，集積回路装置の設計方法。
4. 請求項１または２において，
   前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力に第１の端子が接続された遅延素子と，前記遅延素子の第２の端子が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記遅延素子との間の第３の信号配線または前記遅延素子と前記第２のインバータの入力との間の第４の信号配線に前記カモフラージュ回路の入力または出力の一方の端子が接続された，集積回路装置の設計方法。
5. 請求項１または２において，
   前記カモフラージュ回路付き遅延セルは，前記カモフラージュ回路を有し，前記第１の信号配線に，前記カモフラージュ回路の入力または出力の一方の端子が接続された，集積回路装置の設計方法。
6. 請求項１または２において，
   前記カモフラージュ回路付き遅延セルは，
   第１のインバータと，前記第１のインバータの出力が入力に接続された第２のインバータと，前記カモフラージュ回路とを有し，前記第１のインバータの出力と前記第２のインバータの入力との間の第３の信号配線に前記カモフラージュ回路の入力または出力の一方の端子が接続された第１のカモフラージュ回路付き遅延セルと，
   第３のインバータと，前記第３のインバータの出力に第１の端子が接続された遅延素子と，前記遅延素子の第２の端子が入力に接続された第４のインバータと，前記カモフラージュ回路とを有し，前記第３のインバータの出力と前記遅延素子との間の第４の信号配線または前記遅延素子と前記第４のインバータの入力との間の第５の信号配線に前記カモフラージュ回路の入力または出力の一方の端子が接続された第２のカモフラージュ回路付き遅延セルと，
   前記カモフラージュ回路を有し，前記第１の信号配線に前記カモフラージュ回路の入力または出力の一方の端子が接続された第３のカモフラージュ回路付き遅延セルのいずれかであり，
   前記タイミング調整工程では，前記信号配線の遅延量に応じて，前記第１，第２，第３
   のカモフラージュ回路付き遅延セルのいずれかを，前記信号配線の経路に配置する，集積回路装置の設計方法。
7. 基板上に配置された複数のセルと，
   前記基板上に配置された前記セル間を接続する信号配線と，
   第１の信号配線の経路に配置された，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルとを有し，
   前記カモフラージュ回路の入力または出力の一方の端子が前記カモフラージュ回路付き遅延セルに接続され，
   前記カモフラージュ回路の入力または出力の他方の端子が前記第１の信号配線と異なる第２の信号配線に接続された，
   集積回路装置。
8. 請求項７において，
   前記カモフラージュ回路付き遅延セルは，第１のインバータと，前記第１のインバータの出力が入力に供給される第２のインバータと，前記第１のインバータの出力と前記第２のインバータの入力との間の第３の信号配線に入力または出力の一方の端子が接続されたカモフラージュ回路とを有し，
   前記カモフラージュ回路の入力または出力の他方の端子が，前記第２の信号配線に接続されている，集積回路装置。
9. 複数のセルと前記セル間の接続情報を有するネットリストに基づいて，前記複数のセルを配置する工程と，
   前記ネットリストに基づいて，前記セル間を接続する信号配線を配置する工程と，
   前記信号配線のうち第１の信号配線の遅延時間に応じて，出力がハイインピーダンスのカモフラージュ回路を付加したカモフラージュ回路付き遅延セルを前記第１の信号配線の経路に配置して，前記セル間の信号のタイミング調整を行うタイミング調整工程と，
   前記複数のセルと前記カモフラージュ回路付き遅延セルと前記信号配線の配置情報を有するレイアウトデータを出力する工程と，
   前記レイアウトデータに基づいて，前記複数のセルと前記信号配線と，カモフラージュ回路付き遅延セルとを有する集積回路装置を生成する工程とを有し，
   前記カモフラージュ回路の入力または出力の一方の端子が前記カモフラージュ回路付き遅延セルに接続され，前記カモフラージュ回路の入力または出力の他方の端子が前記第１の信号配線と異なる第２の信号配線に接続される，
   集積回路装置の製造方法。

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