TWI726024B - 實體設計中之電阻減緩 - Google Patents

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Abstract

本文描述之各種實施方案係關於一種具有經減緩電阻之積體電路。該積體電路可包含具有複數個電晶體之一單元，該複數個電晶體包含一第一類型之一第一電晶體及不同於該第一類型之一第二類型之一第二電晶體。該積體電路可包含將該第一電晶體耦合至該第二電晶體之一第一導線。該積體電路可包含將該第一導線耦合至一輸出繞線(routing)導線之一第二導線。該積體電路可包含進一步將該第一導線耦合至該輸出繞線導線之一冗餘導線。

Description

實體設計中之電阻減緩
此段落意在提供與理解本文描述之各種技術相關之資訊。如段落之標題意謂，此為絕不應意謂其為先前技術之相關技術之一論述。一般言之，相關技術可能被視為或可不被視為先前技術。因此，應理解應依此閱讀此段落中之任何陳述，而非作為先前技術之任何認可。 一般言之，在實體設計中，隨著金屬導線按比例減小，在先進程序節點處之效能及可靠性可受金屬電阻及通路電阻之一增加限制。例如，隨著金屬導線寬度減小，其電阻連同將金屬導線連接在一起之通路之電阻增加。此外，隨著電流密度增加，更窄之金屬導線可對電遷移敏感。 參考實體設計，圖1A至圖1C繪示技術中已知之一單元100之一習知佈局之各種圖。特定言之，圖1A係指具有輸出負載充電100A期間之電流之單元100，圖1B係指具有輸出負載放電100B期間之電流之單元100，且圖1C係指具有輸出負載充電100C期間之電流之單元100之一等效電阻電路。 參考先進程序節點(例如，＜ 28 nm)，一p型場效電晶體(PFET) 110可使用一局部金屬互連件M0來耦合至一n型FET (NFET) 112。此外，M0亦可用於耦合至VSS及VDD電力軌。另一金屬互連件M1可係單元100之一輸出接腳，其可在一個方向上(即，一第一方向)延伸且可使用一通路V0耦合至M0。一般言之，在先進程序節點中，可不容許輸出接腳M1在與第一方向相反之一第二方向上(單向路線)延伸。M1輸出接腳亦可在一繞線步驟期間使用一通路V1及另一金屬互連件M2耦合至其他單元。一般言之，M2可僅在垂直於M1之一方向上延伸，且在先進程序節點中，可不容許M2在第二方向上延伸(單向路線)。此外，不管高態有效或低態有效，一經啟動閘極(網輸入)容許電流流動通過電晶體110、120 (取決於類型)。 圖1A至圖1B描述單元100之不同連接及電阻模型化。如展示，來自M0之一輸出網電阻可由V0+M1+V1+M2組成。同樣地，應實施M1輸出接腳來維持電流而無明顯電遷移衰減。圖1A展示箭頭來指示輸出負載充電期間(例如，當M0 (作為將NFET耦合至PFET之輸出網)從0切換至1時)之電流。此外，圖1B展示箭頭來指示輸出負載放電期間(例如，當M0 (作為將NFET耦合至PFET之輸出網)從1切換至0時)之電流。 圖1C展示來自具有輸出負載充電100C期間之電流之單元100之M0 (作為將NFET耦合至PFET之輸出網)之一等效電阻式網路。如展示，RV0 、RM1 、RV1 、RM2_1 及RM2_2 分別為V0、M1、V1及M2電阻。在此例項中，電流可在M2電阻之間分離。因此，M0與M2之間的總電阻可為：R1 =RV0 +RM1 +RV1 。
本文描述之各種實施方案係關於實體設計中之電阻減緩及針對改進良率、輸出網電阻及電遷移之一標準單元佈局。例如，各種類型之電路組件(例如，單元、標準單元、電晶體等)之電阻可經修改及/或降低以改進實體設計中之電路效能。在此例項中，輸出負載充電及放電期間之電流可使用冗餘佈線改進，該冗餘佈線可依減小之時序延遲提供更高速度。在一些情況中，可使用添加冗餘輸出導線之一特定單元佈局來降低電阻。如本文描述，一特定單元佈局可用於改進製造良率及單元輸出網電阻，因此提供更高效能且降低對金屬電遷移之單元敏感度。此技術當在一積體電路中實施時可改進電路組件(例如，單元、標準單元、電晶體等)之效能。 因此，現將參考圖2A至圖5在本文更詳細描述用於在實體設計中減緩電阻之積體電路及方法之各種實施方案。 參考實體設計，圖2A至圖2E繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一單元200之一佈局之各種圖。特定言之，圖2A係指單元200之佈局，其中箭頭展示輸出負載充電200A期間之電流，圖2B係指單元200之佈局，其中箭頭展示輸出負載放電200B期間之電流，且圖2C係指單元200之佈局之一等效電阻式電路200C，其中箭頭展示輸出負載充電期間之電流。此外，圖2D係指單元200之另一佈局，其中箭頭展示輸出負載充電200D期間之電流，且圖2E係指單元200之另一佈局，其中箭頭展示輸出負載放電200E期間之電流。 參考圖2A，使用單元200之一例項展示一積體電路之一標準單元佈局。單元200可包含複數個電晶體210、212，其等包含一第一類型(例如，p型)之一第一電晶體210及不同於第一類型之一第二類型(例如，n型)之一第二電晶體212。單元200可包含將第一電晶體210耦合至第二電晶體212之一第一導線M0。單元200可包含將第一導線M0耦合至一輸出繞線導線M2之一第二導線M1 (輸出接腳)。單元200可包含進一步將第一導線M0耦合至輸出繞線導線M2之一冗餘導線M1R (冗餘輸出接腳)。第二導線M1提供至輸出繞線導線M2之一第一導電路徑或分支，且冗餘導線M1R提供至輸出繞線導線M2之一第二路徑或分支。輸出繞線導線M2將單元200耦合至一單元網路中之一或多個其他單元。 在一些實施方案中，第一電晶體210可係一p型場效電晶體(PFET)且第二電晶體212可係一n型FET (NFET)。第一導線M0可包含將第一電晶體210電耦合至第二電晶體212之一第一金屬導線。第一導線M0可包含一或多個額外導線，其等將第一電晶體210電耦合至具有一第一極性之一第一電力軌且將第二電晶體212電耦合至具有不同於第一極性之一第二極性之一第二電力軌。此外，第一電力軌可提供第一極性之一第一電壓(諸如，例如一源極電壓(VDD))，且第二電力軌可提供第二極性之一第二電壓(諸如一接地電壓(VSS或GND))。 在一些實施方案中，第一導線M0可平行於輸出繞線導線M2安置，且第二導線M1可垂直於第一導線M0及輸出繞線導線M2安置。冗餘導線M1R可平行於第二導線M1安置。在一些情況中，冗餘導線M1R可包含複數個冗餘導線(例如，平行於第二導線M1安置)，該複數個冗餘導線將第一導線M1電耦合至輸出繞線導線M2以藉此提供至輸出繞線導線M2之複數個導電路徑或分支。 如在圖2A中使用箭頭展示，在輸出負載充電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R流動通過第一電晶體210至輸出繞線導線M2。此外，在輸出負載充電期間，第二電晶體212可係非作用中的。 如在圖2B中使用箭頭展示，在輸出負載放電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R從輸出繞線導線M2流動通過第二電晶體212。此外，在輸出負載放電期間，第一電晶體210可係非作用中的。 在輸出負載充電及/或放電期間，冗餘導線M1R可降低單元200之一輸出網電阻。在各種實施方案中，在輸出負載充電及/或放電期間，當通過單元200之電流在第二導線M1與冗餘導線M1R之間分離時冗餘導線M1R可降低單元200對電遷移之敏感度。 在一些實施方案中，導線M0、M1、M1R、M2之各者(例如，金屬互連件)可形成於互連件之不同層級處且以如在圖2A至圖2B中展示之一方式與通路V0、V1 (例如，金屬通路)垂直耦合在一起。在一般性概念中，一網路中之各層可具有多個平行幾何結構。針對相鄰層，此可導致通路之多個交叉點(或一般情況中之切口)。在一些情況中，此可協助效能及電遷移。此外，此等層可展現一電阻問題，可能導致相對於總電容之一小電容量，此可能影響或可能不影響效能。 如在圖2A至圖2B中展示，本文描述之各種實施方案係指且係關於使用添加冗餘平行輸出接腳M1、M1R之一特定佈局來降低單元200之電阻。此外，在圖2A、圖2B中之單元200之組態導致圖2C之一等效電阻式網路。為簡單起見，通路V1之間的M2電阻已自圖2C省略，此係因為此電阻可在一些實際情況中被忽略。 如在圖2A至圖2C中展示，電流在具有類似V0、M1及V1電阻之兩個平行分支M1、M1R之間分離。額外RM0 電阻可對應於安置於兩個通路V0之間的M0部分。在此例項中，M0與M2之間的總電阻為： R2 =R1 (RM0 +R1 )/(RM0 +2R1 ) 其亦可書寫為： R2 =R1 (1+r)/(2+r)，其中r=RM0 /R1 M0與M2之間的總電阻因此已從R1降低至R2。縮減因數F為： F=R2 /R1 =(1+r)/(2+r) 縮減因數係理想情況中之0.5，其中RM0 =0 (r=0)。在一些情況中，RM0 值愈低，縮減因數愈佳。RM0 可藉由最小化兩個M1輸出接腳之間的距離而最小化。 此外，電流在兩個冗餘M1、M1R輸出接腳之間分離，其中在RM0 不對應F的情況下最大部分在分支中流動，且在RM0 對應(1-F)的情況下最小部分在分支中流動。由於各冗餘MR1輸出接腳中之電流小於非冗餘M1輸出接腳之電流，故冗餘M1R輸出接腳組態對電遷移較不敏感。 在一些實施方案中，兩個冗餘輸出接腳M1、M1R情況可外推至多個(兩個或更多個)冗餘輸出接腳，其中可包含額外平行輸出接腳，只要單元200供應足夠空間來容納其等。增加冗餘輸出接腳之數目可進一步降低輸出網電阻且可進一步降低對電遷移之敏感度。因此，上述電阻公式可經一般化至多個冗餘輸出接腳。 例如，針對對應於N個M0段之並聯之一總數(N+1)個輸出接腳，可自以下計算M0與M2之間的總電阻：
Figure 02_image001
其中使用下列遞迴公式計算R01 ：
Figure 02_image003
及：
Figure 02_image005
縮減因數可自以下推導：
Figure 02_image007
為繪示一一般化公式，上文描述之兩個冗餘輸出接腳情況(對應於N+1=2或N=1)經計算為：
Figure 02_image009
產生：
Figure 02_image011
等效於以上公式：
Figure 02_image013
繪示一三個冗餘輸出接腳情況(N=2)，現在V0之間考慮具有RM01 及RM02 電阻之兩個M0部分。在此例項中，一般化公式轉化為：
Figure 02_image015
Figure 02_image017
Figure 02_image019
使用多個輸出冗餘接腳意謂使用冗餘V0及V1，此組態可接著改進製造良率。針對非冗餘輸出接腳情況，一故障V0或V1 (V0或V1不接觸其等底部或頂部金屬層或具有高電阻值)可造成一非功能性。 圖2A至圖2C之先前繪示展示一單指PFET/NFET來描述如本文描述之技術。實際上，電流可自並聯之多個指收集，例如，如在圖3A至圖3B中展示。例如，圖3A至圖3B繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一單元300之一多指單元佈局之一圖。特定言之，圖3A係指單元300之多指單元佈局，其中箭頭展示輸出負載充電300A期間之電流，且圖3B係指單元300之多指單元佈局，其中箭頭展示輸出負載放電300B期間之電流。 參考圖2D至圖2E，使用單元200之其他例項展示一積體電路之標準單元佈局，其中類似特徵提供如參考圖2A至圖2B描述之類似範疇及操作。此外，如本文描述，第二導線M1提供至輸出繞線導線M2之一第一導電路徑或分支，且冗餘導線M1R提供至輸出繞線導線M2之一第二路徑或分支。輸出繞線導線M2將單元200耦合至一單元網路中之一或多個其他單元。在一些實施方案中，如參考圖2D至圖2E所展示，單元200可包含一冗餘輸出繞線導線M2R。冗餘輸出繞線導線M2R進一步將單元200耦合至一單元網路中之一或多個其他單元。此外，冗餘輸出繞線導線M2R可平行於輸出繞線導線M2安置，且第二導線M1可垂直於第一導線M0及冗餘輸出繞線導線M2R安置。冗餘輸出繞線導線M2R可包含複數個冗餘輸出繞線導線(例如，平行於輸出繞線導線M2安置)以藉此提供至一單元網路中之一或多個其他單元以及輸出繞線導線M2之複數個導電路徑或分支。 如在圖2D中使用箭頭展示，在輸出負載充電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R流動通過第一電晶體210至輸出繞線導線M2、M2R。在輸出負載充電期間，第二電晶體212可係非作用中的。 如在圖2E中使用箭頭展示，在輸出負載放電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R從輸出繞線導線M2、M2R流動通過第二電晶體212。在輸出負載放電期間，第一電晶體210可係非作用中的。 在輸出負載充電及/或放電期間，一或多個冗餘輸出繞線導線M2R以及輸出繞線導線M2可降低單元200之一輸出網電阻。在各種實施方案中，在輸出負載充電及/或放電期間，當通過單元200之電流在輸出繞線導線M2與一或多個冗餘輸出繞線導線M2R之間分離時，一或多個冗餘輸出繞線導線M2R以及輸出繞線導線M2可降低單元200對電遷移之敏感度。 如本文描述，輸出繞線導線M2可包含彼此平行之複數個輸出繞線導線。一或多個冗餘輸出繞線導線M2R可係彼此平行之複數個輸出繞線導線M2之部分。此外，第二導線M1及冗餘導線M1R可經耦合至複數個輸出繞線導線M2、M2R之各者。在一些實施方案中，輸出繞線導線M2、M2R可經形成於互連件之多個層級，其中互連件之各層級包含至少兩個平行導線。此外，互連件之各層級可藉由多個通路(例如，藉由至少四個通路)耦合至下方之互連件之前一層級，且藉由多個通路(例如，至少兩個通路)耦合至上方之互連件之下一層級。 參考圖3A至圖3B，使用單元300之一例項展示一積體電路之一多指單元佈局。單元300可包含複數個電晶體310、312，其等包含一第一類型(例如，PFET)之一第一電晶體310及不同於第一類型之一第二類型(例如，NFET)之一第二電晶體312。如展示，PFET 310及NFET 312之各者具有多個指，其中單元300可包含將PFET 310之多個指耦合至NFET 312之對應多個指之第一導線M0。單元300可包含將第一導線M0耦合至輸出繞線導線M2之第二導線M1 (輸出接腳)。單元300可包含進一步將第一導線M0耦合至輸出繞線導線M2之冗餘導線M1R (冗餘輸出接腳)。如本文描述，第二導線M1提供至輸出繞線導線M2之一第一導電路徑或分支，且冗餘導線M1R提供至輸出繞線導線M2之一第二路徑或分支。輸出繞線導線M2將單元300耦合至一單元網路中之一或多個其他單元。 此外，如在圖3A中使用箭頭展示，在輸出負載充電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R流動通過PFET 310之指至輸出繞線導線M2。在輸出負載充電期間，NFET 312可係非作用中的。 如在圖3B中使用箭頭展示，在輸出負載放電期間，電流經由第一導線M0、第二導線M1及冗餘導線M1R從輸出繞線導線M2流動通過NFET 312。此外，在輸出負載放電期間，PFET 310可係非作用中的。 在輸出負載充電及/或放電期間，冗餘導線M1R可降低單元300之一輸出網電阻。在各種實施方案中，在輸出負載充電及/或放電期間，當通過單元300之電流在第二導線M1與冗餘導線M1R之間分離時，冗餘導線M1R可降低單元300對電遷移之敏感度。 本文描述之各種實施方案係關於使用多個冗餘平行M1、M1R輸出接腳之一標準單元佈局。在一些情況中，此組態實現輸出網電阻之減小，因此改進時序效能。在一些其他情況中，歸因於冗餘通路之增加，此組態實現製造良率之改進。在一些其他情況中，由於總電流分離為多個不同路徑或分支且各路徑或分支收集總電流之一部分，故此組態實現對電遷移之敏感度降低。 圖4繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一方法之一程序流程圖。應理解，即使方法400指示操作之一特定執行順序，但在一些例項中，操作之特定部分可以一不同順序且在不同系統上執行。在其他例項中，額外操作或步驟可添加至方法400及/或自方法400省略。此外，圖4之計算裝置400可經組態以執行方法400。在一些實施方案中，方法400可經實施為經組態以在實體設計中減緩電阻以改進效能之一程式或軟體指令程序。 在方塊410處，方法400可使用一第一導線將一第一電晶體電耦合至一第二電晶體。在方塊420處，方法400可使用一第二導線將第一導線電耦合至一輸出導線。在方塊430處，方法400可使用一或多個冗餘導線將第一導線電耦合至輸出導線。 在一些實施方案中，方法400可係指製造一積體電路之一方法。在輸出負載充電及/或放電期間，一或多個冗餘導線可降低積體電路之一輸出網電阻。此外，在一些情況中，在輸出負載充電及/或放電期間，當電流在第二導線與一或多個冗餘導線之間分離時，一或多個冗餘導線可降低積體電路對電遷移之敏感度。 圖5繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一系統500之一方塊圖。此外，根據本文描述之各種實施方案，系統500可經組態用於製造具有單元之一積體電路，該等單元具有擁有改進之良率、輸出網電阻及電遷移之一標準單元佈局。 參考圖5，系統500可包含經組態以在實體設計中減緩電阻之一基於電腦系統。系統500可與至少一個計算裝置504相關聯，該至少一個計算裝置504實施為經組態以在實體設計中減緩電阻之一專用機器，如本文描述。在一些實施方案中，計算裝置504可包含任何標準元件及/或組件，其等包含至少一個處理器510、記憶體512 (例如，非暫時性電腦可讀儲存媒體)、一或多個資料庫540、電源、周邊設備及可能未在圖5中具體展示之各種其他計算元件及/或組件。計算裝置504可包含在可藉由至少一個處理器510執行之非暫時性電腦可讀媒體512上儲存之指令。計算裝置504可與可用於提供一使用者介面(UI) 552 (諸如，例如一圖形使用者介面(GUI))之一顯示器裝置550 (例如，一監測器或其他顯示器)相關聯。在一些例項中，UI 552可用於從一使用者接收各種參數及/或偏好以用於管理、操作及/或利用計算裝置504。因而，計算裝置504可包含用於提供輸出給一使用者之顯示器裝置550，且顯示器裝置550可包含用於從使用者接收輸入之UI 552。 在各種實施方案中，計算裝置504可經組態以實施用於在實體設計中減緩電阻之各種方法及/或技術。例如，計算裝置504可經組態以分析一積體電路之單元之操作條件。此外，參考圖5，計算裝置504可包含一電阻減緩器模組520 (或佈局最佳化器)，其經組態以使至少一個處理器510實施參考圖2A至圖4描述之一或多個技術，其等包含與實體設計中之電阻減緩及針對改進之良率、輸出網電阻及電遷移之一標準單元佈局相關之技術。電阻減緩器模組520可實施於硬體及/或軟體中。若實施於軟體中，則電阻減緩器模組520可儲存於記憶體512及/或資料庫540中。若實施於硬體中，則電阻減緩器模組520可係經組態以與處理器510介接之一單獨處理組件。 在各種實施方案中，電阻減緩器模組520可經組態以使至少一個處理器510執行各種技術，如在本文中參考圖2A至圖4中描述。例如，電阻減緩器模組520可經組態以使至少一個處理器510分析一積體電路之單元之操作條件。電阻減緩器模組520可經組態以使至少一個處理器510協助製造具有一或多個單元之一積體電路，如參考圖2A至圖3描述。 例如，參考圖4之方法400，電阻減緩器模組520可經組態以使至少一個處理器510協助製造具有一或多個單元之一積體電路，該一或多個單元具有一第一類型之一第一電晶體及不同於第一類型之一第二類型之一第二電晶體。積體電路可包含電耦合第一電晶體及第二電晶體之一第一互連件。此外，積體電路可包含複數個第二互連件，其等藉由將複數個導電分支安置於第一互連件與輸出繞線連接之間而將第一互連件電耦合至一輸出繞線連接。第一互連件可平行於輸出繞線連接，且複數個第二互連件可垂直於第一互連件及輸出繞線連接安置。在輸出負載充電及放電期間，複數個第二互連件可降低積體電路之一輸出網電阻。此外，在輸出負載充電及放電期間，由於電流在複數個第二互連件之間分離，複數個第二互連件可降低積體電路對電遷移之敏感度。 再者，參考圖5，計算裝置504可包含經組態以使至少一個處理器510產生積體電路之一或多個模擬之一模擬器模組522。模擬器模組522可稱為可經實施於硬體及/或軟體中之一模擬組件。若實施於軟體中，則模擬器模組522可儲存於記憶體512或資料庫540中。若實施於硬體中，則模擬器模組520可係經組態以與處理器510介接之一單獨處理組件。在一些例項中，模擬器模組522可包含經組態以產生積體電路之SPICE模擬之一SPICE模擬器。一般言之，SPICE係指以積體電路為重點之模擬程式之一縮寫字，其係一開源類比電子電路模擬器。此外，SPICE係藉由半導體行業使用來檢查積體電路設計之完整性且預測積體電路設計之行為之一通用軟體程式。因此，在一些例項中，電阻減緩器模組520可經組態以與模擬器模組522介接以基於積體電路之一或多個模擬(例如，SPICE模擬)產生時序資料，該一或多個模擬可用於分析積體電路之時序資料來識別時序降級之例項。此外，電阻減緩器模組520可經組態以使用一積體電路之一或多個模擬(包含例如SPICE模擬)以用於協助實體設計中之電阻減緩及針對改進之良率、輸出網電阻及電遷移之一標準單元佈局，如本文描述。 在一些實施方案中，計算裝置504可包含經組態以儲存及/或記錄與在實體設計中減緩電阻相關之各種資訊之一或多個資料庫540。在一些例項中，(諸)資料庫540可經組態以儲存及/或記錄與積體電路、操作條件及/或時序資料相關之資訊。此外，(諸)資料庫540可經組態以儲存及/或記錄與積體電路及參考模擬資料(包含例如SPICE模擬資料)之時序資料相關之資訊。 本文描述一積體電路之各種實施方案。在一些實施方案中，積體電路可包含具有複數個電晶體之一單元，該等電晶體包含一第一類型之一第一電晶體及不同於第一類型之一第二類型之一第二電晶體。積體電路可包含將第一電晶體耦合至第二電晶體之一第一導線。積體電路可包含將第一導線耦合至一輸出繞線導線之一第二導線。積體電路可包含進一步將第一導線耦合至輸出繞線導線之一冗餘導線。 本文描述一積體電路之各種實施方案。在一些實施方案中，積體電路可包含一第一類型之一第一電晶體、不同於第一類型之一第二類型之一第二電晶體及電耦合第一電晶體及第二電晶體之一第一互連件。積體電路可包含複數個第二互連件，其等藉由將複數個導電分支安置於第一互連件與輸出繞線連接之間而將第一互連件電耦合至一輸出繞線連接。 本文描述製造一積體電路之一方法之各種實施方案。在一些實施方案中，方法可包含使用一第一導線電耦合第一電晶體及第二電晶體。方法可包含使用一第二導線將第一導線電耦合至一輸出導線。方法可包含使用一或多個冗餘導線將第一導線電耦合至輸出導線。 本文描述之各種技術之實施方案可配合許多通用或專用計算系統環境或組態操作。可適於配合本文描述之各種技術使用之計算系統、環境及/或組態之實例包含但不限於個人電腦、伺服器電腦、手持式或膝上型裝置、多處理器系統、基於微處理器系統、機上盒、可程式化消費者電子器件、網路PC、迷你電腦、主機電腦、智慧型電話、平板電腦、可穿戴式電腦、雲計算系統、虛擬電腦、航海電子裝置及類似物。 本文描述之各種技術可在藉由一電腦執行之電腦可執行指令(諸如程式模組)之一般內容背景中實施。程式模組包含執行特定任務或實施特定抽象資料類型之常式、程式、物件、組件、資料結構等等。此外，各程式模組可以其本身方式實施，且皆不需要以相同方式實施。雖然程式模組可在一單一計算系統上執行，但應瞭解，在一些實施方案中，程式模組可在經調適以彼此通信之單獨計算系統或裝置上實施。一程式模組亦可係硬體及軟體之一些組合，其中藉由程式模組執行之特定任務可透過硬體、軟體或兩者之一些組合完成。 本文描述之各種技術可在分佈式計算環境中實施，其中藉由透過一通信網路(例如，藉由硬連線鏈路、無線鏈路或其等之各種組合)鏈接之遠端處理裝置執行任務。在一分佈式計算環境中，程式模組可定位於本端及遠端電腦儲存媒體(包含例如記憶體儲存裝置及類似物)兩者中。 此外，本文提供之論述可視為係指某些特定實施方案。應理解，本文提供之論述係針對使一般技術者能夠製造且使用藉由申請專利範圍之標的在本文中定義之任何標的之目的而提供。 應預期，申請專利範圍之標的不限於本文提供之實施方案及繪示，而包含該等實施方案之修改形式，包含根據申請專利範圍之實施方案之部分及不同實施方案之元件之組合。應瞭解，在任何此實施方案的開發中，如在任何工程或設計項目中，應作出大量實施方案特定決定以達成可隨不同實施方案變化之開發者的特定目標，諸如符合系統相關及業務相關的限制。再者，應瞭解，此一開發努力可能係複雜且耗時的，但對於獲利於本發明之一般技術者，該開發努力仍將係設計、製造及製作之一例常任務。 已詳細參考各種實施方案，其等之實例在附圖中繪示。在下列實施方式中，提出數種特定細節以提供對本文提供之揭示內容之通透理解。然而，本文提供之揭示內容可在無此等特定細節的情況下實踐。在一些其他例項中，並未詳細描述眾所周知的方法、程序、組件、電路及網路以免不必要混淆該等實施例之細節。 亦應理解，儘管術語第一、第二等等可在本文中用於描述各種元件，但此等元件不應被此等術語限制。此等術語僅用於將元件彼此區分。例如，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。第一元件及第二元件分別為兩個元件，但其等不被視為相同元件。 用於本文提供之揭示內容之描述中之術語係出於描述特定實施方案之目的且不意在限制本文中提供之揭示內容。如在本文中提供之揭示內容及隨附申請專利範圍之描述中所使用，單數形式「一(a、an)」及「該」亦意在包含複數形式，除非上下文另外明確指示。如在本文中使用之術語「及/或」指代且涵蓋相關聯所列項目之一或多者之任何及所有可能組合。當在本說明書中使用時，術語「包含(includes、including)」及/或「包括(comprises、comprising)」指定所陳述之特徵、整體、步驟、操作、元件及/或組件之存在，但是並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等群組之存在或添加。 如在本文中所使用，術語「若」可取決於背景內容解釋以意謂「當」或「在……時」或「回應於判定」或「回應於偵測」。類似地，短語「若判定」或「若偵測到[一陳述條件或事件]」可取決於背景內容解釋以意謂「在判定時」或「回應於判定」或「在偵測到[陳述條件或事件]時」或「回應於偵測到[陳述條件或事件]」。術語「向上」及「向下」；「上」及「下」；「朝上」及「朝下」；「下方」及「上方」；及指示一給定點或元件上方或下方之相對位置之其他類似術語可結合本文描述之各種技術之一些實施方案使用。 雖然上文係關於本文描述之各種技術之實施方案，但其他及進一步實施方案可根據本文之揭示內容設想，其等可藉由下列申請專利範圍判定。 儘管已依特定於結構特徵及/或方法行為之語言描述標的物，但應理解，在隨附申請專利範圍中界定之標的物不必限於上文描述之特定特徵或行為。實情係，上文描述之特定特徵及行為經揭示為實施申請專利範圍之例示性形式。
100‧‧‧單元100A‧‧‧輸出負載充電100B‧‧‧輸出負載放電100C‧‧‧輸出負載充電110‧‧‧p型場效電晶體(PFET)112‧‧‧n型FET (NFET)200‧‧‧單元200A‧‧‧輸出負載充電200B‧‧‧輸出負載放電200C‧‧‧等效電阻式電路200D‧‧‧輸出負載充電200E‧‧‧輸出負載放電210‧‧‧第一電晶體212‧‧‧第二電晶體300‧‧‧單元300A‧‧‧輸出負載充電300B‧‧‧輸出負載放電310‧‧‧第一電晶體312‧‧‧第二電晶體400‧‧‧方法410‧‧‧方塊420‧‧‧方塊430‧‧‧方塊500‧‧‧系統504‧‧‧計算裝置510‧‧‧處理器512‧‧‧記憶體520‧‧‧電阻減緩器模組522‧‧‧模擬器模組540‧‧‧資料庫550‧‧‧顯示器裝置552‧‧‧使用者介面M0‧‧‧第一導線M1‧‧‧第二導線M1R‧‧‧冗餘導線M2‧‧‧輸出繞線導線M2R‧‧‧冗餘輸出繞線導線V0‧‧‧通路V1‧‧‧通路
在本文中參考附圖描述各種技術之實施方案。然而，應理解，附圖僅繪示本文描述之各種實施方案且不意在限制本文描述之各種技術之實施例。 圖1A至圖1C繪示技術中已知之一單元佈局之圖。 圖2A至圖2E繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一單元佈局之圖。 圖3A至圖3B繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一多指單元佈局之圖。 圖4繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一方法之一程序流程圖。 圖5繪示根據本文描述之各種實施方案之用於在實體設計中減緩電阻之一系統之一圖。
200‧‧‧單元
200A‧‧‧輸出負載充電
210‧‧‧第一電晶體
212‧‧‧第二電晶體
M0‧‧‧第一導線
M1‧‧‧第二導線
M1R‧‧‧冗餘導線
M2‧‧‧輸出繞線導線
V0‧‧‧通路
V1‧‧‧通路

Claims (20)

  1. 一種積體電路，其包括：具有複數個電晶體之一單元，該複數個電晶體包含一第一類型之一第一電晶體及不同於該第一類型之一第二類型之一第二電晶體；一第一導線，其將該第一電晶體耦合至該第二電晶體，其中該第一導線設置於一第一金屬層中；及一第二導線，其將該第一導線耦合至一輸出繞線導線，其中該第二導線設置於不同於該第一金屬層之一第二金屬層中；及一冗餘導線，其進一步將該第一導線耦合至該輸出繞線導線，其中該冗餘導線設置於不同於該第一及第二金屬層之一第三金屬層中。
  2. 如請求項1之積體電路，其中該第一電晶體包括一p型場效電晶體(PFET)，且該第二電晶體包括一n型FET(NFET)。
  3. 如請求項1之積體電路，其中該第一導線包括將該第一電晶體電耦合至該第二電晶體之一第一金屬導線。
  4. 如請求項1之積體電路，其中該第一導線包括額外導線，該等額外導線將該第一電晶體電耦合至具有一第一極性之一第一電力軌且將該第二電晶體電耦合至具有不同於該第一極性之一第二極性之一第二電力軌。
  5. 如請求項1之積體電路，其中該第一導線平行於該輸出繞線導線，且其中該第二導線垂直於該第一導線及該輸出繞線導線安置。
  6. 如請求項1之積體電路，其中該冗餘導線平行於該第二導線。
  7. 如請求項1之積體電路，其中該冗餘導線包括將該第一導線電耦合至該輸出繞線導線之複數個冗餘導線。
  8. 如請求項1之積體電路，其中該輸出繞線導線包括彼此平行之複數個輸出繞線導線，其中該第二導線經耦合至該複數個輸出繞線導線之各者，且其中該冗餘導線經耦合至該複數個輸出繞線導線之各者。
  9. 如請求項8之積體電路，其中該複數個輸出繞線導線形成於互連件之多個層級，其中互連件之各層級包含至少兩個平行導線，其中互連件之各層級藉由至少四個通路耦合至下方之互連件之前一層級且藉由至少兩個通路耦合至上方之互連件之下一層級。
  10. 如請求項1之積體電路，其中在輸出負載充電期間，電流經由該第一導線、該第二導線及該冗餘導線流動通過該第一電晶體至該輸出繞線導線，且其中在輸出負載充電期間，該第二電晶體係非作用中的。
  11. 如請求項1之積體電路，其中在輸出負載放電期間，電流經由該第一導線、該第二導線及該冗餘導線從該輸出繞線導線流動通過該第二電晶 體，且其中在輸出負載放電期間，該第一電晶體係非作用中的。
  12. 如請求項1之積體電路，其中在輸出負載充電及放電期間，該冗餘導線降低該單元之一輸出網電阻。
  13. 如請求項1之積體電路，其中在輸出負載充電及放電期間，由於通過該單元之電流在該第二導線與該冗餘導線之間分離，該冗餘導線降低該單元對電遷移之敏感度。
  14. 一種積體電路，其包括：一第一類型之一第一電晶體；不同於該第一類型之一第二類型之一第二電晶體；一第一互連件，其電耦合該第一電晶體及該第二電晶體，其中該第一互連件設置於一第一金屬層中；及複數個第二互連件，其等藉由將複數個導電分支安置於該第一互連件與該輸出繞線連接之間而將該第一互連件電耦合至一輸出繞線連接，其中該第二互連件設置於一第二金屬層中。
  15. 如請求項14之積體電路，其中該第一互連件平行於該輸出繞線連接，且其中該複數個第二互連件垂直於該第一互連件及該輸出繞線連接安置。
  16. 如請求項14之積體電路，其中在輸出負載充電及放電期間，該複數 個第二互連件降低該積體電路之一輸出網電阻。
  17. 如請求項14之積體電路，其中在輸出負載充電及放電期間，由於電流在該複數個第二互連件之間分離，該複數個第二互連件降低該積體電路對電遷移之敏感度。
  18. 一種製造一積體電路之方法，其包括：使用一第一導線將一第一電晶體電耦合至一第二電晶體，其中該第一導線設置於一第一金屬層中；使用一第二導線將該第一導線電耦合至一輸出導線，其中該第二導線設置於不同於該第一金屬層之一第二金屬層中；及使用一冗餘導線將該第一導線電耦合至該輸出導線，其中該冗餘導線設置於不同於該第一及第二金屬層之一第三金屬層中。
  19. 如請求項18之方法，其中在輸出負載充電及放電期間，該冗餘導線降低該積體電路之一輸出網電阻。
  20. 如請求項18之方法，其中在輸出負載充電及放電期間，由於電流在該第二導線與該冗餘導線之間分離，該冗餘導線降低該積體電路對電遷移之敏感度。
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