WO2015102107A1 - 積層配線基板およびこれを備える検査装置 - Google Patents

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Definitions

  • the present invention relates to a multilayer wiring board composed of a ceramic layer and a resin insulating layer, and an inspection apparatus including the multilayer wiring board.
  • probe cards In which probe pins are formed on a ceramic multilayer substrate are widely used.
  • the number of terminals and the pitch of terminals have been reduced, so that some layers of a ceramic multilayer substrate can be easily formed with polyimide or the like.
  • a laminated wiring board replaced with a resin insulating layer is used.
  • a plurality of surface electrodes 103 connected to the probe pins are formed on the upper surface of the multilayer wiring substrate 100 at a narrow pitch.
  • a plurality of back surface electrodes 104 are formed on the lower surface of the multilayer wiring substrate 100 so as to correspond to the front surface electrodes 103 and are respectively connected to the corresponding front surface electrodes 103. Each back electrode 104 is provided for connection to an external mounting substrate.
  • a rewiring structure is formed inside the resin laminate 102 and the ceramic laminate 101 so that the pitch between the adjacent back surface electrodes 104 is wider than the pitch between the adjacent front surface electrodes 103.
  • the resin laminate 102 closer to the surface electrode 103 it is necessary to make the wiring formed in the inside thin and to reduce the distance between adjacent wirings. It is composed of a resin insulating layer 102a made of polyimide or the like that can form an appropriate wiring.
  • the ceramic laminate 101 that has a relatively large space for wiring formation is composed of the ceramic layer 101a having higher rigidity than the resin insulating layer 102a and having a linear expansion coefficient close to that of an inspection medium such as an IC wafer. ing.
  • the conventional multilayer wiring substrate 100 is formed by a laminated structure of the ceramic laminate 101 and the resin laminate 102, for example, when the resin laminate 102 is formed on the ceramic laminate 101, the resin laminate 102 is formed. Due to the curing shrinkage, residual stress is generated inside the multilayer wiring substrate 100.
  • the present invention has been made in view of the above-described problems.
  • a multilayer wiring board in which a resin laminate is laminated on a ceramic laminate, the interface peeling between the resin laminate and the ceramic laminate is reduced, and It aims at reducing the curvature of a wiring board.
  • the multilayer wiring board of the present invention includes a ceramic laminate in which a plurality of ceramic layers are laminated and a plurality of resin insulating layers, and is laminated on the ceramic laminate.
  • a resin laminate, and a dummy conductor for relaxing the shrinkage stress of the resin laminate is provided in the resin laminate.
  • the dummy conductor for relaxing the shrinkage stress of the resin laminate since the dummy conductor for relaxing the shrinkage stress of the resin laminate is provided in the resin laminate, the dummy conductor suppresses the shrinkage against the shrinkage of the resin laminate when the resin laminate is formed on the ceramic laminate. Will work. If it does so, since the stress which acts on the interface of a ceramic laminated body and a resin laminated body will decrease, the interface peeling of a resin laminated body and a ceramic laminated body can be reduced.
  • the dummy conductor is disposed at a peripheral portion of the resin laminate in a plan view.
  • the stress caused by the shrinkage of the resin laminate is higher at the peripheral edge than at the center, and peeling at this interface may occur with the peripheral edge of the interface as the starting point.
  • the dummy conductor is arranged at the peripheral edge of the resin laminate in plan view, that is, at a position close to the base point of interface peeling between the semi-rack laminate and the resin laminate. In this way, since the stress acting on the base point can be efficiently relaxed, it is easy to reduce the interface peeling between the resin laminate and the ceramic laminate and to reduce the warpage of the multilayer wiring board.
  • the dummy conductor may be a dummy via conductor.
  • a plurality of the dummy via conductors may be provided, and at least a pair of the dummy conductors among the plurality of dummy conductors may be arranged at a point-symmetrical position with respect to the center of the resin laminate in a plan view.
  • the resin laminate When the resin laminate is cured and shrunk, the resin laminate tends to shrink from the periphery toward the center when viewed in a plan view, for example.
  • the amount of shrinkage suppression of the portion where each dummy via conductor of the resin laminate is arranged With respect to the center, the amount of shrinkage suppression is greater than the portion of the resin laminate that is opposite to the location where each dummy via conductor is disposed. If it does so, the unbalance of the shrinkage
  • the resin laminate may have a rectangular shape in plan view, and the dummy via conductors may be disposed at each of the four corners of the resin laminate in plan view.
  • the shrinkage stress acts most strongly at the four corners when the resin laminate shrinks, and therefore, the interface peeling between the resin laminate and the ceramic laminate is the four corners. This is likely to occur with the part as a base point. Therefore, by disposing dummy via conductors at the four corners of the resin laminate, the shrinkage stress acting on the four corners can be relieved, so that peeling of the resin laminate from the ceramic laminate can be reduced. Further, since each dummy via conductor is disposed at a point-symmetrical position with respect to the center of the resin laminate in plan view, warpage of the laminated wiring board can be reduced.
  • an in-plane conductor formed in the resin laminate may be further provided, and the dummy via conductor may be connected to the in-plane conductor.
  • the adhesion force of the dummy via conductor to the resin laminate is improved by the in-plane conductor, and therefore the shrinkage of the resin laminate by the dummy via conductor is smaller than when the dummy via conductor is not connected to the in-plane conductor. Stress relaxation effect is improved.
  • another dummy via conductor different from the dummy via conductor may be further provided, and the other dummy via conductor may be connected to the in-plane conductor.
  • the effect of reducing the shrinkage stress of the resin laminate is further improved.
  • a first via conductor provided in the ceramic laminate and a second via conductor provided in the resin laminate are further provided, and end faces of the first via conductor and the second via conductor are connected to each other. May be.
  • a connection portion between the first via conductor and the second via conductor which is higher than the adhesion strength between the resin laminate and the ceramic laminate, is formed at the interface between the resin laminate and the ceramic laminate.
  • the adhesion strength of the interface between the ceramic laminate and the ceramic laminate is reinforced by the connecting portion.
  • the second via conductor in the resin laminate functions as a support that prevents the resin laminate from contracting. Interfacial peeling of the ceramic laminate can be reduced.
  • connection portion between the first via conductor and the second via conductor may be disposed on a peripheral portion of the resin laminate in plan view.
  • the peripheral edge of the interface between the resin laminate and the ceramic laminate, where the shrinkage stress of the resin laminate acts strongly is reinforced by the connection portion between the first via conductor and the second via conductor, the resin laminate And interfacial peeling between the ceramic laminates can be further reduced.
  • the predetermined dummy via conductor is connected to an end surface of the second via conductor opposite to the end surface connected to the first via conductor, whereby the first via conductor, the second via conductor, and the The predetermined dummy conductors may be arranged at positions where they overlap in plan view.
  • the dummy via conductor for reducing the shrinkage stress of the resin laminate is supported by the first via conductor formed in the ceramic laminate, the dummy via conductor and the second via conductor are laminated with the resin laminate. It can function as a support that prevents the body from contracting.
  • the end face of the first via conductor opposite to the end face connected to the second via conductor may be connected to an electrode pad provided in the ceramic laminate. If it does in this way, since the curvature of a ceramic laminated body can be reduced with an electrode pad, the curvature of a laminated wiring board can be reduced.
  • the volume of the dummy conductor may be larger than the volume of the second via conductor. This improves the shrinkage stress relaxation effect of the resin laminate by the dummy via conductor as compared with the case where the dummy via conductor has the same volume as that of the second via conductor. Therefore, the interface between the resin laminate and the ceramic laminate is improved. The increase in the resistance value of the in-plane conductor due to the peeling, the warpage of the laminated wiring board, and the flatness of the resin laminate can be reduced.
  • the area of the resin laminate in plan view may be smaller than the area of the ceramic laminate in plan view.
  • the shrinkage stress acting on the peripheral edge of the interface which is the base point of the interface peeling between the resin laminate and the semi-rack laminate, increases as the area of the resin laminate in plan view increases. Therefore, by making the area of the resin laminate in plan view smaller than that of the ceramic laminate, the interface between the resin laminate and ceramic laminate is compared to the case where the areas of both laminates are made equal in plan view. Peeling can be reduced.
  • both end faces of the dummy via conductor may be connected to an electrode pad provided in the resin laminate.
  • the electrode pad improves the adhesion force of the dummy via conductor to the resin laminate, and therefore the shrinkage stress of the resin laminate due to the dummy via conductor is smaller than when the dummy via conductor is not connected to the electrode pad. Mitigation effect is improved.
  • each of the plurality of ceramic layers may be formed of a ceramic green sheet whose main component is ceramic containing borosilicate glass.
  • a low temperature co-fired ceramic LTCC
  • Ag of a low resistance conductor can be used for wiring electrodes such as in-plane conductors formed in the ceramic laminate.
  • the ceramic laminate may further include a shrinkage suppression layer that suppresses shrinkage during firing of the ceramic layer.
  • a shrinkage suppression layer that suppresses shrinkage during firing of the ceramic layer.
  • a wiring structure in the ceramic laminate and the resin laminate is formed so that a pitch between adjacent lower surface side connection electrodes is wider than a pitch between adjacent upper surface side connection electrodes. May be.
  • the interface peeling between the resin laminated body and the ceramic laminated body, the warpage of the laminated wiring board, and the wiring in the resin laminated body caused by the warpage of the resin laminated body Each increase in the resistance value can be reduced.
  • this laminated wiring board may be used in an inspection apparatus for inspecting a semiconductor.
  • the laminated wiring board can be used as a probe card by connecting, for example, probe pins to each of the upper surface side connection electrodes.
  • the dummy conductor for relaxing the shrinkage stress of the resin laminate is provided in the resin laminate, when the resin laminate is formed on the ceramic laminate, the dummy conductor causes the resin laminate to shrink. On the other hand, it acts to suppress contraction. If it does so, since the stress which acts on the interface of a ceramic laminated body and a resin laminated body will decrease, the interface peeling of a resin laminated body and a ceramic laminated body can be reduced.
  • FIG. 1 is a cross-sectional view of a multilayer wiring board according to a first embodiment of the present invention. It is sectional drawing of the laminated wiring board concerning 2nd Embodiment of this invention. It is sectional drawing of the laminated wiring board concerning 3rd Embodiment of this invention. It is sectional drawing of the laminated wiring board concerning 4th Embodiment of this invention. It is sectional drawing of the laminated wiring board concerning 5th Embodiment of this invention.
  • FIG. 6 is a plan view of the multilayer wiring board of FIG. 5. FIG. 6 is a diagram showing a modification of the arrangement configuration of dummy via conductors in FIG. 5. It is sectional drawing of the laminated wiring board concerning 6th Embodiment of this invention.
  • FIG. 1 is a cross-sectional view of the multilayer wiring board 1. In FIG. 1, only the part related to the present invention is shown, and the other parts are not shown.
  • the multilayer wiring board 1 is formed by laminating a ceramic laminate 2 in which a plurality of ceramic layers 2a are laminated and a plurality of resin insulating layers 3a to 3d. And a resin laminate 3 laminated on the body 2.
  • a plurality of upper surface side connection electrodes 4 are formed on the upper surface of the uppermost resin insulation layer 3 a of the resin laminate 3 that is the upper surface of the multilayer wiring substrate 1.
  • a plurality of lower surface side connection electrodes 5 provided corresponding to each upper surface side connection electrode 4 and connected to the corresponding upper surface side connection electrode 4 are provided on the lower surface of the ceramic laminate 2 which is the lower surface of the multilayer wiring board 1. It is formed.
  • a plurality of upper surface side connection electrodes 4 are formed between the two upper surface side connection electrodes 4 in FIG. 1, and between the two lower surface side connection electrodes 5, an illustration is omitted.
  • a plurality of lower surface side connection electrodes 5 are formed.
  • the corresponding upper surface side connection electrode 4 and lower surface side connection electrode 5 are connected to the plurality of via conductors 6a to 6d, 8 and the plurality of in-plane conductors 7a to 7 formed inside the resin laminate 3 and the ceramic laminate. It is connected by an internal wiring composed of 7d.
  • the pitch between the adjacent lower surface side connection electrodes 5 is set wider than the pitch between the adjacent upper surface side connection electrodes 4, and each of the corresponding upper surface side connection electrodes 4 and lower surface side connection electrodes 5 is connected to each other.
  • a rewiring structure is formed in the ceramic laminate 2 and the resin laminate 3 by the internal wiring.
  • a ceramic green sheet made of a low temperature co-fired ceramic (LTCC) mainly composed of a ceramic (for example, alumina) containing borosilicate glass is used. It can.
  • LTCC low temperature co-fired ceramic
  • HTCC high-temperature fired ceramic
  • the ceramic laminate 2 may have a configuration in which a shrinkage suppression layer that suppresses shrinkage during firing of each ceramic layer 2a is disposed between adjacent ceramic layers 2a.
  • a shrinkage suppression layer that suppresses shrinkage during firing of each ceramic layer 2a is disposed between adjacent ceramic layers 2a.
  • a ceramic material that does not shrink at the firing temperature of each ceramic layer 2a can be used. If it does in this way, since the curvature of the ceramic laminated body 2 after baking will reduce, the curvature of the multilayer wiring board 1 will reduce in connection with this.
  • Each lower surface side connection electrode 5 formed on the lower surface of the ceramic laminate 2 is formed by a printing technique using a conductive paste containing a metal such as Ag, Al, or Cu. At this time, Ni / Au plating may be further applied to the surface of each lower surface side connection electrode 5.
  • the in-plane conductor 7d formed on the upper surface of the ceramic laminate 2 and the in-plane conductor (not shown) formed therein include a metal such as Ag, Al, or Cu on the main surface of each ceramic layer 2a. Each of them is formed by a printing technique using the contained conductive paste.
  • the in-plane conductor 7d and the in-plane conductor (not shown) are formed of Ag.
  • the via conductor 8 formed inside the ceramic laminate 2 in FIG. 1 is composed of a continuous body of via elements formed in each ceramic layer 2a, and each via element is, for example, a laser on the ceramic layer 2a.
  • Each of the through-holes formed using, for example, is formed by filling a conductive paste containing any of Ag, Al, Cu, or the like using a printing technique.
  • the resin insulation layers 3a to 3d forming the resin laminate 3 are each formed of a thermosetting resin such as polyimide or glass epoxy resin.
  • the Young's modulus of each ceramic layer 2a is about 220 GPa, whereas each of the resin insulation layers 3a to 3d formed of polyimide is 1 to 5 GPa, and each of the resin insulation layers 3a to 3d Young's modulus is smaller than each ceramic layer 2a.
  • the in-plane conductors 7a to 7c and the via conductors 6a to 6d formed in the resin laminate 3 Any of metals such as Cu, Ag, and Al can be used.
  • the in-plane conductors 7a to 7c are respectively formed on the main surfaces of the predetermined resin insulating layers 3a to 3d.
  • the ceramic laminate 2 is prepared in advance, and then the resin laminate 3 is laminated on the ceramic laminate 2.
  • the resin laminate 3 on the ceramic laminate 2 is cured, a residual stress is generated in the laminated wiring board 1 due to curing shrinkage of the resin laminate 3, and the interface between the ceramic laminate 2 and the resin laminate 3 is generated. Peeling or warping of the laminated wiring board 1 occurs.
  • Interfacial peeling between the ceramic laminate 2 and the resin laminate 3 occurs because of the adhesion strength at the interface between the adjacent ceramic layers 2a, the adhesion strength at the interfaces between the adjacent resin insulating layers 3a to 3d, and the adjacent ceramic layers 2a and the resin. This is because, among the adhesion strengths at the interface of the insulating layer 3d, the adhesion strength at the interface between the ceramic layer 2a made of a different material and the resin insulation layer 3d is the lowest. Further, at the interface between the ceramic layer 2a and the resin insulating layer 3d, the residual stress acts more strongly at the peripheral portion than at the central portion. Therefore, interface peeling between the ceramic laminate 2 and the resin laminate 3 often occurs with the peripheral edge of the interface as a base point.
  • a plurality of dummy electrode pads that are not related to the wiring in the multilayer wiring board 1 are formed in the non-formation regions of the in-plane conductors 7a to 7c and the via conductors 6a to 6d in the resin multilayer body 3, respectively.
  • 9 (corresponding to the “dummy conductor” of the present invention) is provided as an electrode for reducing the shrinkage stress when the resin laminate 3 is cured.
  • the dummy electrode pads 9 are respectively disposed on the peripheral edge of the resin laminate 3 in plan view, which is a region where the residual stress is high in the resin laminate 3.
  • positioning location of each above-mentioned dummy electrode pad 9 is an example, and if it is an empty space in the resin laminated body 3, it can change suitably. Further, the number of arrangements can be changed as appropriate.
  • the inspection apparatus includes the above-described laminated wiring board 1 and a plurality of probe pins connected to the upper surface side connection electrodes 4 formed on the upper surface of the laminated wiring board 1, for example, a semiconductor element before dicing
  • a probe card used in a wafer test such as (for example, LSI).
  • this probe card determines the quality of the electrical characteristics of the LSI chip by applying the tip of the probe pin on the bonding pad of the LSI chip.
  • the ceramic laminate 2 is prepared.
  • the ceramic laminate 2 is formed by laminating the ceramic layers 2a prepared individually in a predetermined order, and pressing and firing the laminated layers.
  • each via element body of the via conductor 8 formed in each ceramic layer 2a is formed, for example, by forming a via hole in the ceramic layer 2a by laser processing, and using Cu, Ag, Al of the via hole using a printing technique.
  • Each is formed by filling a conductive paste containing any metal.
  • the other via conductors excluding the via body are formed in the same manner.
  • the in-plane conductor 7d formed on the main surface of each ceramic layer 2a is formed by a printing technique using a conductive paste containing any one metal of Cu, Ag, and Al (Ag in this embodiment). be able to.
  • the resin laminate 3 can be formed by a build-up method or thin film lamination.
  • an in-plane conductor 7c and a via conductor 6d are formed by laminating a resin insulating layer 3d with a copper foil on the upper surface of the prepared ceramic laminate 2.
  • glass epoxy resin, polyimide, or the like can be used as a material for forming the resin insulating layer 3d.
  • the in-plane conductor 7c can be obtained by patterning a copper foil by etching.
  • the via conductor 6d is formed, for example, by forming a via hole in the resin insulating layer 3d by laser processing and performing via fill plating with a metal such as Cu, Ag, or Al on the via hole.
  • the laminated wiring board 1 is obtained by repeating the lamination, via conductor formation, and in-plane conductor formation of the resin insulating layers 3a to 3c with copper foil for each layer.
  • the dummy electrode pad 9 is also formed together with the in-plane conductor 7a.
  • each upper surface side connection electrode 4 can be formed by the same method as each of the in-plane conductors 7a to 7c.
  • the resin insulating layer 3d is formed on the prepared ceramic laminate 2 by applying polyimide or the like.
  • an in-plane conductor 7c is formed after the via conductor 6d is formed by photolithography.
  • a Ti film as a base electrode is formed on the resin insulating layer 3d by sputtering or the like, and a Cu film is formed on the Ti film by sputtering or the like. And it can form by forming a Cu film
  • the multilayer wiring board 1 is obtained by repeatedly applying polyimide, forming via conductors, and forming in-plane conductors for the resin insulating layers 3a to 3c for each layer.
  • the dummy electrode pad 9 is also formed together with the in-plane conductor 7a.
  • Each upper surface side connection electrode 4 can be formed by a method similar to that for each of the in-plane conductors 7a to 7c.
  • a Ni / Au film may be formed on each upper surface side connection electrode 4 and each lower surface side connection electrode 5 by electrolysis or electroless plating.
  • the upper surface side connection electrodes 4 and the in-plane conductors 7a to 7c are surfaces formed on the ceramic laminate 2 by using a printing technique.
  • the inner conductor for example, the in-plane conductor 7d
  • the dummy electrode pad 9 for reducing the shrinkage stress of the resin laminate 3 is provided in the resin laminate 3, the resin laminate 3 is formed on the ceramic laminate 2. At this time, the dummy electrode pad 9 functions to suppress the contraction of the resin laminate 3. If it does so, since the stress which acts on the interface of the ceramic laminated body 2 and the resin laminated body 3 reduces, the interface peeling of the resin laminated body 3 and the ceramic laminated body 2 can be reduced.
  • the stress acting on the interface between the ceramic laminate 2 and the resin laminate 3 is reduced, the warp of the multilayer wiring board 1 is reduced. Further, since the flatness of the in-plane conductors 7a to 7c formed in the resin laminate 1 is improved by reducing the warpage of the multilayer wiring board 1, the in-plane conductors 7a to 7c are curved. The increase in resistance value can be reduced.
  • the residual stress generated by the curing shrinkage of the resin laminate 3 is higher at the peripheral portion than at the central portion at the interface between the ceramic laminate 2 and the resin laminate 3, and at this interface. Separation often occurs with the periphery of the interface as a base point. Accordingly, the dummy electrode pad 9 is arranged at the peripheral edge of the resin laminate 3 in a plan view, that is, by being arranged at a position close to the base point of the interface peeling between the semi-rack laminate 2 and the resin laminate 3, it acts on the base point. Since stress can be relaxed efficiently, reduction of interface peeling between the resin laminate 3 and the ceramic laminate 2 and reduction of warpage of the multilayer wiring board 1 are facilitated.
  • each ceramic layer 2a is formed of a low-temperature co-fired ceramic (ceramic green sheet) whose main component is a ceramic containing borosilicate glass, and therefore, an in-plane conductor formed in the ceramic laminate 2 A low-resistance conductor such as Ag can be used for the wiring electrodes.
  • the ceramic laminate 2 and the resin laminate 3 are arranged so that the pitch between the adjacent lower surface side connection electrodes 5 is wider than the pitch of the adjacent upper surface side connection electrodes 4.
  • a rewiring structure is formed in the inside.
  • the upper surface side connection electrodes 4 arranged at a narrow pitch are formed on the resin laminate 3 side where fine wiring can be easily formed.
  • the multilayer wiring board 1 is suitable as a board used for a probe card for performing an electrical inspection of a recent semiconductor element in which terminals have a narrow pitch.
  • FIG. 2 is a cross-sectional view of the laminated wiring board 1a. In FIG. 2, only the portion related to the present invention is shown, and the other portions are not shown.
  • the laminated wiring board 1a according to this embodiment differs from the laminated wiring board 1 of the first embodiment described with reference to FIG. 1 in that the shrinkage provided in the resin laminate 3 is shown in FIG. That is, the plurality of dummy conductors for stress relaxation are composed of dummy electrode pads 9 and dummy via conductors 10a. Since other configurations are the same as those of the multilayer wiring board 1 of the first embodiment, the description thereof is omitted by giving the same reference numerals.
  • a dummy via conductor 10a is provided in the resin insulating layer 3b at a position overlapping with the dummy electrode pad 9 in a plan view, and the upper end surface of the dummy via conductor 10a is connected to the dummy electrode pad 9.
  • the dummy electrode pad 9 improves the fixing force of the dummy via conductor 10a to the resin laminate 3, so that the dummy via conductor 10a is connected to the dummy electrode pad. Compared with the case where there is not, the contraction stress relaxation effect of the resin laminated body 3 by the dummy via conductor 10a improves.
  • the dummy conductor does not necessarily need to be configured by the dummy electrode pad 9 and the dummy via conductor 10a, and may be configured by only the dummy via conductor 10a.
  • the lower end surface of the dummy via conductor 10a may be connected to another electrode pad. In this case, the adhering force of the dummy via conductor 10a to the resin laminate 3 is increased.
  • FIG. 3 is a cross-sectional view of the multilayer wiring board 1b. In FIG. 3, only the part related to the present invention is shown, and the other parts are not shown.
  • the laminated wiring board 1b according to this embodiment differs from the laminated wiring board 1a of the second embodiment described with reference to FIG. 2 in that it is formed on the upper surface of the resin insulating layer 3c as shown in FIG.
  • the in-plane conductor 7b1 extends toward the dummy via conductor 10a, and the lower end surface of the dummy via conductor 10a is connected to the in-plane conductor 7b1. Since other configurations are the same as those of the multilayer wiring board 1a of the second embodiment, the description thereof is omitted by giving the same reference numerals.
  • the adhesion force of the dummy via conductor 10a to the resin laminate 3 is improved by the in-plane conductor 7b1, so the dummy via conductor 10a becomes the in-plane conductor 7b1.
  • the relaxation effect of the shrinkage stress of the resin laminate 3 by the dummy via conductor 10a is improved.
  • FIG. 4 is a cross-sectional view of the multilayer wiring board 1c. In FIG. 4, only the parts related to the present invention are shown, and the other parts are not shown.
  • the laminated wiring board 1c according to this embodiment differs from the laminated wiring board 1b of the third embodiment described with reference to FIG. 3 in that the resin insulation of the lowermost layer of the resin laminate 3 is shown in FIG.
  • the via conductor 6d formed in the layer 3d and the end faces of the via conductor 8 formed in the ceramic laminate 2 are connected to each other, and the dummy conductor arrangement portion constituted by the dummy electrode pad 9 and the dummy via conductor 10a Is different. Since other configurations are the same as those of the multilayer wiring board 1b of the third embodiment, the description thereof is omitted by giving the same reference numerals.
  • the via conductor 6d formed in the lowermost resin insulation layer 3d of the resin laminate 3 and the via conductor 6c formed in the resin insulation layer 3c on the via conductor 6d are formed in the ceramic laminate 2.
  • the via conductors 8 are arranged at positions where they overlap with each other in plan view, and the end surfaces of the via conductor 8 of the ceramic laminate 2 and the via conductor 6d of the lowermost resin insulating layer 3d are connected to each other.
  • the via conductor 6c of the resin insulating layer 3c and the via conductor 6d of the resin insulating layer 3d are connected via the in-plane conductor 7c.
  • a dummy conductor composed of the dummy electrode pad 9 and the dummy via conductor 10a is connected to the in-plane conductor 7b1 formed on the upper surface of the resin insulating layer 3c, which connects the via conductor 6c and the via conductor 6b in the resin laminate 3. Is connected.
  • the via conductor 8 formed in the ceramic laminate 2 in this embodiment corresponds to the “first via conductor” of the present invention, and the via conductor 6 d in the resin laminate 3 connected to the upper end surface of the via conductor 8.
  • the via conductor 8 of the ceramic laminate 2 may be referred to as a first via conductor 8
  • the via conductor 6d of the resin laminate 3 may be referred to as a second via conductor 6d.
  • veer conductor 8 of the ceramic laminated body 2 and resin laminated body which are higher than the adhesive strength of the resin laminated body 3 and the ceramic laminated body 2 in the interface of the resin laminated body 3 and the ceramic laminated body 2 Since the connection portion of the third second via conductor 6d is formed, the adhesion strength at the interface between the resin laminate 3 and the ceramic laminate 2 is reinforced by the connection portion. Further, the first via conductor 8 and the second via conductor 6d are firmly connected, so that the second via conductor 6d in the resin laminate 3 functions as a support that prevents the resin laminate 2 from contracting. Therefore, interface peeling between the resin laminate 3 and the ceramic laminate 2 can be reduced.
  • connection part of the 1st via conductor 8 and the 2nd via conductor 6d is arrange
  • the resin laminated body to which the shrinkage stress of the resin laminated body 3 acts strongly 3 and the peripheral portion of the interface between the ceramic laminate 2 are reinforced by the connection portion between the first via conductor 8 and the second via conductor 6d. Therefore, interface peeling between the resin laminate 3 and the ceramic laminate 2 can be reduced by the connection portion.
  • FIGS. 5 is a cross-sectional view of the multilayer wiring board 1d
  • FIG. 6 is a plan view of the multilayer wiring board 1d. In FIGS. 5 and 6, only the portion related to the present invention is shown, and the other portions are not shown.
  • the laminated wiring board 1d according to this embodiment differs from the laminated wiring board 1c of the fourth embodiment described with reference to FIG. 4 in that the first via conductor 8 of the ceramic laminated body 2 is shown in FIG. A second via conductor 6d of the resin laminate 3, a via conductor 6c formed in the resin insulating layer 3c on the resin insulating layer 3d on which the second via conductor 6d is formed, and a dummy via conductor 10a. In other words, they are arranged at positions where they are superposed in plan view.
  • Other configurations are the same as those of the laminated wiring board 1c of the fourth embodiment, and therefore, the description thereof is omitted by giving the same reference numerals.
  • the dummy via conductor 10a is connected to the first via conductor 6b via the in-plane conductor 7b1, via conductor 6c, and in-plane conductor 7c disposed between the dummy via conductor 10a and the second via conductor 6d. It is connected to the end face (upper end face) opposite to the end face (lower end face) connected to the via conductor 8.
  • the resin laminate 3 has a rectangular shape in plan view, and dummy via conductors 10a are disposed at the four corners of the rectangular resin laminate 3, respectively.
  • Such an arrangement configuration of the dummy via conductors 10a can be said to be that the pair of dummy via conductors 10a arranged on the same diagonal line are arranged at point-symmetrical positions with respect to the center of the resin laminate 3 in plan view.
  • FIG. 6 shows a plurality of other via conductors 11 formed inside the ceramic laminate 2 (not shown in FIG. 5).
  • the other via conductors 11 and the first via conductors 8 are Each is connected to the corresponding lower surface side connection electrode 5.
  • the dummy via conductor 10a is disposed at a position where it overlaps with each of the first via conductor 8 and the second via conductor 6d in plan view, and is connected to the first via conductor 8 at the end faces.
  • the two via conductors 6d are connected via the via conductors 6c and the like.
  • the resin laminate 3 tends to shrink from the periphery toward the center when viewed in a plan view, for example.
  • the dummy via conductor 10a is disposed only in one of the four corners of the resin laminate 3 in a plan view, around the place where the dummy via conductor 10a is disposed in the resin laminate 3. While the shrinkage stress relaxation amount is large, the shrinkage stress relaxation amount around the remaining corners is small. As a result, an unbalance of the amount of relaxation of the shrinkage stress occurs in the resin laminate 3 and the warp of the laminated wiring board 1 may occur.
  • the pair of dummy via conductors 10a positioned on the same diagonal line of the resin laminate 3 having a rectangular shape in plan view can be It will be arranged at a point-symmetrical position with respect to the center. Then, since the balance of the shrinkage suppression amount by each dummy via conductor 10a is improved in the resin laminate 3, the warp of the laminated wiring board 1d can be reduced.
  • the shrinkage stress acts most strongly at the four corners when the resin laminate 3 contracts, and therefore the resin laminate 3 and the ceramic laminate 2.
  • the interfacial peeling is likely to occur with the four corners as base points. Therefore, by disposing the dummy via conductors 10a at the four corners of the resin laminate 3, the shrinkage stress acting on the four corners is reduced, so that the interface peeling between the resin laminate 3 and the ceramic laminate 2 can be reduced. .
  • FIG. 7 is a view showing a modification of the arrangement configuration of the dummy via conductors 10a, and corresponds to FIG.
  • the dummy via conductors 10a are arranged only at the four corners of the rectangular resin laminate 3 in plan view.
  • the dummy via conductors 10a may be arranged side by side at predetermined intervals along each side. In this way, since the dummy via conductors 10a can relieve the shrinkage stress at the time of curing shrinkage in substantially the entire region of the peripheral edge that is the base point of the interface peeling between the resin laminate 3 and the ceramic laminate 2, The effect of reducing interfacial peeling is further improved.
  • the dummy via conductors 10a are arranged in a balanced manner (point-symmetric arrangement) at the peripheral edge of the resin laminate 3, it is possible to reduce the warpage of the laminated wiring board 1d.
  • FIG. 8 is a cross-sectional view of the multilayer wiring board 1e. Moreover, in FIG. 8, only the part relevant to this invention is shown in figure, and the other part is abbreviate
  • the laminated wiring board 1e according to this embodiment differs from the laminated wiring board 1d of the fifth embodiment described with reference to FIG. 5 in that the first via conductor 8 of the ceramic laminated body 2 is shown in FIG.
  • another dummy via conductor 10b different from the dummy via conductor 10a arranged at a position overlapping in plan view is further provided. Since other configurations are the same as those of the multilayer wiring board 1d of the fifth embodiment, the description thereof is omitted by attaching the same reference numerals.
  • another dummy via conductor 10b is further connected to the in-plane conductor 7b1 to which the lower end surface of the dummy via conductor 10a is connected.
  • one dummy via conductor 10b is provided above and below the in-plane conductor 7b1, and both dummy via conductors 10b are arranged at positions where they overlap in plan view.
  • both dummy via conductors 10b are connected to the dummy electrode pad 9b at the end surface opposite to the end surface connected to the in-plane conductor 7b1, and the dummy conductors are respectively constituted by the dummy via conductor 10b and the dummy electrode pad 9b.
  • FIG. 9 is a cross-sectional view of the laminated wiring board 1f. In FIG. 9, only the part related to the present invention is shown, and the other parts are not shown.
  • the laminated wiring board 1f according to this embodiment differs from the laminated wiring board 1d of the fifth embodiment described with reference to FIG. 5 in that, as shown in FIG. 9, the volume of the dummy via conductor 10a is a resin laminated body. 3 is larger than the via conductors 6a to 6d formed in the circuit board. Since other configurations are the same as those of the multilayer wiring board 1d of the fifth embodiment, the description thereof is omitted by giving the same reference numerals.
  • the effect of reducing the shrinkage stress of the resin laminate 3 by the dummy via conductor 10a is improved. Therefore, the in-plane conductors 7a, 7b1, and 7b1 in the resin laminate 3 are caused by the peeling of the interface between the resin laminate 3 and the ceramic laminate 2, the warpage of the laminated wiring board 1f, and the flatness of the resin laminate 3. Each increase in the resistance value of 7c can be reduced.
  • FIG. 10 is a cross-sectional view of the laminated wiring board 1g. In FIG. 10, only the parts related to the present invention are shown, and the other parts are not shown.
  • the laminated wiring board 1g according to this embodiment is different from the laminated wiring board 1d of the fifth embodiment described with reference to FIG. 5 in that the area in plan view of the resin laminate 3 is as shown in FIG. It is smaller than the ceramic laminate 2. Since other configurations are the same as those of the multilayer wiring board 1d of the fifth embodiment, the description thereof is omitted by attaching the same reference numerals.
  • the shrinkage stress acting on the peripheral edge of the interface which is the base point of the interface peeling between the resin laminate 3 and the semi-rack laminate 2 increases as the area of the resin laminate 3 in plan view increases. Get higher. Therefore, by making the area of the resin laminate 3 in plan view smaller than that of the ceramic laminate 2, the resin laminate 3 and the ceramic laminate 2 can be made to have the same area in plan view. Interfacial peeling between the laminate 3 and the ceramic laminate 2 can be reduced.
  • FIG. 11 is a cross-sectional view of the laminated wiring board 1h. Moreover, in FIG. 11, only the part relevant to this invention is shown in figure, and the other part is abbreviate
  • the laminated wiring board 1h according to this embodiment differs from the laminated wiring board 1d of the fifth embodiment described with reference to FIG. 5 in that the second via conductor 6d of the resin laminate 3 is shown in FIG.
  • the lower end surface of the via conductor 8a (corresponding to the “first via conductor” of the present invention, hereinafter referred to as the first via conductor 8a) of the ceramic laminate 2 connected at the end surfaces to each other is ceramic. It is connected to the electrode pad 12 provided in the laminated body 2. Since other configurations are the same as those of the multilayer wiring board 1d of the fifth embodiment, the description thereof is omitted by giving the same reference numerals.
  • the first via conductor 8 of the fifth embodiment shown in FIG. 5 is formed through the ceramic laminate 2, but in this embodiment, the length of the first via conductor 8a is short,
  • the electrode pad 12 is connected to the lower end surface which is the end surface opposite to the end surface connected to the second via conductor 6d of the first via conductor 8a. Further, the electrode pad 12 and the lower surface side connection electrode 5 are arranged between the electrode pad 12 and the lower surface side connection electrode 5 by another via conductor 8b disposed at a position overlapping with the first via conductor 8a in plan view. Is connected.
  • the electrode pad 12 improves the adhesion of the first via conductors 8a and 8b to the ceramic laminate 2, so that the first via conductor 8 penetrates the ceramic laminate 2 as shown in FIG. Compared with the case where it was formed, the curvature of the ceramic laminated body 2 can be reduced more.
  • each multilayer wiring board 1, 1 a to 1 h is configured by the ceramic laminate 2 and the resin laminate 3 laminated on the upper surface of the ceramic laminate 2.
  • the resin laminate 3 may be arranged on both the upper and lower surfaces of the ceramic laminate 2. In this way, the shrinkage stress of the resin laminate 3 on the upper surface side of the ceramic laminate 2 is offset by the shrinkage stress of the resin laminate 3 on the lower surface side, so that the warpage of the multilayer wiring board can be reduced.
  • a laminated wiring board may be formed by combining the configurations of the above-described embodiments.
  • the present invention can be applied to various laminated wiring boards in which a resin laminate is laminated on a ceramic laminate.

Abstract

　セラミック積層体上に樹脂積層体が積層されて成る積層配線基板において、樹脂積層体とセラミック積層体の界面剥離を低減させるとともに、積層配線基板の反りを低減させる。　積層配線基板１は、複数のセラミック層２ａが積層されて成るセラミック積層体２と、複数の樹脂絶縁層３ａ～３ｄが積層されて成り、セミラック積層体２に積層された樹脂積層体３とを備え、樹脂積層体３内に、該樹脂積層体の収縮応力緩和用のダミー電極パッド９が設けられている。このようにすると、ダミー電極パッド９が樹脂積層体３の収縮に対し収縮抑制の働きをすることになるため、セラミック積層体２と樹脂積層体３との界面に作用する応力が減少し、これにより、樹脂積層体３とセラミック積層体２の界面剥離並びに積層配線基板１の反りを低減することができる。

Description

積層配線基板およびこれを備える検査装置
本発明は、セラミック層と樹脂絶縁層とで構成された積層配線基板およびこの積層配線基板を備える検査装置に関する。
　ＬＳＩなどの半導体素子の電気検査には、セラミック多層基板上にプローブピンを形成したプローブカードが広く採用されている。また、近年では、半導体素子の高集積化により、その端子数の増加や、端子の狭ピッチ化が進んでいるため、セラミック多層基板の一部の層を、微細な配線形成が容易なポリイミドなどの樹脂絶縁層に置き換えた積層配線基板が用いられるようになっている。
　例えば、特許文献１に記載の積層配線基板１００では、図１２に示すように、複数のセラミック層１０１ａが積層されて成るセラミック積層体１０１と、複数の樹脂絶縁層１０２ａが積層されて成る樹脂積層体１０２とを備え、セラミック積層体１０１上に樹脂積層体１０２が積層された構造となっている。このとき、積層配線基板１００の上面には、それぞれプローブピンに接続される複数の表面電極１０３が狭ピッチで形成される。また、積層配線基板１００の下面には、各表面電極１０３に対応して設けられ、対応する表面電極１０３にそれぞれ接続された複数の裏面電極１０４が形成される。各裏面電極１０４は、外部の実装基板との接続用に設けられている。
　また、樹脂積層体１０２およびセラミック積層体１０１の内部には、隣接する裏面電極１０４間のピッチが、隣接する表面電極１０３間のピッチよりも広くなるように、再配線構造が形成されている。
　このような再配線構造を形成するに当たり、表面電極１０３に近い方の樹脂積層体１０２では、その内部に形成する配線の細線化や、隣接する配線間の距離を狭くする必要があるため、微細な配線形成が可能なポリイミド等から成る樹脂絶縁層１０２aで構成されている。また、比較的配線の形成スペースに余裕があるセラミック積層体１０１では、樹脂絶縁層１０２ａよりも剛性が高く、線膨張係数がＩＣウエハ等の検査媒体の線膨張係数に近いセラミック層１０１ａで構成されている。積層配線基板１００をこのように構成することで、端子数の増加や、端子間が狭ピッチ化された近年の半導体素子の電気検査を可能にしている。
特開２０１１－９６９４号公報（段落００１９～００２２、図１等参照）
　しかしながら、従来の積層配線基板１００は、セラミック積層体１０１と樹脂積層体１０２の積層構造で形成されているため、例えば、セラミック積層体１０１上に樹脂積層体１０２を形成する際、樹脂積層体１０２の硬化収縮により、積層配線基板１００の内部に残留応力が発生する。
　積層配線基板１００の内部に残留応力が発生すると、セラミック積層体１０１と樹脂積層体１０２との界面で剥離が生じたり、積層配線基板１００の反りが生じるおそれがある。　
　本発明は、上記した課題に鑑みてなされたものであり、セラミック積層体上に樹脂積層体が積層されて成る積層配線基板において、樹脂積層体とセラミック積層体の界面剥離を低減させるとともに、積層配線基板の反りを低減させることを目的とする。
　上記した目的を達成するために、本発明の積層配線基板は、複数のセラミック層が積層されて成るセラミック積層体と、複数の樹脂絶縁層が積層されて成り、前記セラミック積層体に積層された樹脂積層体とを備え、前記樹脂積層体内に、前記樹脂積層体の収縮応力緩和用のダミー導体が設けられていることを特徴としている。
　この場合、樹脂積層体内に、該樹脂積層体の収縮応力緩和用のダミー導体が設けられるため、セラミック積層体上に樹脂積層体を形成する際、ダミー導体が樹脂積層体の収縮に対し収縮抑制の働きをすることになる。そうすると、セラミック積層体と樹脂積層体との界面に作用する応力が減少するため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、セラミック積層体と樹脂積層体との界面に作用する応力が減少することで、積層配線基板の反りが低減する。
　また、前記ダミー導体は、平面視で前記樹脂積層体の周縁部に配置されているのが好ましい。セラミック積層体と樹脂積層体の界面において、樹脂積層体の収縮により生じる応力は、その中央部よりも周縁部の方が高く、この界面での剥離は、該界面の周縁を基点として生じる場合が多い。そこで、ダミー導体を平面視で樹脂積層体の周縁部に配置、すなわち、セミラック積層体と樹脂積層体の界面剥離の基点に近い位置に配置する。このようにすると、基点に作用する応力を効率的に緩和させることができるため、樹脂積層体とセラミック積層体の界面剥離の低減および積層配線基板の反りの低減が容易なものとなる。
　また、前記ダミー導体は、ダミービア導体であってもかまわない。ダミー導体は、その体積が大きいほど、セミラック積層体と樹脂積層体の界面剥離、および、積層配線基板の反り低減効果が高い。したがって、ダミー導体をダミービア導体とすることで、例えば、ダミー導体を面内導体により形成する場合と比較して、容易にその体積を大きくすることができるため、前記界面剥離、および、積層配線基板の反りの低減を容易に実現することができる。
　また、前記ダミービア導体を複数備え、前記複数のダミー導体のうち、少なくとも一対の前記ダミー導体が、平面視で前記樹脂積層体の中心に対して点対称の位置に配置されていてもよい。樹脂積層体が硬化収縮する場合、該樹脂積層体は、例えば平面視した場合に、その周縁から中心に向けて縮まろうとする。ここで、樹脂積層体を平面視したときに、各ダミー導体を樹脂積層体の中心に対して偏った位置に配置すると、樹脂積層体の各ダミービア導体が配置された部分の収縮抑制量が、前記中心を基準として樹脂積層体の各ダミービア導体の配置箇所と逆側の部分の収縮抑制量よりも多くなる。そうすると、樹脂積層体内で収縮抑制量のアンバランスが生じて積層配線基板の反りが生じる。そこで、少なくとも一対のダミービア導体を、平面視で樹脂積層体の中心に対して点対称の位置に配置することで、樹脂積層体の前記一対のダミービア導体が配置された箇所において、収縮抑制量のバランスがよくなるため、積層配線基板の反りを低減することができる。
　また、前記樹脂積層体は、平面視で矩形状を有し、平面視において、前記樹脂積層体の四隅部それぞれに前記ダミービア導体が配置されていてもよい。樹脂積層体が、平面視で矩形状を有する場合、樹脂積層体の収縮時に、その収縮応力が最も強く作用するのが四隅部であるため、樹脂積層体とセラミック積層体の界面剥離は当該四隅部を基点として生じ易い。そこで、樹脂積層体の四隅部それぞれにダミービア導体を配置することで、四隅部に作用する収縮応力を緩和することができるため、樹脂積層体のセラミック積層体からの剥離を低減することができる。また、各ダミービア導体は、平面視で樹脂積層体の中心に対して点対称の位置に配置されることになるため、積層配線基板の反りを低減することもできる。
　また、前記樹脂積層体内に形成された面内導体をさらに備え、前記ダミービア導体が、前記面内導体に接続されていてもよい。このようにすると、面内導体により、ダミービア導体の樹脂積層体への固着力が向上するため、ダミービア導体が面内導体に接続されていない場合と比較して、ダミービア導体による樹脂積層体の収縮応力の緩和効果が向上する。
　また、前記ダミービア導体と異なる他のダミービア導体をさらに備え、前記面内導体に、前記他のダミービア導体が接続されていてもよい。この場合、面内導体に、樹脂積層体の収縮応力緩和用のダミー導体が複数接続されることになるため、樹脂積層体の収縮応力の緩和効果がさらに向上する。
　また、前記セラミック積層体内に設けられた第１ビア導体と、前記樹脂積層体内に設けられた第２ビア導体とをさらに備え、前記第１ビア導体と第２ビア導体の端面同士が接続されていてもよい。この場合、樹脂積層体とセラミック積層体の界面に、樹脂積層体とセラミック積層体との密着強度よりも高い、第１ビア導体と第２ビア導体の接続部が形成されるため、樹脂積層体とセラミック積層体の界面の密着強度が当該接続部により補強される。また、第１ビア導体と第２ビア導体が強固に接続されることで、樹脂積層体内の第２ビア導体が、樹脂積層体の収縮を妨げる支持体のように機能するため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、前記第１ビア導体と前記第２ビア導体との接続部が、平面視で前記樹脂積層体の周縁部に配置されていてもよい。この場合、樹脂積層体の収縮応力が強く作用する、樹脂積層体とセラミック積層体の界面の周縁部が、第１ビア導体と第２ビア導体との接続部により補強されるため、樹脂積層体とセラミック積層体の界面剥離をさらに低減することができる。
　また、所定の前記ダミービア導体が、前記第２ビア導体の前記第１ビア導体に接続された端面と反対側の端面に接続されることにより、前記第１ビア導体、前記第２ビア導体および前記所定のダミー導体が平面視で重なる位置にそれぞれ配置されていてもよい。このようにすると、樹脂積層体の収縮応力緩和用のダミービア導体が、セラミック積層体内に形成された第１ビア導体に支持されることになるため、ダミービア導体を、第２ビア導体とともに、樹脂積層体の収縮を妨げる支持体として機能させることができる。
　また、前記第１ビア導体の前記第２ビア導体に接続される端面と反対側の端面が、前記セラミック積層体内に設けられた電極パッドに接続されていてもよい。このようにすると、電極パッドによりセラミック積層体の反りを低減させることができるため、積層配線基板の反りを低減することができる。
　前記ダミー導体の体積が、前記第２ビア導体の体積よりも大きくてもかまわない。このようにすると、ダミービア導体の体積を第２ビア導体と同じに形成する場合と比較して、ダミービア導体による樹脂積層体の収縮応力緩和効果が向上するため、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の平坦度が悪くなることに起因する面内導体の抵抗値の増大を、それぞれ低減することができる。
　前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さくてもかまわない。樹脂積層体の収縮時において、樹脂積層体とセミラック積層体の界面剥離の基点となる該界面の周縁部に作用する収縮応力は、樹脂積層体の平面視での面積が大きいほど高くなる。したがって、樹脂積層体の平面視での面積をセラミック積層体よりも小さくすることで、両積層体の平面視での面積を等しく形成する場合と比較して、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、前記ダミービア導体の両端面のうちの少なくとも一方が、前記樹脂積層体内に設けられた電極パッドに接続されていてもよい。このようにすると、電極パッドにより、ダミービア導体の樹脂積層体への固着力が向上するため、ダミービア導体が電極パッドに接続されていない場合と比較して、ダミービア導体による樹脂積層体の収縮応力の緩和効果が向上する。
　また、前記複数のセラミック層それぞれは、ホウケイ酸系ガラスを含有するセラミックを主成分とするセラミックグリーンシートで形成されていてもよい。この場合、セラミック積層体を形成するセラミック層として、低温同時焼成セラミック（ＬＴＣＣ）を用いることができる。また、セラミック積層体内に形成する面内導体等の配線電極に低抵抗導体のＡｇ等を使用することができる。
　また、前記セラミック積層体は、前記セラミック層の焼成時の収縮を抑制する収縮抑制層をさらに備えていてもよい。この場合、セラミック積層体の反りが低減するため、これに伴って積層配線基板の反りも低減することができる。
　また、前記樹脂積層体の上面に形成された複数の上面側接続電極と、前記複数の上面側接続電極に対応して設けられ、対応する前記上面側接続電極にそれぞれ接続された複数の下面側接続電極とをさらに備え、隣接する前記下面側接続電極間のピッチが、隣接する前記上面側接続電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていてもよい。この場合、その内部に再配線構造が形成された積層配線基板において、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の反りに起因する樹脂積層体内の配線の抵抗値の増大それぞれを低減することができる。
　また、この積層配線基板を、半導体を検査する検査装置に用いてもよい。この場合、各上面側接続電極それぞれに、例えばプローブピンを接続させることで、積層配線基板をプローブカードとして使用することができる。
　本発明によれば、樹脂積層体内に、該樹脂積層体の収縮応力緩和用のダミー導体が設けられるため、セラミック積層体上に樹脂積層体を形成する際、ダミー導体が樹脂積層体の収縮に対し収縮抑制の働きをすることになる。そうすると、セラミック積層体と樹脂積層体との界面に作用する応力が減少するため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、セラミック積層体と樹脂積層体との界面に作用する応力が減少することで、積層配線基板の反りが低減する。
本発明の第１実施形態にかかる積層配線基板の断面図である。 本発明の第２実施形態にかかる積層配線基板の断面図である。 本発明の第３実施形態にかかる積層配線基板の断面図である。 本発明の第４実施形態にかかる積層配線基板の断面図である。 本発明の第５実施形態にかかる積層配線基板の断面図である。 図５の積層配線基板の平面図である。 図５のダミービア導体の配置構成の変形例を示す図である。 本発明の第６実施形態にかかる積層配線基板の断面図である。 本発明の第７実施形態にかかる積層配線基板の断面図である。 本発明の第８実施形態にかかる積層配線基板の断面図である。 本発明の第９実施形態にかかる積層配線基板の断面図である。 従来の積層配線基板の断面図である。
　＜第１実施形態＞
　本発明の第１実施形態にかかる積層配線基板１について、図１を参照して説明する。なお、図１は積層配線基板１の断面図である。また、図１では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１は、図１に示すように、複数のセラミック層２ａが積層されて成るセラミック積層体２と、複数の樹脂絶縁層３ａ～３ｄが積層されて成り、セラミック積層体２に積層された樹脂積層体３とを備えている。また、積層配線基板１の上面となる樹脂積層体３の最上層の樹脂絶縁層３ａの上面には、複数の上面側接続電極４が形成される。積層配線基板１の下面となるセラミック積層体２の下面には、各上面側接続電極４に対応して設けられ、対応する上面側接続電極４にそれぞれ接続された複数の下面側接続電極５が形成される。
　また、図１中の２つの上面側接続電極４の間には、それぞれ図示省略の複数の上面側接続電極４が形成されるとともに、２つの下面側接続電極５の間にも、図示省略の複数の下面側接続電極５が形成される。このとき、対応する上面側接続電極４および下面側接続電極５同士は、樹脂積層体３およびセラミック積層体の内部に形成された複数のビア導体６ａ～６ｄ，８および複数の面内導体７ａ～７ｄとで構成された内部配線により接続されている。
　また、隣接する下面側接続電極５間のピッチが、隣接する上面側接続電極４間のピッチよりも広く設定されており、対応する上面側接続電極４および下面側接続電極５同士を接続する各内部配線により、セラミック積層体２および樹脂積層体３内において再配線構造が形成されている。
　セラミック積層体２を形成する各セラミック層２ａには、それぞれ、ホウケイ酸系ガラスを含有するセラミック（例えば、アルミナ）を主成分とする低温同時焼成セラミック（ＬＴＣＣ）から成るセラミックグリーンシートを用いることができる。また、各セラミック層２ａを形成するその他の材料としては、高温焼成セラミック（ＨＴＣＣ）等、種々のセラミック材料を用いることもできる。
　なお、セラミック積層体２は、隣接するセラミック層２ａ間に、各セラミック層２ａの焼成時の収縮を抑制する収縮抑制層を配置する構成であってもかまわない。この収縮抑制層には、各セラミック層２ａの焼成温度では収縮しないセラミック材料を用いることができる。このようにすると、焼成後のセラミック積層体２の反りが低減するため、これに伴って、積層配線基板１の反りが低減する。
　セラミック積層体２の下面に形成された各下面側接続電極５は、Ａｇ、Ａｌ、Ｃｕ等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成される。このとき、各下面側接続電極５の表面に、Ｎｉ／Ａｕめっきをさらに施すようにしてもよい。
　また、セラミック積層体２上面に形成された面内導体７ｄ、および、その内部に形成された図示省略の面内導体は、各セラミック層２ａの主面に、Ａｇ、Ａｌ、Ｃｕ等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成されている。なお、この実施形態では、面内導体７ｄおよび図示省略の面内導体が、Ａｇによりそれぞれ形成される。
　図１中のセラミック積層体２の内部に形成されたビア導体８は、各セラミック層２ａそれぞれに形成されたビア素体の連続体から成り、各ビア素体は、例えば、セラミック層２ａにレーザ等を用いて形成した貫通孔に、印刷技術を用いて、Ａｇ、Ａｌ、Ｃｕ等のいずれかを含有する導電性ペーストを充填することによりそれぞれ形成される。
　樹脂積層体３を形成する各樹脂絶縁層３ａ～３ｄは、それぞれ、ポリイミドやガラスエポキシ樹脂等の熱硬化性樹脂で形成される。このとき、各セラミック層２ａのヤング率は約２２０ＧＰａであるのに対して、例えば、ポリイミドで形成された各樹脂絶縁層３ａ～３ｄは、１～５ＧＰａであり、各樹脂絶縁層３ａ～３ｄのヤング率が、各セラミック層２ａよりも小さい。
　また、樹脂積層体３の上面に形成される各上面側接続電極４、樹脂積層体３の内部に形成される各面内導体７ａ～７ｃおよび各ビア導体６ａ～６ｄそれぞれを形成する材料として、Ｃｕ、Ａｇ、Ａｌ等の金属のいずれかを用いることができる。各面内導体７ａ～７ｃは、所定の樹脂絶縁層３ａ～３ｄの主面にそれぞれ形成されている。
　以上のように構成された積層配線基板１では、セラミック積層体２が先に準備された後、このセラミック積層体２上に樹脂積層体３が積層されることにより製造される。ここで、セラミック積層体２上の樹脂積層体３を硬化させるときに、積層配線基板１内に樹脂積層体３の硬化収縮による残留応力が発生し、セラミック積層体２と樹脂積層体３の界面剥離や積層配線基板１の反り等が発生する。
　セラミック積層体２と樹脂積層体３の界面剥離が発生するのは、隣接するセラミック層２ａの界面の密着強度、隣接する樹脂絶縁層３ａ～３ｄの界面の密着強度および隣接するセラミック層２ａと樹脂絶縁層３ｄの界面の密着強度のうち、異種材料で構成されたセラミック層２ａと樹脂絶縁層３ｄの界面の密着強度が一番低いためである。また、セラミック層２ａと樹脂絶縁層３ｄの界面においては、その中央部よりも周縁部の方が前記残留応力が強く作用する。したがって、セラミック積層体２と樹脂積層体３の界面剥離は、その界面の周縁部を基点として発生する場合が多い。
　そこで、この実施形態では、樹脂積層体３内における、面内導体７ａ～７ｃやビア導体６ａ～６ｄの非形成領域に、それぞれ積層配線基板１内の配線とは関係のない複数のダミー電極パッド９（本発明の「ダミー導体」に相当）が、樹脂積層体３の硬化時の収縮応力緩和用の電極として設けられている。このダミー電極パッド９は、樹脂積層体３内で前記残留応力が高い領域である平面視で樹脂積層体３の周縁部にそれぞれ配置される。なお、上記した各ダミー電極パッド９の配置箇所は一例であり、樹脂積層体３内の空きスペースであれば、適宜、変更可能である。また、その配置数も、適宜変更可能である。
　本発明に係る検査装置は、上記した積層配線基板１と、積層配線基板１の上面に形成された各上面側接続電極４に接続された複数のプローブピンとを備え、例えば、ダイシング前の半導体素子（例えば、ＬＳＩ）などのウエハテストで使用されるプローブカードである。具体的には、このプローブカードは、ＬＳＩチップのボンディングパッド上にプローブピンの先端を当てることにより、ＬＳＩチップの電気的特性の良否を判別する。
　次に、積層配線基板１の製造方法について説明する。なお、以下に説明する製造方法は、後述する他の実施形態にかかる積層配線基板１ａ～１ｈに適用することができる。
　まず、セラミック積層体２を準備する。このとき、セラミック積層体２は、個別に準備された各セラミック層２ａを所定の順序で積層し、この積層されたものを圧着・焼成して形成する。ここで、各セラミック層２ａに形成されるビア導体８の各ビア素体は、例えば、レーザ加工によりセラミック層２ａにビアホールを形成し、該ビアホールに印刷技術を用いて、Ｃｕ、Ａｇ、Ａｌのいずれかの金属を含有する導電性ペーストを充填することによりそれぞれ形成する。また、ビア素体を除くその他のビア導体も同様にして形成する。また、各セラミック層２ａの主面に形成される面内導体７ｄは、Ｃｕ、Ａｇ、Ａｌのいずれかの金属（この実施形態ではＡｇ）を含有する導電性ペーストを用いた印刷技術により形成することができる。
　樹脂積層体３は、ビルドアップ工法または薄膜積層により形成することができる。ビルドアップ工法では、準備したセラミック積層体２の上面に、銅箔付の樹脂絶縁層３ｄを積層し、面内導体７ｃおよびビア導体６ｄを形成する。このとき、樹脂絶縁層３ｄを形成する材料として、ガラスエポキシ樹脂やポリイミド等を用いることができる。また、面内導体７ｃは銅箔をエッチングによりパターン形成することで得られる。ビア導体６ｄは、例えば、樹脂絶縁層３ｄにレーザ加工でビアホールを形成し、該ビアホールにＣｕ、Ａｇ、Ａｌなどの金属をビアフィルめっきするなどして形成する。
　その後は、同様に、１層ごとに、銅箔付の樹脂絶縁層３ａ～３ｃの積層・ビア導体形成・面内導体形成を繰り返すことにより、積層配線基板１を得る。このとき、樹脂絶縁層３ｂにおいては、面内導体７ａとともにダミー電極パッド９も形成する。また、各上面側接続電極４は、各面内導体７ａ～７ｃと同様の方法によりそれぞれ形成することができる。
　薄膜積層により樹脂積層体３を形成する場合は、準備したセラミック積層体２上に、ポリイミドを塗布するなどして樹脂絶縁層３ｄを形成する。樹脂絶縁層３ｄには、フォトリソグラフィ加工によりビア導体６ｄを形成した後、面内導体７ｃを形成する。面内導体７ｃは、例えば、樹脂絶縁層３ｄ上に、下地電極としてのＴｉ膜をスパッタ等により成膜し、同じくスパッタ等によりＴｉ膜上にＣｕ膜を成膜する。そして、Ｃｕ膜上に、電解または無電解めっきにより、同じくＣｕ膜を成膜することで形成することができる。
　その後は、同様に、１層ごとに、樹脂絶縁層３ａ～３ｃとなるポリイミドの塗布・ビア導体形成・面内導体形成を繰り返すことにより、積層配線基板１を得る。このとき、樹脂絶縁層３ｂにおいては、面内導体７ａとともに、ダミー電極パッド９も形成する。また、各上面側接続電極４は、各面内導体７ａ～７ｃと同様の方法により形成することができる。
　なお、各上面側接続電極４および各下面側接続電極５上に、電解または無電解めっきによりＮｉ／Ａｕ膜を形成してもかまわない。
　このように、ビルドアップ工法や薄膜積層により樹脂積層体３を形成した場合、各上面側接続電極４および各面内導体７ａ～７ｃは、セラミック積層体２に印刷技術を用いて形成される面内導体（例えば、面内導体７ｄ）と比較して、微細なパターン形成が可能となる。
　したがって、上記した実施形態によれば、樹脂積層体３内に、該樹脂積層体３の収縮応力緩和用のダミー電極パッド９が設けられるため、セラミック積層体２上に樹脂積層体３を形成する際、ダミー電極パッド９が樹脂積層体３の収縮に対し収縮抑制の働きをすることになる。そうすると、セラミック積層体２と樹脂積層体３との界面に作用する応力が減少するため、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　また、セラミック積層体２と樹脂積層体３の界面に作用する応力が減少することで、積層配線基板１の反りが低減する。また、積層配線基板１の反りが低減することで、樹脂積層体１内に形成された面内導体７ａ～７ｃの平坦性が向上するため、面内導体７ａ～７ｃが湾曲することに起因した抵抗値の増大を低減することができる。
　ところで、上記したように、樹脂積層体３の硬化収縮により生じる残留応力は、セラミック積層体２と樹脂積層体３との界面において、その中央部よりも周縁部の方が高く、この界面での剥離は、該界面の周縁を基点として生じる場合が多い。したがって、ダミー電極パッド９を平面視で樹脂積層体３の周縁部に配置、すなわち、セミラック積層体２と樹脂積層体３の界面剥離の基点に近い位置に配置することで、当該基点に作用する応力を効率的に緩和させることができるため、樹脂積層体３とセラミック積層体２の界面剥離の低減および積層配線基板１の反りの低減が容易なものとなる。
　また、前記各セラミック層２ａそれぞれは、ホウケイ酸系ガラスを含有するセラミックを主成分とする低温同時焼成セラミック（セラミックグリーンシート）で形成されているため、セラミック積層体２内に形成する面内導体等の配線電極に低抵抗導体のＡｇ等を使用することができる。
　また、この実施形態にかかる積層配線基板１は、隣接する下面側接続電極５間のピッチが、隣接する上面側接続電極４のピッチよりも広くなるように、セラミック積層体２および樹脂積層体３の内部に再配線構造が形成されている。ここで、狭いピッチで配置された各上面側接続電極４が、微細な配線形成が容易な樹脂積層体３側に形成されている。
　また、積層配線基板１をセラミック積層体２と樹脂積層体３とで構成した場合の弊害である、セラミック積層体２と樹脂積層体３の界面剥離や積層配線基板１の反りは、樹脂積層体３内に設けられたダミー電極パッド９により低減される。そのため、積層配線基板１は、端子の狭ピッチ化が進んでいる近年の半導体素子の電気的検査を行うためのプローブカードに用いられる基板として好適である。
　＜第２実施形態＞
　本発明の第２実施形態にかかる積層配線基板１ａについて、図２を参照して説明する。なお、図２は積層配線基板１ａの断面図である。また、図２では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ａが、図１を参照して説明した第１実施形態の積層配線基板１と異なるところは、図２に示すように、樹脂積層体３内に設けられた収縮応力緩和用の複数のダミー導体が、ダミー電極パッド９とダミービア導体１０ａとで構成されていることである。その他の構成は、第１実施形態の積層配線基板１と同じであるため、同一符号を付すことにより説明を省略する。
　この場合、樹脂絶縁層３ｂにおいて、平面視でダミー電極パッド９に重合する位置に、ダミービア導体１０ａが設けられ、このダミービア導体１０ａの上端面がダミー電極パッド９に接続される。
　ダミー導体は、その体積が大きいほど、セラミック積層体２と樹脂積層体３の界面剥離、および、積層配線基板１ａの反り低減効果が高い。したがって、ダミー導体を、ダミー電極パッド９およびダミービア導体１０ａで構成することにより、ダミー導体をダミー電極パッド９のみで構成する場合と比較して、容易にその体積を大きくすることができるため、前記界面剥離、および、積層配線基板１ａの反り低減効果の向上を容易に実現できる。
　また、ダミービア導体１０ａをダミー電極パッド９に接続させることで、該ダミー電極パッド９によりダミービア導体１０ａの樹脂積層体３への固着力が向上するため、ダミービア導体１０ａがダミー電極パッドに接続されていない場合と比較して、ダミービア導体１０ａによる樹脂積層体３の収縮応力緩和効果が向上する。
　なお、ダミー導体は、必ずしもダミー電極パッド９とダミービア導体１０ａとで構成する必要はなく、ダミービア導体１０ａのみで構成してもかまわない。
　また、ダミービア導体１０ａの下端面が、他の電極パッドに接続されていてもよい。この場合、ダミービア導体１０ａの樹脂積層体３への固着力が高まる。
　＜第３実施形態＞
　本発明の第３実施形態にかかる積層配線基板１ｂについて、図３を参照して説明する。なお、図３は積層配線基板１ｂの断面図である。また、図３では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｂが、図２を参照して説明した第２実施形態の積層配線基板１ａと異なるところは、図３に示すように、樹脂絶縁層３ｃの上面に形成された面内導体７ｂ１が、ダミービア導体１０ａに向けて延出形成されており、ダミービア導体１０ａの下端面が面内導体７ｂ１に接続されていることである。その他の構成は、第２実施形態の積層配線基板１ａと同じであるため、同一符号を付すことにより説明を省略する。
　このように、ダミービア導体１０ａを面内導体７ｂ１に接続させることで、面内導体７ｂ１により、ダミービア導体１０ａの樹脂積層体３への固着力が向上するため、ダミービア導体１０ａが面内導体７ｂ１に接続されていない場合と比較して、ダミービア導体１０ａによる樹脂積層体３の収縮応力の緩和効果が向上する。
　＜第４実施形態＞
　本発明の第４実施形態にかかる積層配線基板１ｃについて、図４を参照して説明する。なお、図４は積層配線基板１ｃの断面図である。また、図４では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｃが、図３を参照して説明した第３実施形態の積層配線基板１ｂと異なるところは、図４に示すように、樹脂積層体３の最下層の樹脂絶縁層３ｄに形成されたビア導体６ｄと、セラミック積層体２に形成されたビア導体８の端面同士が接続されていることと、ダミー電極パッド９とダミービア導体１０ａで構成されるダミー導体の配置箇所が異なることである。その他の構成は、第３実施形態の積層配線基板１ｂと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、樹脂積層体３の最下層の樹脂絶縁層３ｄに形成されたビア導体６ｄ、および、その一つ上の樹脂絶縁層３ｃに形成されたビア導体６ｃが、セラミック積層体２に形成されたビア導体８に、平面視で重合する位置にそれぞれ配置され、セラミック積層体２のビア導体８と最下層の樹脂絶縁層３ｄのビア導体６ｄの端面同士が接続される。また、樹脂絶縁層３ｃのビア導体６ｃと樹脂絶縁層３ｄのビア導体６ｄとが、面内導体７ｃを介して接続される。
　そして、樹脂積層体３内のビア導体６ｃとビア導体６ｂとを接続する、樹脂絶縁層３ｃの上面に形成された面内導体７ｂ１に、ダミー電極パッド９とダミービア導体１０ａで構成されたダミー導体が接続される。なお、この実施形態におけるセラミック積層体２に形成されたビア導体８が本発明の「第１ビア導体」に相当し、ビア導体８の上端面に接続された樹脂積層体３内のビア導体６ｄが本発明の「第２ビア導体」に相当する。また、以下、セラミック積層体２のビア導体８を第１ビア導体８と称し、樹脂積層体３のビア導体６ｄを第２ビア導体６ｄと称する場合もある。
　このように構成すると、樹脂積層体３とセラミック積層体２の界面に、樹脂積層体３とセラミック積層体２との密着強度よりも高い、セラミック積層体２の第１ビア導体８と樹脂積層体３の第２ビア導体６ｄの接続部が形成されるため、樹脂積層体３とセラミック積層体２の界面の密着強度が当該接続部により補強される。また、第１ビア導体８と第２ビア導体６ｄが強固に接続されることで、樹脂積層体３内の第２ビア導体６ｄが、樹脂積層体２の収縮を妨げる支持体のように機能するため、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　また、第１ビア導体８と第２ビア導体６ｄとの接続部が、平面視で樹脂積層体３の周縁部に配置されているため、樹脂積層体３の収縮応力が強く作用する樹脂積層体３とセラミック積層体２の界面の周縁部が、第１ビア導体８と第２ビア導体６ｄとの接続部により補強される。したがって、当該接続部により、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　＜第５実施形態＞
　本発明の第５実施形態にかかる積層配線基板１ｄについて、図５および図６を参照して説明する。なお、図５は積層配線基板１ｄの断面図、図６は積層配線基板１ｄの平面図である。また、図５および図６では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｄが、図４を参照して説明した第４実施形態の積層配線基板１ｃと異なるところは、図５に示すように、セラミック積層体２の第１ビア導体８と、樹脂積層体３の第２ビア導体６ｄと、第２ビア導体６ｄが形成された樹脂絶縁層３ｄの一つ上の樹脂絶縁層３ｃに形成されたビア導体６ｃと、ダミービア導体１０ａとが、平面視で重合する位置にそれぞれ配置されていることである。その他の構成は、第４実施形態の積層配線基板１ｃと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、ダミービア導体１０ａは、該ダミービア導体１０ａと第２ビア導体６ｄとの間に配置された面内導体７ｂ１、ビア導体６ｃ、面内導体７ｃを介して、第２ビア導体６ｄの第１ビア導体８に接続された端面（下端面）の反対側の端面（上端面）に接続される。
　また、図６に示すように、樹脂積層体３は、平面視で矩形状を有し、この矩形状の樹脂積層体３の四隅部それぞれに、ダミービア導体１０ａが配置される。このような各ダミービア導体１０ａの配置構成は、同一対角線上に配置された一対のダミービア導体１０ａが、平面視で樹脂積層体３の中心に対して点対称の位置に配置されているとも言える。
　なお、図６では、図５で図示省略のセラミック積層体２の内部に形成された複数の他のビア導体１１を示しており、これらの他のビア導体１１および各第１ビア導体８が、対応する下面側接続電極５にそれぞれ接続されている。
　したがって、この実施形態によれば、ダミービア導体１０ａが、第１ビア導体８および第２ビア導体６ｄそれぞれと平面視で重合する位置に配置され、第１ビア導体８と端面同士で接続された第２ビア導体６ｄに、ビア導体６ｃ等を介して接続される。このように構成することにより、ダミービア導体１０ａに、樹脂積層体３の収縮応力を緩和する機能に加え、第２ビア導体６ｄとともに樹脂積層体３の収縮を妨げる支持体としての機能を付与することができる。
　ところで、樹脂積層体３が硬化収縮する場合、該樹脂積層体３は、例えば平面視した場合に、その周縁から中心に向けて縮まろうとする。ここで、例えば、平面視において、樹脂積層体３の四隅部のうちの１つの隅部のみにダミービア導体１０ａを配置した場合、樹脂積層体３内でダミービア導体１０ａが配置された箇所の周辺で収縮応力緩和量が大きいのに対して、残りの隅部周辺での収縮応力緩和量が小さくなる。そうすると、樹脂積層体３内で収縮応力緩和量のアンバランスが生じて積層配線基板１の反りが生じ得る。
　そこで、ダミービア導体１０ａを樹脂積層体３の四隅部それぞれに配置することで、平面視矩形状の樹脂積層体３の同一対角線上に位置する一対のダミービア導体１０ａが、平面視で樹脂積層体の中心に対して点対称の位置に配置されることになる。そうすると、樹脂積層体３内において、各ダミービア導体１０ａによる、収縮抑制量のバランスがよくなるため、積層配線基板１ｄの反りを低減することができる。
　また、樹脂積層体３が、平面視で矩形状を有する場合、樹脂積層体３の収縮時に、その収縮応力が最も強く作用するのが四隅部であるため、樹脂積層体３とセラミック積層体２の界面剥離は当該四隅部を基点として生じ易い。そのため、樹脂積層体３の四隅部それぞれにダミービア導体１０ａを配置することで、四隅部に作用する収縮応力が減少するため、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　（ダミービア導体１０ａの配置構成の変形例）
　ダミービア導体１０ａの配置構成の変形例について、図７を参照して説明する。なお、図７は、ダミービア導体１０ａの配置構成の変形例を示す図であり、図６に対応する図である。
　上記した実施形態では、各ダミービア導体１０ａを平面視矩形状の樹脂積層体３の四隅部のみに配置する場合について説明したが、例えば、図７に示すように、平面視矩形状の樹脂積層体３の周縁部において、各ダミービア導体１０ａを、各辺に沿うように所定間隔で並べて配置するようにしてもよい。このようにすると、樹脂積層体３とセラミック積層体２の界面剥離の基点となる周縁部の略全領域において、各ダミービア導体１０ａにより、硬化収縮時の収縮応力を緩和させることができるため、前記界面剥離の低減効果がさらに向上する。
　また、各ダミービア導体１０ａが、樹脂積層体３の周縁部にバランスよく配置（点対称配置）されるため、積層配線基板１ｄの反りを低減することができる。
　＜第６実施形態＞
　本発明の第８実施形態にかかる積層配線基板１ｅについて、図８を参照して説明する。なお、図８は積層配線基板１ｅの断面図である。また、図８では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｅが、図５を参照して説明した第５実施形態の積層配線基板１ｄと異なるところは、図８に示すように、セラミック積層体２の第１ビア導体８に平面視で重合する位置に配置されたダミービア導体１０ａとは異なる他のダミービア導体１０ｂがさらに設けられていることである。その他の構成は第５実施形態の積層配線基板１ｄと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、ダミービア導体１０ａの下端面が接続された面内導体７ｂ１に、他のダミービア導体１０ｂがさらに接続されている。この実施形態では、ダミービア導体１０ｂが、面内導体７ｂ１の上下に１つずつ設けられており、両ダミービア導体１０ｂが、平面視で重合する位置に配置されている。また、両ダミービア導体１０ｂは、面内導体７ｂ１に接続された端面と反対側の端面が、ダミー電極パッド９ｂにそれぞれ接続されており、ダミービア導体１０ｂとダミー電極パッド９ｂとによりダミー導体がそれぞれ構成されている。
　このように面内導体７ｂ１に樹脂積層体２の収縮応力緩和用のダミー導体が、複数接続されることにより、ダミー導体による樹脂積層体３の収縮応力の緩和量が増大するため、樹脂積層体３とセラミック積層体２の界面剥離、および、積層配線基板１ｅの反りをさらに低減することができる。
　＜第７実施形態＞
　本発明の第７実施形態にかかる積層配線基板１ｆについて、図９を参照して説明する。なお、図９は積層配線基板１ｆの断面図である。また、図９では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｆが、図５を参照して説明した第５実施形態の積層配線基板１ｄと異なるところは、図９に示すように、ダミービア導体１０ａの体積が、樹脂積層体３内に形成されたビア導体６ａ～６ｄよりも大きく形成されていることである。その他の構成は、第５実施形態の積層配線基板１ｄと同じであるため、同一符号を付すことにより説明を省略する。
　このようにすると、ダミービア導体１０ａの体積を、樹脂積層体３内の各ビア導体６ａ～６ｄと同じに形成する場合と比較して、ダミービア導体１０ａによる樹脂積層体３の収縮応力緩和効果が向上するため、樹脂積層体３とセラミック積層体２の界面剥離、積層配線基板１ｆの反りおよび樹脂積層体３の平坦度が悪くなることに起因する樹脂積層体３内の面内導体７ａ，７ｂ１，７ｃの抵抗値の増大それぞれを低減することができる。
　＜第８実施形態＞
　本発明の第８実施形態にかかる積層配線基板１ｇについて、図１０を参照して説明する。なお、図１０は積層配線基板１ｇの断面図である。また、図１０では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｇが、図５を参照して説明した第５実施形態の積層配線基板１ｄと異なるところは、図１０に示すように、樹脂積層体３の平面視で面積が、セラミック積層体２よりも小さいことである。その他の構成は第５実施形態の積層配線基板１ｄと同じであるため、同一符号を付すことにより説明を省略する。
　樹脂積層体３の収縮時において、樹脂積層体３とセミラック積層体２の界面剥離の基点となる該界面の周縁部に作用する収縮応力は、樹脂積層体３の平面視での面積が大きいほど高くなる。したがって、樹脂積層体３の平面視での面積をセラミック積層体２よりも小さくすることで、樹脂積層体３とセラミック積層体２の平面視での面積を等しく形成する場合と比較して、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　＜第９実施形態＞
　本発明の第９実施形態にかかる積層配線基板１ｈについて、図１１を参照して説明する。なお、図１１は積層配線基板１ｈの断面図である。また、図１１では、本発明に関係する部分のみを図示し、その他の部分は図示省略している。
　この実施形態にかかる積層配線基板１ｈが、図５を参照して説明した第５実施形態の積層配線基板１ｄと異なるところは、図１１に示すように、樹脂積層体３の第２ビア導体６ｄと端面同士で接続されたセラミック積層体２のビア導体８ａ（本発明の「第１ビア導体」に相当し、以下、ビア導体８ａを第１ビア導体８ａと称する。）の下端面が、セラミック積層体２の内部に設けられた電極パッド１２に接続されていることである。その他の構成は、第５実施形態の積層配線基板１ｄと同じであるため、同一符号を付すことにより説明を省略する。
　図５に示す第５実施形態の第１ビア導体８は、セラミック積層体２を貫通して形成されていたが、この実施形態では、第１ビア導体８ａの長さが短く形成されており、この第１ビア導体８ａの第２ビア導体６ｄと接続された端面と反対側の端面である下端面に、電極パッド１２が接続される。そして、電極パッド１２と下面側接続電極５と間であって、平面視で第１ビア導体８ａと重合する位置に配置された別のビア導体８ｂにより、電極パッド１２と下面側接続電極５とが接続される。このようにすると、電極パッド１２により、第１ビア導体８ａ、８ｂのセラミック積層体２への固着力が向上するため、図５のように第１ビア導体８がセラミック積層体２を貫通して形成されていた場合と比べて、セラミック積層体２の反りをより低減することができる。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、上記した各実施形態では、各積層配線基板１，１ａ～１ｈを、セラミック積層体２と、該セラミック積層体２の上面に積層された樹脂積層体３とで構成した場合について説明したが、セラミック積層体２の上下面の両方に樹脂積層体３を配置する構成であってもかまわない。このようにすると、セラミック積層体２の上面側の樹脂積層体３の収縮応力が、下面側の樹脂積層体３の収縮応力で相殺されるため、積層配線基板の反りを低減することができる。
　また、上記した各実施形態の構成を組合わせて、積層配線基板を形成してもかまわない。
　また、本発明は、セラミック積層体に樹脂積層体が積層されてなる種々の積層配線基板に適用することができる。
　１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ　　積層配線基板
　２　　　　　　　　　　　　　　　　　　　　　　　　　　セラミック積層体
　２ａ　　　　　　　　　　　　　　　　　　　　　　　　　セラミック層
　３　　　　　　　　　　　　　　　　　　　　　　　　　　樹脂積層体
　３ａ，３ｂ，３ｃ，３ｄ　　　　　　　　　　　　　　　　樹脂絶縁層
　４　　　　　　　　　　　　　　　　　　　　　　　　　　上面側接続電極
　５　　　　　　　　　　　　　　　　　　　　　　　　　　下面側接続電極
　６ｄ　　　　　　　　　　　　　　　　　　　　　　　　　ビア導体（第２ビア導体）
　７ａ，７ｂ，７ｂ１，７ｃ　　　　　　　　　　　　　　　面内導体
　８，８ａ　　　　　　　　　　　　　　　　　　　　　　　ビア導体（第１ビア導体）
　９，９ｂ　　　　　　　　　　　　　　　　　　　　　　　ダミー電極パッド（ダミー導体）
　１０ａ，１０ｂ　　　　　　　　　　　　　　　　　　　　ダミービア導体（ダミー導体）
　１２　　　　　　　　　　　　　　　　　　　　　　　　　電極パッド
 

Claims (18)

  1. 　複数のセラミック層が積層されて成るセラミック積層体と、
    　複数の樹脂絶縁層が積層されて成り、前記セラミック積層体に積層された樹脂積層体とを備え、
    　前記樹脂積層体内に、前記樹脂積層体の収縮応力緩和用のダミー導体が設けられていることを特徴とする積層配線基板。
  2. 　前記ダミー導体は、平面視で前記樹脂積層体の周縁部に配置されていることを特徴とする請求項１に記載の積層配線基板。
  3. 　前記ダミー導体は、ダミービア導体であることを特徴とする請求項１または２に記載の積層配線基板。
  4. 　前記ダミービア導体を複数備え、
    　前記複数のダミー導体のうち、少なくとも一対の前記ダミー導体が、平面視で前記樹脂積層体の中心に対して点対称の位置に配置されていることを特徴とする請求項３に記載の積層配線基板。
  5. 　前記樹脂積層体は、平面視で矩形状を有し、
    　平面視において、前記樹脂積層体の四隅部それぞれに前記ダミービア導体が配置されていることを特徴とする請求項４に記載の積層配線基板。
  6. 　前記樹脂積層体内に形成された面内導体をさらに備え、
    　前記ダミービア導体が、前記面内導体に接続されていることを特徴とする請求項３ないし５のいずれかに記載の積層配線基板。
  7. 　前記ダミービア導体と異なる他のダミービア導体をさらに備え、
    　前記面内導体に、前記他のダミービア導体が接続されていることを特徴とする請求項６に記載の積層配線基板。
  8. 　前記セラミック積層体内に設けられた第１ビア導体と、
    　前記樹脂積層体内に設けられた第２ビア導体とをさらに備え、
    　前記第１ビア導体と第２ビア導体の端面同士が接続されていることを特徴とする請求項１ないし７のいずれかに記載の積層配線基板。
  9. 　前記第１ビア導体と前記第２ビア導体との接続部が、平面視で前記樹脂積層体の周縁部に配置されていることを特徴とする請求項８に記載の積層配線基板。
  10. 　所定の前記ダミービア導体が、前記第２ビア導体の前記第１ビア導体に接続された端面と反対側の端面に接続されることにより、前記第１ビア導体、前記第２ビア導体および前記所定のダミー導体が平面視で重なる位置にそれぞれ配置されていることを特徴とする請求項８または９に記載の積層配線基板。
  11. 　前記第１ビア導体の前記第２ビア導体に接続される端面と反対側の端面が、前記セラミック積層体内に設けられた電極パッドに接続されていることを特徴とする請求項８ないし１０のいずれかに記載の積層配線基板。
  12. 　前記ダミー導体の体積が、前記第２ビア導体の体積よりも大きいことを特徴とする請求項８ないし１１のいずれかに記載の積層配線基板。
  13. 　前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さいことを特徴とする請求項１ないし１２のいずれかに記載の積層配線基板。
  14. 　前記ダミービア導体の両端面のうちの少なくとも一方が、前記樹脂積層体内に設けられた電極パッドに接続されていることを特徴とする請求項３ないし１３のいずれかに記載の積層配線基板。
  15. 　前記複数のセラミック層それぞれは、ホウケイ酸系ガラスを含有するセラミックを主成分とするセラミックグリーンシートで形成されていることを特徴とする請求項１ないし１４のいずれかに記載の積層配線基板。
  16. 　前記セラミック積層体は、前記セラミック層の焼成時の収縮を抑制する収縮抑制層をさらに備えることを特徴とする請求項１ないし１５のいずれかに記載の積層配線基板。
  17. 　前記樹脂積層体の上面に形成された複数の上面側接続電極と、前記複数の上面側接続電極に対応して設けられ、対応する前記上面側接続電極にそれぞれ接続された複数の下面側接続電極とをさらに備え、
    　隣接する前記下面側接続電極間のピッチが、隣接する前記上面側接続電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていることを特徴とする請求項１ないし１６のいずれかに記載の積層配線基板。
  18. 　請求項１ないし１７のいずれかに記載の積層配線基板を備え、半導体を検査することを特徴とする検査装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015108051A1 (ja) * 2014-01-17 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置
JP2018190971A (ja) * 2017-04-27 2018-11-29 京セラ株式会社 回路基板、プローブカードおよび回路基板用樹脂シートならびに回路基板の製造方法。
JP2019079835A (ja) * 2017-10-20 2019-05-23 日本特殊陶業株式会社 セラミック基板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642335B (zh) * 2017-12-11 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US20200116755A1 (en) * 2018-10-15 2020-04-16 AIS Technology, Inc. Test interface system and method of manufacture thereof
US11333683B2 (en) * 2019-12-24 2022-05-17 Teradyne, Inc. Transposed via arrangement in probe card for automated test equipment
JP7334616B2 (ja) * 2019-12-26 2023-08-29 住友大阪セメント株式会社 光導波路素子、光変調器、光変調モジュール、及び光送信装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280492A (ja) * 1990-03-28 1991-12-11 Fujitsu Ltd 多層絶縁膜の形成方法
JPH05102662A (ja) * 1991-10-07 1993-04-23 Fujitsu Ltd 薄膜多層回路基板
JPH09181445A (ja) * 1995-12-26 1997-07-11 Toppan Printing Co Ltd プリント配線板の製造方法
WO2009069398A1 (ja) * 2007-11-30 2009-06-04 Murata Manufacturing Co., Ltd. セラミック複合多層基板及びその製造方法並びに電子部品
JP2011108960A (ja) * 2009-11-20 2011-06-02 Kyocera Corp 配線基板およびプローブカードならびに電子装置
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700549A (en) * 1996-06-24 1997-12-23 International Business Machines Corporation Structure to reduce stress in multilayer ceramic substrates
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
JP3891766B2 (ja) * 2000-07-27 2007-03-14 凸版印刷株式会社 多層フレキシブル配線基板の製造方法およびそれにより作製される多層フレキシブル配線基板
JP2002319767A (ja) * 2001-04-23 2002-10-31 Toppan Printing Co Ltd 多層プリント基板
JP4239530B2 (ja) * 2002-09-04 2009-03-18 株式会社村田製作所 多層セラミック基板
JP4222979B2 (ja) * 2004-07-28 2009-02-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4764731B2 (ja) * 2006-01-30 2011-09-07 富士通株式会社 多層構造のプリント配線基板
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
WO2010007878A1 (ja) * 2008-07-14 2010-01-21 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2013172137A (ja) * 2012-02-23 2013-09-02 Kyocer Slc Technologies Corp 配線基板およびそれを用いたプローブカード

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280492A (ja) * 1990-03-28 1991-12-11 Fujitsu Ltd 多層絶縁膜の形成方法
JPH05102662A (ja) * 1991-10-07 1993-04-23 Fujitsu Ltd 薄膜多層回路基板
JPH09181445A (ja) * 1995-12-26 1997-07-11 Toppan Printing Co Ltd プリント配線板の製造方法
WO2009069398A1 (ja) * 2007-11-30 2009-06-04 Murata Manufacturing Co., Ltd. セラミック複合多層基板及びその製造方法並びに電子部品
JP2011108960A (ja) * 2009-11-20 2011-06-02 Kyocera Corp 配線基板およびプローブカードならびに電子装置
JP2011187830A (ja) * 2010-03-10 2011-09-22 Tdk Corp 電子部品内蔵基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015108051A1 (ja) * 2014-01-17 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置
JP2018190971A (ja) * 2017-04-27 2018-11-29 京セラ株式会社 回路基板、プローブカードおよび回路基板用樹脂シートならびに回路基板の製造方法。
JP7071201B2 (ja) 2017-04-27 2022-05-18 京セラ株式会社 回路基板、プローブカードおよび回路基板の製造方法
JP2019079835A (ja) * 2017-10-20 2019-05-23 日本特殊陶業株式会社 セラミック基板

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