TWI642335B - 電路板及其製造方法 - Google Patents

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李宗樺
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Abstract

電路板包含基板、第一線路層、第一介電層以及發光元件。第一線路層設置於基板上。第一介電層設置於基板上，且具有多個開口。第一線路層嵌入於第一介電層，並自第一介電層的開口暴露出。第一介電層的楊氏係數大於基板的楊氏係數。發光元件經由第一介電層的開口電性連接於第一線路層。

Description

電路板及其製造方法
本揭露係關於一種電路板，特別係關於一種電路板的製造方法。
電路板係目前手機、電腦以及數位相機等電子裝置(electronic device)及/或電視、洗衣機以及冰箱等家電用品所需要的零件。詳細而言，電路板能承載以及提供晶片(chip)、被動元件(passive component)、主動元件(active component)以及微機電系統元件(Microelectromechanical Systems，MEMS)等多種電子元件(electronic component)裝設於其上。如此，電流可以經由電路板而傳輸至前述之電子元件，進而使得電子裝置及/或家電用品可運作。
依據本揭露之一實施方式，電路板包含基板、第一線路層、第一介電層以及發光元件。第一線路層設置於基板上。第一介電層設置於基板上，且具有多個開口。第一 線路層嵌入於第一介電層，並自第一介電層的開口暴露出。第一介電層的楊氏係數大於基板的楊氏係數。發光元件經由第一介電層的開口電性連接於第一線路層。
於本揭露的一或多個實施方式中，前述之第一介電層摻雜至少一無機材料。
於本揭露的一或多個實施方式中，前述之無機材料包含一氧化矽、二氧化矽、氧化鋁或前述材料之任意組合。
於本揭露的一或多個實施方式中，前述之第一介電層遠離基板的頂面與第一線路層遠離基板的頂面共平面。
於本揭露的一或多個實施方式中，前述之電路板更包含第二介電層。第二介電層設置於第一介電層上，且具有複數個通孔。第二介電層的多個通孔分別連通於第一介電層的多個開口。發光元件經由多個開口以及多個通孔電性連接於第一線路層。第一介電層的楊氏係數大於第二介電層的楊氏係數。
於本揭露的一或多個實施方式中，前述之電路板更包含第二線路層。第二線路層共形地部分設置於第二介電層上，位於第二介電層的多個通孔中，並接觸第一線路層。發光元件經由第二介電層的多個通孔電性連接於第二線路層。
於本揭露的一或多個實施方式中，前述之第二線路層於基板上之垂直投影的輪廓，完全涵蓋發光元件於基板上的垂直投影。
於本揭露的一或多個實施方式中，前述之電路板 更包含間隔結構。間隔結構沿著垂直於基板的方向上位於第一介電層與發光元件之間。
於本揭露的一或多個實施方式中，前述之電路板更包含多個導電接觸。多個導電接觸分別位於第二介電層的多個通孔中。間隔結構的頂面與基板之間相距第一距離。多個導電接觸的頂面與基板之間相距第二距離。第二距離係小於第一距離。
於本揭露的一或多個實施方式中，前述之電路板更包含光吸收結構。光吸收結構設置於第一介電層上，朝遠離基板的方向突出，並鄰近發光元件。
於本揭露的一或多個實施方式中，前述之發光元件的頂面與基板之間相距第一距離。光吸收結構的頂面與基板之間相距第二距離。第二距離係高於或實質上等於第一距離。
依據本揭露之另一實施方式，電路板的製造方法包含：形成第一線路層於基板上；形成第一介電層於基板上，使得第一線路層嵌入第一介電層，其中第一介電層具有多個第一開口，第一線路層自第一介電層的多個第一開口暴露出；以及電性連接發光元件於暴露之第一線路層，使得發光元件發光。
於本揭露的一或多個實施方式中，前述之形成第一介電層於基板上係利用壓合的方式，使得第一線路層嵌入第一介電層中。
於本揭露的一或多個實施方式中，前述之形成第 一介電層於基板上包含：形成第一介電材料於基板上，使得第一介電材料覆蓋第一線路層；以及移除第一介電材料的一部位至第一線路層自第一介電層的多個第一開口暴露出。
於本揭露的一或多個實施方式中，前述之移除第一介電材料的前述部位係利用研磨製程。
於本揭露的一或多個實施方式中，前述之移除第一介電材料的前述部位至第一線路層自第一介電層的多個第一開口暴露出，更進一步使得第一介電層的頂面與第一線路層的頂面共平面。
於本揭露的一或多個實施方式中，前述之發光元件為發光二極體，且電性連接發光元件於暴露之第一線路層係藉由覆晶方式將發光二極體電性接合第一線路層。
於本揭露的一或多個實施方式中，前述之電性連接發光元件於暴露之第一線路層包含：形成第二介電材料於第一介電層上；以及圖案化第二介電材料以形成多個通孔，使得第一線路層經由多個通孔暴露出，其中發光元件經由經圖案化之第二介電材料的多個通孔電性連接第一線路層。
於本揭露的一或多個實施方式中，前述之電性連接發光元件於暴露之第一線路層更包含：形成間隔結構於經圖案化之第二介電材料上；以及形成導電材料於經圖案化之第二介電材料的多個通孔中，至少到導電材料接觸間隔結構，以形成複數個導電接觸，其中發光元件經由多個導電接觸電性連接第一線路層。
於本揭露的一或多個實施方式中，前述之電性連 接發光元件於暴露之第一線路層更包含：於形成間隔結構之前，共形地形成第二線路層於經圖案化之第二介電材料上；以及圖案化第二線路材料以至少於第二介電材料的多個通孔外形成暴露第二介電材料之第二開口，其中間隔結構經由第二線路層的第二開口連接第二介電材料，並電性隔離多個導電接觸。
綜上所述，本揭露的電路板藉由第一介電層而可承受外在環境的壓力以及溫度而不會產生翹曲，進而維持電路板整體結構的平整度。因此，第一介電層可避免電路板發生翹曲的問題，而避免後續形成於第一介電層上的元件無法準確的定位於基板上而造成損壞，以提升電路板的良率。
再者，本實施方式的間隔結構可避免導電接觸相互導通，以確保後續所形成的發光元件可正常的運作。此外，本實施方式之間隔結構為彈性體，因此當發光元件設置於導電接觸上時，間隔結構可吸收碰撞所產生的能量以做為緩衝結構，進而避免發光元件於製造過程中受到碰撞而損壞。
此外，於本實施方式中，光吸收結構至少位於發光元件的周圍，且沿著第二方向朝遠離基板的方向延伸。因此，光吸收結構可至少吸收發光元件側向發射的光，因而避免電路板發生漏光的問題，或避免位於電路板上不同的發光元件彼此所發出的光相互混光。
1‧‧‧電路板
10‧‧‧基板
11‧‧‧第一線路層
12‧‧‧第一介電材料
13‧‧‧第二介電材料
13’‧‧‧經曝光之第二介電材料
14‧‧‧第二線路層
15‧‧‧絕緣材料
16‧‧‧光吸收材料
17‧‧‧導電材料
18‧‧‧發光元件
19‧‧‧導電層
20‧‧‧支撐板
100‧‧‧第一表面
102‧‧‧第二表面
110、122、152、162、172、180‧‧‧頂面
112‧‧‧第一線路
114‧‧‧第二線路
120‧‧‧第一介電層
124‧‧‧第一開口
130‧‧‧第二介電層
132‧‧‧通孔
134‧‧‧曝光區
136‧‧‧非曝光區
140‧‧‧第二開口
150‧‧‧間隔結構
160‧‧‧光吸收結構
164‧‧‧第三開口
165‧‧‧基材
166‧‧‧柱狀部
167‧‧‧光吸收粒子
168‧‧‧突出部
170‧‧‧導電接觸
182‧‧‧發光單元
184‧‧‧第一電極
186‧‧‧第二電極
D1‧‧‧第一方向
D2‧‧‧第二方向
H1‧‧‧第一高度
H2‧‧‧第二高度
T1‧‧‧第一距離
T2‧‧‧第二距離
T3‧‧‧第三距離
T4‧‧‧第四距離
P1‧‧‧研磨製程
P2‧‧‧曝光製程
P3‧‧‧顯影製程
R1‧‧‧發光範圍
S‧‧‧出光面
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖至第14圖分別繪示依據本揭露一實施方式之電路板於不同中間製造階段下的剖視圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
請參照第1圖至第14圖。第1圖至第14圖分別繪示依據本揭露一實施方式之電路板1(標示於第14圖中)於不同 中間製造階段下的剖視圖。
如第1圖所示，提供基板10以及支撐板20。本實施方式之基板10具有相對之第一表面100以及第二表面102，且可為陶瓷板、金屬板、有機板或其他任何適合的結構。於本實施方式中，於平行於基板10之方向定義為第一方向D1，實質上垂直於基板10之方向定義為第二方向D2，且第二方向D2被定義為實質上正交於第一方向D1。於一些實施方式中，第二方向D2也可被定義為非與第一方向D1正交。支撐板20乘載基板10，並用以保護位於第一表面100上的線路(圖未示)。
接著，第一線路層11形成於基板10的第二表面102上。於本實施方式中，第一線路層11具有遠離基板10的頂面110，且包含第一線路112以及第二線路114。第一線路層11的頂面110相對於基板10具有第一高度H1。於本實施方式中，第一線路層11的材質為銅，但本揭露不以此為限。於一些實施方式中，第一線路層11也可包含為銀(Ag)、鎳(Ni)、銅(Cu)、金(Au)、鈀(Pd)、前述材料之任意組合或其他任何適合之材料。
如第2圖所示，第一介電材料12形成於基板10的第二表面102上，使得第一介電材料12覆蓋第一線路層11，並利用壓合的方式使得第一線路層11嵌入第一介電材料12中。舉例來說，將第一介電材料12形成於基板10上的方式可包含滾輪貼合、熱壓貼合或任何適合的方式，但本揭露不以此為限。
於本實施方式中，第一介電材料12的楊氏係數(Young's modulus)大於基板10的楊氏係數。第一介電層120的熱膨脹係數(coefficient of thermal expansion,CTE)小於基板10的熱膨脹係數。於一些實施方式中，第一介電材料12的材質為高分子材料。於其他一些實施方式中，第一介電材料12的材質為玻璃纖維。於本實施方式中，第一介電材料12的材質可為環氧樹脂(epoxy)。第一介電材料12摻雜至少一無機材料，而無機材料可包含一氧化矽(SiO)、二氧化矽(SiO2)、氧化鋁(Al2O3)或前述材料之任意組合。
如第3圖所示，於第一介電材料12(見第2圖)形成於基板10上之後，將第一介電材料12的一部位移除至第一線路層11暴露出，並同時形成多個第一開口124，以形成第一介電層120。也就是說，第一線路層11嵌入第一介電層120，且自第一介電層120上的多個第一開口124暴露出。此時，第一介電層120具有遠離基板10的頂面122。第一介電層120的頂面122相對於基板10具有第二高度H2。
於本實施方式中，移除第一介電材料12(見第2圖)的前述部位係利用研磨(grinding)製程P1。藉由前述研磨製程P1使得第一介電層120的頂面122與第一線路層11的頂面110共平面。也就是說，第一介電層120的頂面122的第二高度H2實質上相同於第一線路層11的頂面110的第一高度H1。藉此，於後續製程中，第一介電層120可承受外在環境的壓力以及溫度而不會產生翹曲，因而維持電路板1 整體結構的平整度。因此，第一介電層120可避免電路板1發生翹曲的問題而避免後續形成於第一介電層120上的元件無法準確的定位於基板上而造成損壞，進而提升電路板1的良率。
於一些實施方式中，移除第一介電材料12的前述部位也可利用化學機械研磨(chemical mechanical planarization,CMP)製程。
於一些實施方式中，研磨製程P1與化學機械研磨製程可先後應用於移除第一介電材料12(見第2圖)的前述部位。舉例來說，於一些實施方式中可先對第一介電材料12進行研磨製程P1，至剩餘之第一介電材料12的頂面相對基板10的高度略大於第二高度H2。接著，再對剩餘之第一介電材料12進行化學機械研磨製程，至剩餘之第一介電材料12的頂面相對基板10的高度實質上等於第二高度H2。由於化學機械研磨製程相對於研磨製程P1對第一介電材料12具有較高的精度，因而本揭露可利用研磨製程P1降低製程的時間，並接著利用化學機械研磨製程以避免移除部分第一介電材料12時可能會對第一介電層120所造成的損傷。
如第4圖所示，於第一介電層120形成於基板10上之後，第二介電材料13壓合而形成於第一介電層120上。於本實施方式中，將第二介電材料13形成於第一介電層120上的方式可包含滾輪貼合、熱壓貼合或任何適合的方式，但本揭露不以此為限。於其他實施方式中，第二介電材料13也可藉由塗佈(coating)製程形成於第一介電層120上，並 配合進行熱整平(thermal leveling)製程。
於本實施方式中，第一介電層120的楊氏係數大於第二介電材料13的楊氏係數。第一介電層120的熱膨脹係數小於第二介電材料13的熱膨脹係數。於本實施方式中，第二介電材料13的材質為感光型介層材料(Photoimageable Dielectric,PID)，且感光型介層材料不限於正型或負型感光機制。舉例來說，本實施方式之第二介電材料13的材質包含環氧樹脂膜、由日本味之素公司之專利所製造之絕緣膜(ajinomoto build-up film,ABF)、預浸料(prepreg,PP)或其他任何適合的材料。於本實施方式中，將第二介電材料13壓合於第一介電層120的方法包含真空壓膜製程，但本揭露不以此製程為限。此外，本實施方式之真空壓膜製程所使用的機台可包含批次式單段壓膜機或批次式多段真空壓膜機。
如第5圖所示，於壓合第二介電材料13於第一介電層120上之後，圖案化第二介電材料13。進一步而言，本實施方式對第二介電材料13進行曝光製程P2，以於經曝光之第二介電材料13’上形成曝光區134以及非曝光區136。舉例而言，本實施方式之曝光製程P2所使用的機台可包含直接成像(Imaging System,DI)機台、鐳射直接成像(Laser Direct Imaging,LDI)機台、步進式(Stepper)機台、接觸式曝光(Contact)機台或其他任何適合的機台。
如第6圖所示，於對第二介電材料13進行曝光製程P2之後，對經曝光之第二介電材料13’進行顯影製程P3， 以於第一介電層120上形成經圖案化之第二介電材料，即，第二介電層130。進一步而言，本實施方式藉由顯影製程P3移除經曝光之第二介電材料13’中的非曝光區136(見第5圖)並保留曝光區134，以形成多個通孔132。第一線路層11經由第二介電層130之多個通孔132而被暴露出。也就是說，第二介電層130設置於第一介電層120上，且具有多個通孔132。第二介電層130的多個通孔132分別連通於第一介電層120的多個第一開口124。
接著，於顯影製程P3完成之後，利用固化製程以固化第二介電層130。於一些實施方式中，本實施方式之固化製程可包含熱固化製程、光固化製程、上述製程之組合或其他任何適合的製程。
如第7圖所示，於第二介電層130形成於第一介電層120上之後，第二線路層14共形地部分形成於第二介電層130上。亦即，於第二線路層14上不同位置的厚度實質上相同。再者，第二線路層14位於第二介電層130的多個通孔132中，且接觸第一線路層11。第二線路層14係作為後續製程中所形成之導電接觸170(見第11圖)的種子層。於本實施方式中，第二線路層14的形成方式為全板金屬化製程。於一些實施方式中，第二線路層14的形成方式包含物理氣相沉積(Physical vapor deposition,PVD)製程或其他任何適合的製程。
如第8圖所示，圖案化第二線路層14以至少於第二介電層130的多個通孔132外形成暴露第二介電層130之 第二開口140。圖案化第二線路層14的第二開口140位於第一線路112與第二線路114之間。於本實施方式中，圖案化第二線路層14的方式包含蝕刻製程。
如第9圖所示，於形成經圖案化第二線路層14之後，絕緣材料15形成於基板10上，並覆蓋第二介電層130以及經圖案化第二線路層14。於本實施方式中，絕緣材料15的材質為感光型介層材料，且感光型介層材料不限於正型或負型感光機制。於一些實施方式中，絕緣材料15的材質為彈性材料。
如第10圖所示，於絕緣材料15形成於基板10上之後，絕緣材料15被圖案化，以於第一線路112與第二線路114之間的曝光區134上形成間隔結構150。具體而言，於第一方向D1上，位於第一線路112與第二線路114之間的絕緣材料15(見第9圖)被保留，並移除位於第一線路112與第二線路114上方以及外側的絕緣材料15。舉例來說，移除部分絕緣材料15的方法可包含前述曝光製程P2以及顯影製程P3(請參照第5圖)，在此不再贅述，但本揭露不以此為限。
詳細而言，間隔結構150經由第二線路層14的第二開口140連接第二介電層130的曝光區134，並電性隔離位於第一線路112以及第二線路114上之第二線路層14。再者，間隔結構150部分覆蓋第二線路層14，因而可將第二線路層14固定於第二介電層130，以幫助後續形成於第二線路層14上之導電接觸170(見第11圖)的定位。於本實施方式中，間隔結構150具有遠離基板10的頂面152。間隔結構150 的頂面152與基板10之間相距第一距離T1。
如第11圖所示，於間隔結構150形成於第二介電層130上之後，多個導電接觸170分別形成於第二介電層130的多個通孔132中。具體而言，導電材料17形成於第二介電層130的多個通孔132中，以形成多個導電接觸170，並至少形成到導電材料17接觸間隔結構150。間隔結構150電性隔離導電接觸170。導電接觸170具有遠離基板10的頂面172。導電接觸170的頂面172與基板10之間相距第二距離T2。第二距離T2係小於第一距離T1。藉此，間隔結構150可避免導電接觸170相互導通，以確保後續所形成的發光元件18(見第12圖)可正常的運作。此外，本實施方式之間隔結構150為彈性體，因此當發光元件18設置於導電接觸170上時，間隔結構150可吸收碰撞所產生的能量以做為緩衝結構，進而避免發光元件18於製造過程中受到碰撞而損壞。
如第12圖所示，於導電接觸170形成之後，將發光元件18偕同導電層19電性連接第一線路層11，使得發光元件18發光。間隔結構150沿著第二方向D2上位於第一介電層120與發光元件18之間。發光元件18包含發光單元182、第一電極184以及第二電極186，其中發光單元182具有出光面S，且包含第一型半導體層(圖未示)、第一型半導體層(圖未示)以及主動層(圖未示)。舉例來說，第一電極184可為P電極以連接正電壓，而第二電極186可為N電極以連接負電壓，但本揭露不以此為限。
具體而言，發光元件18的第一電極184以及第 二電極186，分別經由第二介電層130的通孔132中的導電接觸170，以電性連接於第二線路層14，並透過第一介電層120的第一開口124進一步電性連接於第一線路層11。本實施方式之發光元件18具有遠離基板10的頂面180。發光元件18的頂面180與基板10之間相距第三距離T3。
於本實施方式中，第二線路層14於基板10上之垂直投影的輪廓，完全涵蓋發光元件18於基板10上的垂直投影。藉此，第二線路層14可確保導電接觸170所成長的範圍可涵蓋發光元件18。因此，當發光元件18設置於導電接觸170上時，發光元件18的第一電極184以及第二電極186可輕易地對位設置而電性連接於第一線路層11，以確保電路板1上發光元件18的發光效率。
於本實施方式中，導電層19的材質為異向性導電材料，但本揭露不以此為限。導電層19的形成方法包含網版印刷(screen printing)製程、噴墨(inkjet)製程或任何其他適合的方法，但本揭露不以此為限。
於本實施方式中，發光元件18為發光二極體，且發光二極體藉由覆晶方式而電性接合第一線路層11的第一線路112與第二線路114。
於本實施方式中，第一電極184以及第二電極186遠離基板10的頂面與基板10之間相距的距離實質上相同於第一距離T1。換句話說，發光單元182靠近基板10的底表面實質上相同於第一距離T1。
如第13圖所示，於將發光元件18電性連接第一 線路層11之後，光吸收材料16形成於基板10上，並覆蓋發光元件18、導電接觸170、經圖案化第二線路層14以及第二介電層130。光吸收材料16包含基材165以及光吸收粒子167。光吸收材料16的光吸收粒子167係均勻地分佈於基材165中。
於本實施方式中，光吸收材料16的基材165的材質為感光型介層材料，且感光型介層材料不限於正型或負型感光機制。於一些實施方式中，光吸收材料16的基材165的材質包含高分子材料。舉例而言，基材165的材質可為聚亞醯胺(polyimide,PI)、聚乙烯醇(polyvinyl alcohol,PVA)或其他任何適合的材料。基材165的材質也可為丙烯酸(acrylate)，但本揭露不以此為限。於一些實施方式中，光吸收粒子167包含碳、黑色染料或其他任何適合的材料。
於一些實施方式中，光吸收材料16的形成方法包含旋轉塗佈(spin coating)製程。
如第14圖所示，於光吸收材料16(見第13圖)形成於基板10上之後，光吸收材料16被圖案化，以於發光元件18、導電接觸170以及經圖案化第二線路層14上形成光吸收結構160，以完成本實施方式之電路板1。具體而言，於第一方向D1上，位於發光元件18周圍的光吸收材料16被保留，並至少部分移除位於發光元件18上的光吸收材料16，以形成第三開口164以及位於第三開口164周圍的光吸收結構160。於一些實施方式中，第三開口164的數量可為多個。進一步而言，光吸收結構160設置於第一介電層120以及第二 介電層130上，朝遠離基板10的方向突出，並用以吸收發光元件18所發出的光線。於一些實施方式中，光吸收結構160貼合發光元件18。於本實施方式中發光元件18經由第三開口164自光吸收結構160暴露出。
於本實施方式中，光吸收結構160具有遠離基板10的頂面162。光吸收結構160的頂面162與基板10之間相距第四距離T4。第四距離T4係大於第一距離T1、第二距離T2以及第三距離T3。
於本實施方式中，光吸收結構160包含柱狀部166以及突出部168。光吸收結構160的柱狀部166設置於第二介電層130上，並位於發光元件18的周圍。柱狀部166部分覆蓋導電接觸170，且沿著第二方向D2朝遠離基板10的方向延伸。因此，柱狀部166可吸收發光元件18側向發射的光，因而避免電路板1發生漏光的問題，或避免位於電路板1上不同的發光元件18彼此所發出的光相互混光。再者，由於柱狀部166部分覆蓋導電接觸170，進而柱狀部166可將導電接觸170固定於第二介電層130。因此，當導電接觸170屬於細線路而與第二介電層130之間的結合力不足時，柱狀部166可幫助導電接觸170定位於第二介電層130上，以避免導電接觸170與第二介電層130分離。
此外，光吸收結構160的突出部168自柱狀部166朝發光元件18突出，且部分覆蓋發光元件18的頂面180。進一步而言，突出部168自發光元件18的頂面180的外緣沿著第一方向D1朝頂面180的內側延伸。因此，突出部 168可吸收發光元件18所發出的部分光，以控制發光元件18的發光範圍R1。舉例來說，不同顏色的發光二極體的發光效率不同。因此，若不同的發光二極體的出光面S面積相同，則位於電路板1上之顯示器(圖未示)的色彩表現會因而被影響。因此，本實施方式藉由突出部168來控制不同發光元件18的發光範圍R1，使得具有不同色光之發光元件18可具有不同的發光範圍R1，進而可改善不同顏色之畫素發光效率不一致的問題。
於一些實施方式中，第四距離T4可實質上等於第三距離T3。也就是說，於第二方向D1上，位於發光元件18上方的光吸收材料16完全被移除，以暴露出發光元件18的整個頂面180。
於一些實施方式中，移除部分光吸收材料16的方法可包含前述曝光製程P2以及顯影製程P3(請參照第5圖)，在此不再贅述，但本揭露不以此為限。
由以上對於本發明之具體實施方式之詳述，可以明顯地看出本揭露的第一介電層可承受外在環境的壓力以及溫度而不會產生翹曲，進而維持電路板整體結構的平整度。因此，第一介電層可避免電路板發生翹曲的問題而，避免後續形成於第一介電層上的元件無法準確的定位於基板上而造成損壞，以提升電路板的良率。
再者，本實施方式的間隔結構可避免導電接觸相互導通，以確保後續所形成的發光元件可正常的運作。此外，本實施方式之間隔結構為彈性體，因此當發光元件設置 於導電接觸上時，間隔結構可吸收碰撞所產生的能量以做為緩衝結構，進而避免發光元件於製造過程中受到碰撞而損壞。
此外，於本實施方式中，光吸收結構至少位於發光元件的周圍，且沿著第二方向朝遠離基板的方向延伸。因此，光吸收結構至少可吸收發光元件側向發射的光，因而避免電路板發生漏光的問題，或避免位於電路板上不同的發光元件彼此所發出的光相互混光。
前述多個實施方式的特徵可使本技術領域中具有通常知識者更佳地理解本揭露之各個態樣。本技術領域中具有通常知識者應可瞭解，為了達到相同之目的及/或本揭露之實施方式之相同優點，其可利用本揭露為基礎，進一步設計或修飾其他製程及結構。在本技術領域中具有通常知識者亦應瞭解，這樣的均等結構並未背離本揭露之精神及範圍，而在不背離本揭露之精神及範圍下，本技術領域中具有通常知識者可在此進行各種改變、替換及修正。

Claims (20)

  1. 一種電路板，包含：一基板；一第一線路層，設置於該基板上；一第一介電層，設置於該基板上，且具有複數個開口，其中該第一線路層嵌入於該第一介電層，並自該些開口暴露出，且該第一介電層的楊氏係數大於該基板的楊氏係數；以及一發光元件，經由該些開口電性連接於該第一線路層。
  2. 如請求項1所述之電路板，其中該第一介電層摻雜至少一無機材料。
  3. 如請求項2所述之電路板，其中該無機材料包含一氧化矽、二氧化矽、氧化鋁或前述材料之任意組合。
  4. 如請求項1所述之電路板，其中該第一介電層遠離該基板的頂面與該第一線路層遠離該基板的頂面共平面。
  5. 如請求項1所述之電路板，更包含一第二介電層，設置於該第一介電層上，且具有複數個通孔，該些通孔分別連通於該些開口，該發光元件經由該些開口以及該些通孔電性連接於該第一線路層，且該第一介電層的楊氏係數大於該第二介電層的楊氏係數。
  6. 如請求項5所述之電路板，更包含一第二線路層，共形地部分設置於該第二介電層上，位於該些通孔中，並接觸該第一線路層，且該發光元件經由該些通孔電性連接於該第二線路層。
  7. 如請求項6所述之電路板，其中該第二線路層於該基板上之垂直投影的輪廓，完全涵蓋該發光元件於該基板上的垂直投影。
  8. 如請求項1所述之電路板，更包含一間隔結構，該間隔結構沿著垂直於該基板的一方向上位於該第一介電層與該發光元件之間。
  9. 如請求項8所述之電路板，更包含複數個導電接觸，分別位於該些通孔中，該間隔結構的頂面與該基板之間相距一第一距離，該些導電接觸的頂面與該基板之間相距一第二距離，且該第二距離係小於該第一距離。
  10. 如請求項1所述之電路板，更包含一光吸收結構，設置於該第一介電層上，朝遠離該基板的方向突出，並鄰近該發光元件。
  11. 如請求項10所述之電路板，其中該發光元件的頂面與該基板之間相距一第三距離，該光吸收結構的頂面與該基板之間相距一第四距離，該第四距離係高於或實質上等於該第三距離。
  12. 一種電路板的製造方法，包含：形成一第一線路層於一基板上；形成一第一介電層於該基板上，使得該第一線路層嵌入該第一介電層，其中該第一介電層具有複數個第一開口，該第一線路層自該些第一開口暴露出；以及電性連接一發光元件於暴露之該第一線路層，使得該發光元件發光。
  13. 如請求項12所述之電路板的製造方法，其中該形成該第一介電層於該基板上係利用壓合的方式，使得該第一線路層嵌入該第一介電層中。
  14. 如請求項12所述之電路板的製造方法，其中該形成一第一介電層於該基板上包含：形成一第一介電材料於該基板上，使得該第一介電材料覆蓋該第一線路層；以及移除該第一介電材料的一部位至該第一線路層自該些第一開口暴露出。
  15. 如請求項14所述之電路板的製造方法，其中該移除該第一介電材料的該部位係利用一研磨製程。
  16. 如請求項14所述之電路板的製造方法，其中該移除該第一介電材料的該部位至該第一線路層自該些第一開口暴露出，更進一步使得該第一介電層的頂面與該第一線路層的頂面共平面。
  17. 如請求項12所述之電路板的製造方法，其中發光元件為一發光二極體，且該電性連接該發光元件於暴露之該第一線路層係藉由覆晶方式將該發光二極體電性接合該第一線路層。
  18. 如請求項12所述之電路板的製造方法，其中該電性連接該發光元件於暴露之該第一線路層包含：形成一第二介電材料於該第一介電層上；以及圖案化該第二介電材料以形成複數個通孔，使得該第一線路層經由該些通孔暴露出，其中該發光元件經由該些通孔電性連接該第一線路層。
  19. 如請求項18所述之電路板的製造方法，其中該電性連接該發光元件於暴露之該第一線路層更包含：形成一間隔結構於經圖案化之該第二介電材料上；以及形成一導電材料於該些通孔中，至少到該導電材料接觸該間隔結構，以形成複數個導電接觸，其中該發光元件經由該些導電接觸電性連接該第一線路層。
  20. 如請求項19所述之電路板的製造方法，其中該電性連接該發光元件於暴露之該第一線路層更包含：於該形成該間隔結構之前，共形地形成一第二線路層於經圖案化之該第二介電材料上；以及圖案化該第二線路層以至少於該些通孔外形成暴露經圖案化之該第二介電材料之一第二開口，其中該間隔結構經由該第二開口連接經圖案化之該第二介電材料，並電性隔離該些導電接觸。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626448B2 (en) 2019-03-29 2023-04-11 Lumileds Llc Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture
US11621173B2 (en) 2019-11-19 2023-04-04 Lumileds Llc Fan out structure for light-emitting diode (LED) device and lighting system
US11777066B2 (en) 2019-12-27 2023-10-03 Lumileds Llc Flipchip interconnected light-emitting diode package assembly
EP3890451A1 (en) * 2020-03-30 2021-10-06 Lumileds Holding B.V. Ceramic carrier and build up carrier for light-emitting diode (led) array
US11664347B2 (en) * 2020-01-07 2023-05-30 Lumileds Llc Ceramic carrier and build up carrier for light-emitting diode (LED) array
JP2023510760A (ja) * 2020-01-07 2023-03-15 ルミレッズ リミテッド ライアビリティ カンパニー 発光ダイオード（ｌｅｄ）アレイ用のセラミックキャリア及びビルドアップキャリア
US11476217B2 (en) 2020-03-10 2022-10-18 Lumileds Llc Method of manufacturing an augmented LED array assembly
JP7381937B2 (ja) 2021-12-24 2023-11-16 日亜化学工業株式会社 発光モジュールおよび発光モジュールの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
TW200620720A (en) * 2006-03-01 2006-06-16 Mutual Tek Ind Co Ltd Circuit board of back light module of LED capable of increasing heat dissipating efficiency and the manufacturing method thereof
TWI391039B (zh) * 2010-07-30 2013-03-21 Umu Technology Co Ltd Circuit board with metal heat sink and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002084750A1 (en) * 2001-04-12 2002-10-24 Matsushita Electric Works, Ltd. Light source device using led, and method of producing same
US7273768B2 (en) * 2005-08-30 2007-09-25 Mutual-Pak Technology Co. Ltd. Wafer-level package and IC module assembly method for the wafer-level package
KR101418374B1 (ko) 2008-01-29 2014-07-11 삼성디스플레이 주식회사 인쇄 회로 기판 및 이를 포함하는 백라이트 유니트, 액정표시 장치
US8837872B2 (en) * 2010-12-30 2014-09-16 Qualcomm Incorporated Waveguide structures for signal and/or power transmission in a semiconductor device
CN103563099A (zh) * 2011-06-01 2014-02-05 皇家飞利浦有限公司 键合到支撑衬底的发光器件
DE102012102847A1 (de) * 2012-04-02 2013-10-02 Osram Opto Semiconductors Gmbh Licht emittierendes Halbleiterbauelement und Verfahren zur Herstellung eines Licht emittierenden Halbleiterbauelements
KR102079188B1 (ko) * 2012-05-09 2020-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP6117790B2 (ja) * 2012-08-01 2017-04-19 京セラ株式会社 配線基板、それを備えた実装構造体
JPWO2015102107A1 (ja) * 2014-01-06 2017-03-23 株式会社村田製作所 積層配線基板およびこれを備える検査装置
TWI538591B (zh) * 2014-05-01 2016-06-11 Tong Hsing Electronic Ind Ltd Method for manufacturing multilayer ceramic heat dissipation circuit substrate and its product
TWI576929B (zh) 2015-12-28 2017-04-01 邱羅利士公司 封裝結構及其製法
US10014391B2 (en) * 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
US9793395B1 (en) * 2016-10-06 2017-10-17 International Business Machines Corporation Vertical vacuum channel transistor
US9825032B1 (en) * 2016-11-23 2017-11-21 Globalfoundries Inc. Metal layer routing level for vertical FET SRAM and logic cell scaling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
TW200620720A (en) * 2006-03-01 2006-06-16 Mutual Tek Ind Co Ltd Circuit board of back light module of LED capable of increasing heat dissipating efficiency and the manufacturing method thereof
TWI391039B (zh) * 2010-07-30 2013-03-21 Umu Technology Co Ltd Circuit board with metal heat sink and manufacturing method thereof

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