JP6304263B2 - 積層配線基板およびこれを備える検査装置 - Google Patents

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Description

本発明は、セラミック層と樹脂絶縁層とで構成された積層配線基板およびこの積層配線基板を備える検査装置に関する。
LSIなどの半導体素子の電気検査には、セラミック多層基板上にプローブピンを形成したプローブカードが広く採用されている。また、近年では、半導体素子の高集積化により、その端子数の増加や、端子の狭ピッチ化が進んでいるため、セラミック多層基板の一部の層を、微細な配線形成が容易なポリイミドなどの樹脂絶縁層に置き換えた積層配線基板が用いられるようになっている。
例えば、特許文献1に記載の積層配線基板100では、図13に示すように、複数のセラミック層101aが積層されて成るセラミック積層体101と、複数の樹脂絶縁層102aが積層されて成る樹脂積層体102とを備え、セラミック積層体101上に樹脂積層体102が積層された構造となっている。このとき、積層配線基板100の上面には、それぞれプローブピンに接続される複数の表面電極103が狭ピッチで形成される。また、積層配線基板100の下面には、各表面電極103に対応して設けられ、対応する表面電極103にそれぞれ接続された複数の裏面電極104が形成される。各裏面電極104は、外部の実装基板との接続用に設けられている。
また、樹脂積層体102およびセラミック積層体101の内部には、隣接する裏面電極104間のピッチが、隣接する表面電極103間のピッチよりも広くなるように、再配線構造が形成されている。
このような再配線構造を形成するに当たり、表面電極103に近い方の樹脂積層体102では、その内部に形成する配線の細線化や、隣接する配線間の距離を狭くする必要があるため、微細な配線形成が可能なポリイミド等から成る樹脂絶縁層102aで構成されている。また、比較的配線の形成スペースに余裕があるセラミック積層体101では、樹脂絶縁層102aよりも剛性が高く、線膨張係数がICウエハ等の検査媒体の線膨張係数に近いセラミック層101aで構成されている。積層配線基板100をこのように構成することで、端子数の増加や、端子間が狭ピッチ化された近年の半導体素子の電気検査を可能にしている。
特開2011−9694号公報(段落0019〜0022、図1等参照)
しかしながら、従来の積層配線基板100は、セラミック積層体101と樹脂積層体102の積層構造で形成されているため、例えば、セラミック積層体101上に樹脂積層体102を形成する際、樹脂積層体102の硬化収縮により、積層配線基板100の内部に残留応力が発生する。
積層配線基板100の内部に残留応力が発生すると、セラミック積層体101と樹脂積層体102との界面で剥離が生じたり、積層配線基板100の反りが生じるおそれがある。また、積層配線基板100の反り等により、樹脂積層体102の平坦度が悪くなると、その内部に形成される配線も湾曲するため、該配線の抵抗値が増大するといった問題も生じ得る。
また、樹脂積層体102内の前記残留応力は、その中央部よりも周縁部の方が高いため、樹脂積層体102の周縁部に位置する樹脂絶縁層102上に面内導体を形成すると、面内導体と樹脂絶縁層102の界面剥離が生じるおそれもある。この界面剥離は、面内導体の平面視での面積が大きくなるほど発生の可能性が高くなる。
本発明は、上記した課題に鑑みてなされたものであり、セラミック積層体上に樹脂積層体が積層されて成る積層配線基板において、樹脂積層体とセラミック積層体の界面剥離を低減させるとともに、積層配線基板の反りを低減させることを第1の目的とし、樹脂積層体の周縁部に配置された面内導体の界面剥離を低減させることを第2の目的とする。
上記した目的を達成するために、本発明の積層配線基板は、複数のセラミック層が積層されて成るセラミック積層体と、前記セラミック積層体に積層され、複数の樹脂絶縁層が積層されて成る樹脂積層体とを備え、前記樹脂積層体は、少なくとも1つの前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第1積層部と、該第1積層部の中央に積層された第2積層部とを有するとともに、周縁部が中央部よりも薄く形成され、前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていることを特徴としている。
樹脂積層体は、硬化収縮の際、その中心に向けて縮まろうとするため、収縮量は、中心から離れるにつれて大きくなり、それに伴って収縮応力も強くなる。したがって、樹脂積層体の硬化収縮による積層配線基板内の前記残留応力について、例えば、セラミック積層体と樹脂積層体の界面では、中央部よりも周縁部の方が強く作用する。そのため、セラミック積層体と樹脂積層体の界面剥離は、この界面の周縁部を基点として発生する場合が多い。また、樹脂積層体の収縮応力は、該樹脂積層体の体積に比例して大きくなるため、積層配線基板内の残留応力も樹脂積層体の体積に比例して大きくなる。
そこで、樹脂積層体の周縁部を中央部よりも薄く形成することで、セラミック積層体と樹脂積層体の界面、特に、樹脂積層体とセラミック積層体の界面剥離の基点となる界面の周縁部に作用する前記残留応力を緩和することができるため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
また、樹脂積層体の周縁部を薄くすることで、樹脂積層体を等しい厚みで形成する場合と比較して、樹脂積層体の体積が減るため、樹脂積層体の硬化収縮に伴う前記残留応力が減少し、これにより、積層配線基板の反りを低減することができる。
また、前記樹脂積層体の前記第1積層部は、複数の前記樹脂絶縁層を有し、前記配線層は、前記第1積層部を構成する前記複数の樹脂絶縁層のいずれかの間に配置されていてもよい。
樹脂絶縁層と面内導体の密着強度は、樹脂絶縁層同士の密着強度よりも弱いため、樹脂絶縁層の硬化収縮に伴う残留応力の高い樹脂積層体の周縁部に面内導体を配置すると、樹脂絶縁層と面内導体の界面剥離が生じるおそれがある。この界面剥離は、面内導体の面積が大きいほど顕著化する。ここで、樹脂積層体の周縁部の厚みを薄くすると、樹脂積層体の周縁部に作用する残留応力が減少するため、面内導体を樹脂積層体の周縁部に配置した際の樹脂絶縁層と面内導体の界面剥離を低減することができる。
また、面内導体を樹脂絶縁層上に形成することで、例えば、低温同時焼成セラミック(LTCC)で形成されたセラミック積層体上に形成するよりも、面内導体の平坦度がよくなるため、面内導体の平坦度が悪くなることに起因する抵抗値の増加やばらつきを抑えることができる。
また、前記配線層は、前記セラミック積層体と、前記第1積層部の前記樹脂絶縁層との間に配置されていてもよい。
樹脂積層体の配線層をセラミック積層体と樹脂絶縁層の間に配置すると、樹脂積層体の周縁部に配置された面内導体は、セラミック積層体もしくは樹脂絶縁層との界面で剥離する可能性が高い。ここで、樹脂積層体の周縁部の厚みを薄くすると、樹脂積層体の周縁部に作用する残留応力が減少するため、面内導体を樹脂積層体の周縁部に配置した際の、セラミック積層体もしくは樹脂絶縁層と、面内導体の界面剥離を低減することができる。
また、前記第1積層部は、平面視で矩形状を有し、前記面内導体が、平面視で前記第1積層部の四隅部のうちの隣り合う両隅部の間に配置されていてもよい。第1積層部が平面視で矩形状を有する場合、樹脂積層体の硬化収縮による第1積層部における残留応力は、四隅部に最も強く作用する。そこで、面内導体を、応力が強く作用する四隅部を避けるように隣り合う両隅部の間に配置することにより、面内導体の剥離を低減することができる。
また、前記面内導体は、該面内導体の厚み方向で貫通する貫通孔が複数設けられることにより、網目状のパターンに形成されていてもよい。このようにすると、樹脂積層体の形成時に、面内導体の各貫通孔に樹脂絶縁層の樹脂が入り込んで樹脂絶縁層の柱が立つ。そうすると、この柱により、樹脂絶縁層と面内導体の界面、および、セラミック積層体と面内導体の界面に作用する応力が緩和するため、面内導体の剥離を低減することができる。
また、前記配線層は、前記面内導体を複数有していてもよい。この場合、各面内導体それぞれにおいて、樹脂絶縁層またはセラミック積層体との間の界面剥離を低減することができる。
前記複数の面内導体のうち、少なくとも一対の前記面内導体が、平面視で前記第1積層部の中心に対して点対称の位置に配置されていてもよい。面内導体は、樹脂積層体の硬化収縮を抑制する機能を有する。そのため、例えば、第1積層部を平面視したときに、各面内導体を第1積層部の中心に対して偏った位置に配置すると、第1積層部の各面内導体が配置された部分の収縮抑制量が、前記中心を基準として、第1積層部の各面内導体の配置箇所と逆側の部分の収縮抑制量よりも多くなる。そうすると、第1積層部内で収縮抑制量のアンバランスが生じて積層配線基板の反りが生じ得る。そこで、一対の面内導体を第1積層部の中心に対して点対称の位置に配置することで、第1積層部の前記一対の面内導体が配置された箇所において、収縮抑制量のバランスがよくなるため、積層配線基板の反りを低減することができる。
また、前記面内導体が、グランド電極または電源用電極であってもかまわない。この場合、面内導体がグランド電極または電源用電極であるという具体的な構成を提供することができる。
また、前記複数の面内導体のうちの一部がグランド電極であり、残りが電源用電極であってもかまわない。この場合、複数の面内導体がグランド電極と電源用電極とで構成されるという具体的な構成を提供することができる。
また、前記面内導体は、平面視で円状に形成されていてもよい。例えば、面内導体を平面視で矩形状に形成した場合、面内導体と、樹脂絶縁層またはセラミック層との界面に作用する応力(残留応力)は、四隅部に集中するため、当該四隅部を基点として面内導体の剥離が生じ易い。そこで、面内導体を円状に形成することで、残留応力を面内導体の周縁部全体に分散させることができるため、面内導体と、樹脂絶縁層およびセラミック積層体との間の界面剥離を低減することができる。
また、前記面内導体は、平面視で多角形状に形成されていてもよい。この場合、面内導体が平面視で多角形状を有するという具体的な構成を提供することができる。また、例えば、面内導体の形状を五角形以上とした場合は、矩形状である場合と比較して、各角部それぞれに作用する応力(残留応力)を減らすことができるため、面内導体と、樹脂絶縁層またはセラミック積層体との間の界面剥離を低減することができる。
また、前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さく形成されていてもよい。樹脂積層体の硬化収縮による積層配線基板内の残留応力は、樹脂積層体の平面視での面積に比例する。そのため、樹脂積層体の平面視での面積をセラミック積層体の面積よりも小さくすると、両積層体の平面視での面積を等しくした場合と比較して積層配線基板内の残留応力が減るため、セラミック積層体と樹脂積層体の界面剥離および積層配線基板の反りを低減することができる。
また、前記樹脂積層体は、前記第2積層部上に積層された他の積層部をさらに備え、前記第1積層部、前記第2積層部および前記他の積層部それぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、前記樹脂積層体がピラミッド状に形成されていてもよい。
樹脂積層体が第2積層部上に積層された他の積層部を備える場合、他の積層部の平面視での面積を第2積層部よりも小さくし、樹脂積層体の形状をピラミッド状にすると、他の積層部の平面視での面積を第2積層部と等しく形成する場合と比較して樹脂積層体全体の体積を小さくすることができる。そうすると、樹脂積層体の硬化収縮に伴う積層配線基板内の残留応力が減少するため、セラミック積層体と樹脂積層体の界面剥離および積層配線基板の反りを低減することができる。
また、前記樹脂積層体の上面に形成された複数の上面電極と、前記セラミック積層体の下面に前記複数の上面電極に対応して設けられ、対応する前記上面電極にそれぞれ接続された複数の下面電極とをさらに備え、隣接する前記下面電極間のピッチが、隣接する前記上面電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていてもよい。この場合、その内部に再配線構造が形成された積層配線基板において、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の反りに起因する樹脂積層体内の配線の抵抗値の増大それぞれを低減することができる。
また、この積層配線基板を、半導体を検査する検査装置に用いてもよい。この場合、各上面側接続電極それぞれに、例えばプローブピンを接続させることで、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の反りに起因する樹脂積層体内の配線の抵抗値の増大それぞれが低減されたプローブカードを提供することができる。
本発明によれば、樹脂積層体の周縁部を中央部よりも薄く形成することで、セラミック積層体と樹脂積層体の界面、特に、樹脂積層体とセラミック積層体の界面剥離の基点となる界面の周縁部に作用する前記残留応力を緩和することができるため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
また、樹脂積層体の周縁部を薄くすることで、樹脂積層体を等しい厚みで形成する場合と比較して、樹脂積層体の体積が減るため、樹脂積層体の硬化収縮に伴う前記残留応力が減少し、これにより、積層配線基板の反りを低減することができる。
本発明の第1実施形態にかかる積層配線基板の断面図である。 図1の積層配線基板の平面図である。 本発明の第2実施形態にかかる積層配線基板の断面図である。 本発明の第3実施形態にかかる積層配線基板の平面図である。 本発明の第4実施形態にかかる積層配線基板の平面図である。 本発明の第5実施形態にかかる積層配線基板の平面図である。 本発明の第6実施形態にかかる積層配線基板の平面図である。 本発明の第7実施形態にかかる積層配線基板の平面図である。 図8の面内導体の変形例を示す図である。 本発明の第8実施形態にかかる積層配線基板の平面図である。 本発明の第9実施形態にかかる積層配線基板の平面図である。 本発明の第10実施形態にかかる積層配線基板の断面図である。 従来の積層配線基板の断面図である。
<第1実施形態>
本発明の第1実施形態にかかる積層配線基板1aについて、図1および図2を参照して説明する。なお、図1は積層配線基板1aの断面図、図2は積層配線基板1aの平面図である。また、図2では、説明を簡単にするために、本発明に関係する部分のみを図示し、他の部分は図示省略している。
この実施形態にかかる積層配線基板1は、図1に示すように、複数のセラミック層2a〜2dが積層されて成るセラミック積層体2と、該セラミック積層体2に積層され、複数の樹脂絶縁層3a〜3cが積層されて成る樹脂積層体3とを備えている。また、樹脂積層体3の最上層の樹脂絶縁層3aの上面には、複数の上面電極4が形成される。さらに、樹脂絶縁層3a上には、各上面電極4それぞれの上面が露出するように、当該各上面電極4の周縁部および樹脂絶縁層3を被覆するソルダーレジスト10が設けられている。また、積層配線基板1aの下面となるセラミック積層体2の最下層のセラミック層2dの下面には、各上面電極4に対応して設けられ、対応する上面電極4にそれぞれ接続された複数の下面電極5が形成される。なお、ソルダーレジスト10に代えて樹脂積層体3を形成する各樹脂絶縁層3a〜3cと同様の樹脂絶縁層を形成してもかまわない。
セラミック積層体2は、セラミック層2a〜2dと、面内導体9aを有する配線層9とが交互に積層されて成り、所定の面内導体9a同士がビア導体7により接続されている。ここで、各セラミック層2a〜2dには、それぞれ、ホウケイ酸系ガラスを含有するセラミック(例えば、アルミナ)を主成分とする低温同時焼成セラミック(LTCC)から成るセラミックグリーンシートを用いることができる。また、各セラミック層2a〜2dを形成するその他の材料としては、アルミナ等の高温焼成セラミック(HTCC)等、種々のセラミック材料を用いることもできる。
セラミック積層体2の内部に形成された各面内導体9aは、所定のセラミック層2a〜2dの主面に、Ag、Al、Cu等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成されている。なお、この実施形態では、各面内導体9aが、Agによりそれぞれ形成されている。
セラミック積層体2の内部に形成された各ビア導体7は、例えば、セラミック層2a〜2dにレーザ等を用いて形成した貫通孔に、印刷技術を用いて、Ag、Al、Cu等のいずれかを含有する導電性ペーストを充填することによりそれぞれ形成される。
セラミック積層体2の下面に形成された各下面電極5は、Ag、Al、Cu等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成される。このとき、各下面電極5の表面に、Ni/Auめっきをさらに施すようにしてもよい。
なお、セラミック積層体2は、隣接するセラミック層2a〜2d間に、各セラミック層2a〜2dの焼成時の収縮を抑制する収縮抑制層を配置する構成であってもかまわない。この収縮抑制層には、各セラミック層2a〜2dの焼成温度では収縮しないセラミック材料を用いることができる。このようにすると、焼成後のセラミック積層体2の反りが低減するため、これに伴って、積層配線基板1aの反りが低減する。
樹脂積層体3は、樹脂絶縁層3a〜3cと、面内導体8a1,8b1,8c1,8c2を有する配線層8a〜8cとが交互に積層されて成り、所定の面内導体8a1,8b1,8c1,8c2同士がビア導体6a〜6cにより接続されている。ここで、各樹脂絶縁層3a〜3cは、それぞれ、ポリイミドやガラスエポキシ樹脂等の熱硬化性樹脂で形成される。このとき、各セラミック層2a〜2dのヤング率は約220GPaであるのに対して、例えば、ポリイミドで形成された各樹脂絶縁層3a〜3は、1〜5GPaであり、各樹脂絶縁層3a〜3cのヤング率が、各セラミック層2a〜2dよりも小さい。
また、樹脂積層体3は、最下層の樹脂絶縁層3cと、面内導体8c1,8c2を有する配線層8cとが積層されて成り、セラミック積層体2に積層された第1積層部11aと、その他の樹脂絶縁層3a,3bと、複数の配線層8a,8bとが積層されて成り、当該第1積層部の中央に積層された第2積層部11bとで構成されている。このとき、第1積層部11aは、平面視での面積がセラミック積層体2の平面視での面積と略等しく形成されるとともに、第2積層部11bは、平面視での面積が第1積層部11aよりも小さく形成される。換言すれば、樹脂積層体3は、周縁部が中央部よりも薄く形成されている。
また、最下層の樹脂絶縁層3cと配線層8cとで形成された樹脂積層体3の第1積層部11aでは、セラミック積層体2と樹脂絶縁層3cとの間に配線層8cが配置される。このとき、図2に示すように、樹脂積層体3の第1積層部11aおよび第2積層部11bはそれぞれ平面視で矩形状を有する。また、第1積層部11aの配線層8cが有する所定の面内導体8c1(点描写部)は、平面視で環状を成し、樹脂積層体3の周縁部に配置される。なお、この実施形態では、面内導体8c1が、グランド電極として使用されている。また、この実施形態では、配線層8c上に樹脂絶縁層3cの1層のみが積層されているが、2層以上積層されていてもよい。また、面内導体8c1を、例えば、電源用電極として使用してもかまわない。
樹脂積層体3の上面に形成される各上面電極4は、Cu,Ag,Al等のいずれかの金属で形成された下地電極4aと、Ni/Auめっきにより形成された表面電極4bとでそれぞれ構成されている。
樹脂積層体3の内部に形成される各面内導体8a1,8b1,8c1,8c2および各ビア導体6a〜6cそれぞれを形成する材料として、Cu、Ag、Al等の金属のいずれかを用いることができる。ここで、各面内導体8a1,8b1,8c1,8c2は、所定の樹脂絶縁層3a〜3cの主面にそれぞれ形成されている。
そして、対応する上面電極4および下面電極5同士は、樹脂積層体3およびセラミック積層体2の内部に形成された複数のビア導体6a〜6c,7および複数の面内導体8a1,8b1,8c1,8c2,9aとで構成された内部配線により接続されている。
また、隣接する下面電極5間のピッチが、隣接する上面電極4間のピッチよりも広く設定されており、対応する上面電極4および下面電極5同士を接続する各内部配線により、セラミック積層体2および樹脂積層体3内において再配線構造が形成されている。
以上のように構成された積層配線基板1aでは、セラミック積層体2が先に準備された後、このセラミック積層体2上に樹脂積層体3が積層されることにより製造される。ここで、セラミック積層体2上の樹脂積層体3を硬化させるときに、積層配線基板1a内に樹脂積層体3の硬化収縮による残留応力が発生し、セラミック積層体2と樹脂積層体3の界面剥離や積層配線基板1aの反り等が発生する。
セラミック積層体2と樹脂積層体3の界面剥離が発生するのは、隣接するセラミック層2a〜2dの界面の密着強度、隣接する樹脂絶縁層3a〜3cの界面の密着強度および隣接するセラミック層2aと樹脂絶縁層3cの界面の密着強度のうち、異種材料で構成されたセラミック層2aと樹脂絶縁層3cの界面の密着強度が一番低いためである。また、樹脂積層体3は、硬化収縮の際、その中心に向けて縮まろうとするため、収縮量は、中心から離れるにつれて大きくなり、それに伴って収縮応力も強くなる。したがって、樹脂積層体3の硬化収縮による積層配線基板1a内の前記残留応力について、例えば、セラミック積層体2と樹脂積層体3の界面では、中央部よりも周縁部の方が強く作用する。そのため、セラミック積層体2と樹脂積層体3の界面剥離は、この界面の周縁部を基点として発生する場合が多い。
また、上記したように、残留応力が強く作用する樹脂積層体3の周縁部には、配線層8cの面内導体8c1が配置されている。この面内導体8c1は、ライン状の導体とは異なり、面積が大きいベタ状のグランド電極であるため、このような面内導体8c1を樹脂積層体3の周縁部に配置すると、面内導体8c1とセラミック層2aの界面剥離、または、面内導体8c1と樹脂絶縁層3の界面剥離が生じる可能性が高い。
そこで、この実施形態では、第2積層部11bの平面視での面積を第1積層部11aよりも小さくすることにより、樹脂積層体3の周縁部を中央部よりも薄く形成し、セラミック積層体2と樹脂積層体3の界面に作用する、樹脂積層体3の硬化収縮に伴う残留応力を減少させることができるように構成されている。
本発明に係る検査装置は、上記した積層配線基板1aと、積層配線基板1aの上面に形成された各上面電極4に接続された複数のプローブピンとを備え、例えば、ダイシング前の半導体素子(例えば、LSI)などのウエハテストで使用されるプローブカードである。具体的には、このプローブカードは、LSIチップのボンディングパッド上にプローブピンの先端を当てることにより、LSIチップの電気的特性の良否を判別する。
次に、積層配線基板1aの製造方法について説明する。なお、以下に説明する製造方法は、後述する他の実施形態にかかる積層配線基板1b〜1jにも適用することができる。
まず、セラミック積層体2を準備する。このとき、セラミック積層体2は、個別に準備された各セラミック層2a〜2dと各配線層9とを所定の順序で積層し、この積層されたものを圧着・焼成して形成する。ここで、各セラミック層2a〜2dに形成されるビア導体7は、例えば、レーザ加工によりセラミック層2a〜2dにビアホールを形成し、該ビアホールに印刷技術を用いて、Cu、Ag、Alのいずれかの金属を含有する導電性ペーストを充填することによりそれぞれ形成する。また、各セラミック層2a〜2dの主面に形成される面内導体9aおよび下面電極5は、Cu、Ag、Alのいずれかの金属(この実施形態ではAg)を含有する導電性ペーストを用いた印刷技術により形成することができる。
次に、セラミック積層体2を両面研磨して、該セラミック積層体2の平坦性を向上させた上で、このセラミック積層体2上に、配線層8cの各面内導体8c1,8c2を形成する。このとき、各面内導体8c1,8c2は、例えば、セラミック積層体2上に、下地電極としてのTi膜をスッパタ等により成膜し、同じくスパッタ等によりTi膜上にCu膜を成膜する。そして、Cu膜上に、電解または無電解めっきにより、同じくCu膜を成膜することで形成することができる。なお、上述の両面研磨によりセラミック積層体2の平坦性を向上させることによって、スパッタやめっきの際に、面内導体8a1,8b1,8c1,8c2が湾曲することに起因する抵抗値の増大も低減させることができる。
次に、各面内導体8c1,8c2が形成されたセラミック積層体2上に、スピンコート等により、ポリイミドを塗布するなどして樹脂絶縁層3cを形成する。また、樹脂絶縁層3cに、フォトリソグラフィ加工によりビア導体6cを形成し、熱硬化して樹脂積層体の第1積層部11aを形成する。
次に、樹脂絶縁層3c上に、面内導体8b1を有する配線層8bを形成する。この面内導体8b1は、下地電極としてのTi膜をスパッタ等により成膜し、同じくスパッタ等によりTi膜上にCu膜を成膜する。そして、Cu膜上に、電解または無電解めっきにより、同じくCu膜を成膜することで形成することができる。
次に、配線層8bが形成された樹脂絶縁層3c上に、スピンコート等により、ポリイミドを塗布するなどして樹脂絶縁層3bを形成する。このとき、樹脂絶縁層3bの平面視での面積を、樹脂絶縁層3c(第1積層部11a)よりも小さく形成して、樹脂絶縁層3cの上面の中央部に配置する。樹脂絶縁層3bのビア導体6bは、樹脂絶縁層3cのビア導体6cと同様の方法により形成することができる。
最上層の樹脂絶縁層3a、配線層8a、ビア導体6aも、樹脂絶縁層3bと同じ要領で形成することができる。
次に、樹脂絶縁層3a上に、面内導体8a1,8b1と同じ要領で各下地電極4aを形成し、この下地電極4a上に、Ni/Auめっき膜(表面電極4b)を施して各上面電極4を形成することで、樹脂積層体3の第2積層部11bを形成する。
次に、樹脂絶縁層3a上に、例えば、スピンコート等により、ポリイミドを塗布し、熱硬化するなどしてソルダーレジスト10を形成する。最後に、セラミック積層体2下面に、各下地電極を形成し、これらの下地電極上に、Ni/Auめっきを施して各下面電極5を形成することで、積層配線基板1aが完成する。
このように、樹脂積層体3を形成した場合、各上面電極4および各面内導体8a1,8b1は、セラミック積層体2に印刷技術を用いて形成される面内導体9aと比較して、微細なパターン形成が可能となる。
したがって、上記した実施形態によれば、樹脂積層体3の周縁部を中央部よりも薄く形成することで、セラミック積層体2と樹脂積層体3の界面、特に、樹脂積層体3とセラミック積層体2の界面剥離の基点となる当該界面の周縁部に作用する、樹脂積層体3の硬化収縮に起因する残留応力を緩和することができるため、樹脂積層体3とセラミック積層体2の界面剥離を低減することができる。
また、樹脂積層体3の周縁部を薄くすることで、樹脂積層体3を等しい厚みで形成する場合と比較して、樹脂積層体3の体積が減るため、樹脂積層体3の硬化収縮により生じる前記残留応力が減少し、これにより、積層配線基板1aの反りを低減することができる。
また、積層配線基板1aの反りが低減することで、樹脂積層体3に形成された各面内導体8a1,8b1,8c1,8c2の平坦性が向上するため、各面内導体8a1,8b1,8c1,8c2が湾曲することに起因する抵抗値の増大も低減することができる。
また、Cu等の金属で形成された面内導体8a1,8b1,8c1,8c2は、樹脂絶縁層3a〜3c同士の密着強度や、セラミック層2a〜2d同士の密着強度と比較して、セラミック層2a〜2dおよび樹脂絶縁層3a〜3cとの密着強度が低い。したがって、硬化収縮により生じる残留応力が強く作用する樹脂積層体3の周縁部に配置された第1積層部11aの面内導体8c1は、樹脂絶縁層3cとの界面、または、セラミック層2aとの界面で剥離し易い。しかしながら、この実施形態では、樹脂積層体3の周縁部の厚みを薄くすることで、樹脂積層体3の周縁部に作用する残留応力を減少させることができるため、面内導体8c1と、セラミック層2aおよび樹脂絶縁層3cの界面剥離を低減することができる。
また、面内導体8c1の面積が大きくなると、面内導体8c1と、セラミック層2aおよび樹脂絶縁層3cとの密着強度が低くなるため、界面で剥離が生じ易い。したがって、この実施形態のように、面内導体8c1を大面積のグランド電極として形成すると、界面剥離の可能性が高い。また、このような面内導体8c1を、残留応力が強く作用する樹脂積層体3の周縁部に配置すると、さらに界面剥離の可能性が高まる。しかしながら、この実施形態によると、樹脂積層体3の周縁部に作用する残留応力を緩和することができるため、大面積の面内導体8c1を樹脂積層体3の周縁部に配置した場合であっても、セラミック層2aまたは樹脂絶縁層3cとの界面剥離を抑えることができる。
また、各樹脂絶縁層3a〜3cが、ヤング率の小さい熱硬化性樹脂(例えば、ポリイミド)で形成されているため、樹脂積層体3内に作用する残留応力を、樹脂積層体3とセラミック積層体2の界面に集中させずに、樹脂積層体3全体に分散させることができ、これにより、樹脂積層体3とセラミック積層体2の界面剥離を低減することができる。
また、この実施形態にかかる積層配線基板1aは、隣接する下面電極5間のピッチが、隣接する上面電極4のピッチよりも広くなるように、セラミック積層体2および樹脂積層体3の内部に再配線構造が形成されている。ここで、狭いピッチで配置された各上面電極4が、微細な配線形成が容易な樹脂積層体3側に形成されている。
また、積層配線基板1aをセラミック積層体2と樹脂積層体3とで構成した場合の弊害である、セラミック積層体2と樹脂積層体3の界面剥離や積層配線基板1aの反りは、樹脂積層体3の周縁部を中央部よりも薄く形成することにより低減される。そのため、積層配線基板1aは、端子の狭ピッチ化が進んでいる近年の半導体素子の電気的検査を行うためのプローブカードに用いられる基板として好適である。
また、前記各セラミック層2aそれぞれは、ホウケイ酸系ガラスを含有するセラミックを主成分とする低温同時焼成セラミック(セラミックグリーンシート)で形成されているため、セラミック積層体2内に形成する面内導体等の配線電極に低抵抗導体のAg等を使用することができる。
<第2実施形態>
本発明の第2実施形態にかかる積層配線基板1bについて、図を参照して説明する。なお、図2は積層配線基板1bの断面図である。
この実施形態にかかる積層配線基板1bが、図1を参照して説明した第1実施形態の積層配線基板1aと異なるところは、図3に示すように、樹脂積層体3の第1積層部11aが、複数(この実施形態では2つ)の樹脂絶縁層3b,3cを備え、これらの樹脂絶縁層3b,3c間に配線層8cが配置されていることである。その他の構成は、第1実施形態の積層配線基板1aと同じであるか、これに相当するものであるため、同一符号を付すことにより説明を省略する。
第1実施形態の積層配線基板1aでは、樹脂積層体3の最下層の樹脂絶縁層3cの一つ上の樹脂絶縁層3bは、樹脂積層体3の第2積層部として形成されていたが、この実施形態では、当該樹脂絶縁層3bの平面視での面積が樹脂絶縁層3c(第1積層部11a)と略同じになるように形成され、第1積層部11aの樹脂絶縁層3bとして配置される。そして、第1積層部11aの両樹脂絶縁層3b,3c間に第1積層部11aの配線層8cが配置される。
このように、両樹脂絶縁層3b,3c間に面内導体8c1,8c2を配置すると、第1実施形態のように、低温同時焼成セラミック(LTCC)で形成されたセラミック積層体2と樹脂絶縁層3cとの間に配置する場合と比較して、面内導体8c1,8c2の平坦度がよくなるため、第1実施形態の積層配線基板1aの効果に加えて、面内導体8c1,8c2の平坦度が悪くなることに起因する抵抗値の増加やばらつきを抑えることができる。
<第3実施形態>
本発明の第3実施形態にかかる積層配線基板1cについて、図4を参照して説明する。なお、図4は積層配線基板1cの平面図であり、図2の対応する図である。
この実施形態にかかる積層配線基板1cが、図1および図2を参照して説明した第1実施形態の積層配線基板1aと異なるところは、図4に示すように、樹脂積層体3の周縁部に配置された第1積層体11aの面内導体8c1が、平面視矩形状の複数の面内導体8c3に分割されて形成されていることである。その他の構成は、第1実施形態の積層配線基板1aと同じであるため、同一符号を付すことにより説明を省略する。
面内導体8c1と、セラミック層2aまたは樹脂絶縁層3cとの密着強度は、上記したように、面内導体8c1の平面視での面積が大きくなるほど低くなる。したがって、第1実施形態の面内導体8c1のように、グランド電極としての面内導体8c1を、大面積の1つの電極として形成すると、セラミック層2aや樹脂絶縁層3cとの界面で剥離する可能性が高まる。そこで、面内導体8c1を複数の面内導体8c3に分割して形成し、各面内導体8c3の1つ1つの面積を小さくすることで、各面内導体8c3それぞれにおいて、セラミック層2aまたは樹脂絶縁層3cとの間の界面剥離を低減することができる。
また、各面内導体8c3のうちの所定の一対の面内導体8c3が、平面視で第1積層部11aの中心に対して点対称の位置に配置されている。ここで、各面内導体8c3は、樹脂積層体3の硬化収縮を抑制する機能を有する。そのため、例えば、第1積層部11aを平面視したときに、各面内導体8c3を第1積層部11aの中心に対して偏った位置に配置すると、第1積層部11aの各面内導体8c3が配置された部分の収縮抑制量が、前記中心を基準として、第1積層部11aの各面内導体8c3の配置箇所と逆側の部分の収縮抑制量よりも多くなる。そうすると、第1積層部11a内で収縮抑制量のアンバランスが生じて積層配線基板1cの反りが生じ得る。そこで、所定の一対の面内導体8c3を第1積層部11aの中心に対して点対称の位置に配置することで、第1積層部11aの前記一対の面内導体8c3が配置された箇所において、収縮抑制量のバランスがよくなるため、積層配線基板1cの反りを低減することができる。
なお、この実施形態では、各面内導体8c3が、それぞれグランド電極である場合について説明したが、例えば、各面内導体8c3の一部がグランド電極で、残りが電源用電極であってもかまわない。
<第4実施形態>
本発明の第4実施形態にかかる積層配線基板1dについて、図5を参照して説明する。なお、図5は積層配線基板1dの平面図であり、図2に対応する図である。
この実施形態にかかる積層配線基板1dが、図4を参照して説明した第3実施形態の積層配線基板1cと異なるところは、図5に示すように、面内導体8c1が分割されることにより形成された各面内導体8c3が、平面視矩形状の第1積層部の四隅部のうちの隣り合う両隅部の間にそれぞれ配置されていることである。その他の構成は、第3実施形態の積層配線基板1cと同じであるため、同一符号を付すことにより説明を省略する。
第1積層部11aが平面視矩形状を有する場合、樹脂積層体3の硬化収縮により生じる残留応力は、四隅部に最も強く作用する。そこで、各面内導体8c3を、応力が強く作用する第1積層部11aの四隅部を避けるように、隣り合う両隅部の間に配置することにより、各面内導体8c3の、セラミック層2aまたは樹脂絶縁層3cからの剥離を低減することができる。
<第5実施形態>
本発明の第5実施形態の積層配線基板1eについて、図6を参照して説明する。なお、図6は積層配線基板1eの平面図であり、図2に対応する図である。
この実施形態の積層配線基板1eが、図5を参照して説明した第4実施形態の積層配線基板1dと異なるところは、図6に示すように、各面内導体8c3が、第1積層部11aの周端から離れた位置に形成されていることである。その他の構成は、第4実施形態の積層配線基板1dと同じであるため、同一符号を付すことにより説明を省略する。
樹脂積層体3の硬化収縮に基づく第1積層部11a内の残留応力は、平面視において、中心から周端に向かうに連れて強くなる。したがって、各面内導体8c3を、第1積層部11aの周端から離れた位置に形成すると、各面内導体8c3それぞれにおいて、セラミック層2aとの界面および樹脂絶縁層3cとの界面に作用する応力が減少するため、各面内導体8c3の、セラミック層2aおよび樹脂絶縁層3cからの剥離をさらに低減することができる。
<第6実施形態>
本発明の第6実施形態にかかる積層配線基板1fについて、図7を参照して説明する。なお、図7は積層配線基板1fの平面図であり、図2に対応する図である。
この実施形態にかかる積層配線基板1fが、図6を参照して説明した第5実施形態の積層配線基板1eと異なるところは、図7に示すように、各面内導体8c3それぞれは、該面内導体8c3の厚み方向で貫通する貫通孔12が複数設けられることにより、網目状のパターンに形成されていることである。その他の構成は、第5実施形態の積層配線基板1eと同じであるため、同一符号を付すことにより説明を省略する。
このように、各面内導体8c3に複数の貫通孔12を設けることで、樹脂積層体3の形成時に、面内導体8c3の各貫通孔12に樹脂絶縁層3cの樹脂が入り込んで樹脂の柱が立つ。そうすると、この柱により、樹脂絶縁層3cと面内導体8c3の界面、および、セラミック層2aと面内導体8c3の界面に作用する応力が緩和するため、各面内導体8c3の界面剥離がそれぞれ低減する。
<第7実施形態>
本発明の第7実施形態にかかる積層配線基板1gについて、図8を参照して説明する。なお、図8は積層配線基板1gの平面図であり、図2に対応する図である。
この実施形態にかかる積層配線基板1gが、図4を参照して説明した第3実施形態の積層配線基板1cと異なるところは、図8に示すように、各面内導体8c3が平面視で円状に形成されていることである。その他の構成は、第3実施形態の積層配線基板1cと同じであるため、同一符号を付すことにより説明を省略する。
上記した第3実施形態の各面内導体8c3は、それぞれ平面視矩形状に形成されているが、このような場合、各面内導体8c3それぞれにおいて、面内導体8c3と、セラミック層2aまたは樹脂絶縁層3cとの界面に作用する応力(残留応力)は、四隅部に集中するため、当該四隅部を基点として面内導体8c3の剥離が生じ易い。そこで、面内導体8c3を円状に形成することで、残留応力を面内導体8c3の周縁部全体に分散させることができるため、面内導体8c3と、セラミック層2aおよび樹脂絶縁層3cとの間の界面剥離を低減することができる。
(面内導体8c3の変形例)
この実施形態の面内導体8c3の変形例について、図9を参照して説明する。なお、図9は面内導体8c3の変形例を示す図である。
上記した第7実施形態では、各面内導体8c3が、平面視で円状に形成した場合について説明したが、例えば、図9に示すように、各面内導体8c3それぞれを、平面視で多角形状(この変形例では八角形状)に形成してもかまわない。この場合、各面内導体8c3が平面視矩形状である場合と比較して、各角部それぞれに作用する応力(残留応力)を減らすことができるため、各面内導体8c3それぞれにおいて、面内導体8c3と、樹脂絶縁層3cおよびセラミック層2aとの間の界面剥離を低減することができる。
<第8実施形態>
本発明の第8実施形態にかかる積層配線基板1hについて、図10を参照して説明する。なお、図10は積層配線基板1hの平面図であり、図2に対応する図である。
この実施形態にかかる積層配線基板1hが、図6を参照して説明した第5実施形態の積層配線基板1eと異なるところは、図10に示すように、樹脂積層体3の平面視での面積が、セラミック積層体2の平面視での面積よりも小さく形成されていることである。その他の構成は、第5実施形態の積層配線基板1eと同じであるため、同一符号を付すことにより説明を省略する。
この場合、樹脂積層体3の第1積層部11aの平面視での面積が、セラミック積層体2の平面視での面積よりも小さく形成されることで、樹脂積層体3の平面視での面積が、セラミック積層体2よりも小さく形成されている。
樹脂積層体3の硬化収縮による積層配線基板1h内の残留応力は、樹脂積層体3の平面視での面積に比例する。そのため、樹脂積層体3の平面視での面積をセラミック積層体2の面積よりも小さくすると、両積層体2,3の平面視での面積を等しくした場合と比較して積層配線基板1h内の残留応力が減るため、セラミック積層体2と樹脂積層体3の界面剥離および積層配線基板1hの反りを低減することができる。
<第9実施形態>
本発明の第9実施形態にかかる積層配線基板1iについて、図11を参照して説明する。なお、図11は積層配線基板1iの平面図であり、図2に対応する図である。
この実施形態にかかる積層配線基板1iが、図1および図2を参照して説明した第1実施形態の積層配線基板1aと異なるところは、図11に示すように、樹脂積層体3上に形成する上面電極4の総数を増やすことにより、積層配線基板1iを使用したプローブカードにおいて、一度に複数の半導体素子13a〜13dの電気検査を行うことができるように構成されていることである。その他の構成は、第1実施形態の積層配線基板1aと同じであるため、同一符号を付すことにより説明を省略する。
この場合、半導体素子13a〜13dを一度に電気検査するために、第1実施形態の各上面電極4(図2参照)を1組として、合計4組分の上面電極4が、樹脂積層体3の上面に形成される。このようにすると、第1実施形態の積層配線基板1aと同様の効果が得られるとともに、一度に複数の半導体素子13a〜13dの電気検査を行うことができる積層配線基板1iを提供することができる。
<第10実施形態>
本発明の第10実施形態の積層配線基板1jについて、図12を参照して説明する。なお、図12は積層配線基板1jの断面図である。
この実施形態にかかる積層配線基板1jが、図1および図2を参照して説明した第1実施形態の積層配線基板1aと異なるところは、図12に示すように、樹脂積層体3が、第2積層部11b上に積層された第3積層部11c(本発明の「他の積層部」に相当)をさらに備え、第1積層部11a、第2積層部11b、第3積層部11cそれぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、樹脂積層体3がピラミッド状に形成されていることである。その他の構成は、第1実施形態の積層配線基板1aと同じであるため、同一符号を付すことにより説明を省略する。
この場合、樹脂積層体3の最下層の樹脂絶縁層3cが、第1積層部11aを形成し、その一つ上層の樹脂絶縁層3bが、第2積層部11bを形成し、最上層の樹脂絶縁層3aが、第3積層部11cを形成している。
内部に再配線構造が形成される積層配線基板1jでは、平面視における樹脂積層体3の中央部では、第1積層部11aから上層側の積層部11b,11cに向かうに連れて、より高密度配線が必要となるのに対し、その周縁部では、上層側に向かうに連れて空きスペースが広くなる。
ところで、樹脂積層体3とセラミック積層体2の界面剥離や積層配線基板1jの反りを低減するには、上記したように、樹脂積層体3の体積を小さくしたり、各積層部11a,11b,11cの平面視での面積を小さくしたりするのが効果的である。
そこで、この実施形態では、再配線構造において、樹脂積層体3が上層側に向かうに連れて周縁部に空きスペースが広がることを利用して、樹脂積層体3の各積層部11a,11b,11cの平面視での面積を、上層側に向かうに連れて小さくし、樹脂積層体3をピラミッド状に形成する。このようにすると、樹脂積層体3の体積を減らすことができるため、樹脂積層体3の硬化収縮による積層配線基板1j内の残留応力を減らすことができるとともに、樹脂積層体とセラミック積層体の界面剥離の基点となる、該界面の周縁部に作用する応力を減らすことができる。したがって、積層配線基板1j内および前記界面に作用する残留応力を減らすことにより、樹脂積層体3とセラミック積層体2の界面剥離や積層配線基板1jの反りを低減することができる。なお、第3積層部11c上のさらに複数の積層部を形成し、樹脂積層体3をピラミッド状に形成する構成であってもかまわない。
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、上記した各実施形態において、樹脂積層体3の各積層部11a,11b,11cを構成する樹脂絶縁層3a〜3cの層数は、適宜、変更可能である。
また、樹脂積層体3上に形成したソルダーレジスト10はなくてもかまわない。
また、上記した各実施形態の構成を組合わせて、積層配線基板を形成してもかまわない。
また、本発明は、セラミック積層体に樹脂積層体が積層されてなる種々の積層配線基板に適用することができる。
1a〜1j 積層配線基板
2 セラミック積層体
2a〜2d セラミック層
3 樹脂積層体
3a〜3c 樹脂絶縁層
4 上面電極
5 下面電極
8c 配線層
8c1,8c3 面内導体
11a 第1積層部
11b 第2積層部
11c 第3積層部(他の積層部)
12 貫通孔

Claims (15)

  1. 複数のセラミック層が積層されて成るセラミック積層体と、
    前記セラミック積層体に積層され、複数の樹脂絶縁層が積層されて成る樹脂積層体とを備え、
    前記樹脂積層体は、少なくとも1つの前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第1積層部と、該第1積層部の中央に積層された第2積層部とを有するとともに、周縁部が中央部よりも薄く形成され
    前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていることを特徴とする積層配線基板。
  2. 前記樹脂積層体の前記第1積層部は、複数の前記樹脂絶縁層を有し、
    前記配線層は、前記第1積層部を構成する前記複数の樹脂絶縁層のいずれかの間に配置されていることを特徴とする請求項1に記載の積層配線基板。
  3. 記配線層は、前記セラミック積層体と、前記第1積層部の前記樹脂絶縁層との間に配置されていることを特徴とする請求項1に記載の積層配線基板。
  4. 前記第1積層部は、平面視で矩形状を有し、
    前記面内導体が、平面視で前記第1積層部の四隅部のうちの隣り合う両隅部の間に配置されていることを特徴とする請求項2または3に記載の積層配線基板。
  5. 前記面内導体は、該面内導体の厚み方向で貫通する貫通孔が複数設けられることにより、網目状のパターンに形成されていることを特徴とする請求項2ないし4のいずれかに記載の積層配線基板。
  6. 前記配線層は、前記面内導体を複数有することを特徴とする請求項2ないし5のいずれかに記載の積層配線基板。
  7. 前記複数の面内導体のうち、少なくとも一対の前記面内導体が、平面視で前記第1積層部の中心に対して点対称の位置に配置されていることを特徴とする請求項6に記載の積層配線基板。
  8. 前記面内導体が、グランド電極または電源用電極であることを特徴とする請求項2ないし7のいずれかに記載の積層配線基板。
  9. 前記複数の面内導体のうちの一部がグランド電極であり、残りが電源用電極であることを特徴とする請求項6または7に記載の積層配線基板。
  10. 前記面内導体は、平面視で円状に形成されていることを特徴とする請求項2ないし9のいずれかに記載の積層配線基板。
  11. 前記面内導体は、平面視で多角形状に形成されていることを特徴とする請求項2ないし9のいずれかに記載の積層配線基板。
  12. 前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さく形成されていることを特徴とする請求項1ないし11のいずれかに記載の積層配線基板。
  13. 前記樹脂積層体は、前記第2積層部上に積層された他の積層部をさらに備え、前記第1積層部、前記第2積層部および前記他の積層部それぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、前記樹脂積層体がピラミッド状に形成されていることを特徴とする請求項2ないし12のいずれかに記載の積層配線基板。
  14. 前記樹脂積層体の上面に形成された複数の上面電極と、前記セラミック積層体の下面に前記複数の上面電極に対応して設けられ、対応する前記上面電極にそれぞれ接続された複数の下面電極とをさらに備え、
    隣接する前記下面電極間のピッチが、隣接する前記上面電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていることを特徴とする請求項1ないし13のいずれかに記載の積層配線基板。
  15. 請求項1ないし14のいずれかに記載の積層配線基板を備え、半導体を検査することを特徴とする検査装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6691762B2 (ja) 2015-11-03 2020-05-13 日本特殊陶業株式会社 検査用配線基板
US9847306B2 (en) * 2016-03-16 2017-12-19 Kabushiki Kaisha Toshiba Circuit board having a ground layer including a plurality of polygonal openings
JP6699969B2 (ja) * 2016-06-17 2020-05-27 日本特殊陶業株式会社 電子部品検査用の多層配線基板
JP2019049498A (ja) * 2017-09-12 2019-03-28 日本特殊陶業株式会社 電子部品検査装置用配線基板
JP2019060817A (ja) 2017-09-28 2019-04-18 日本特殊陶業株式会社 電子部品検査装置用配線基板
JP2019060819A (ja) * 2017-09-28 2019-04-18 日本特殊陶業株式会社 電子部品検査装置用配線基板
JP7033884B2 (ja) * 2017-10-25 2022-03-11 京セラ株式会社 セラミック配線基板およびプローブ基板
JP6889672B2 (ja) * 2018-02-19 2021-06-18 日本特殊陶業株式会社 検査装置用配線基板
TWI728531B (zh) * 2019-10-30 2021-05-21 巨擘科技股份有限公司 探針卡裝置
JP7223672B2 (ja) * 2019-11-08 2023-02-16 日本特殊陶業株式会社 多層配線基板
JP7283434B2 (ja) * 2020-04-20 2023-05-30 株式会社村田製作所 集積受動部品
TWI798027B (zh) * 2022-03-14 2023-04-01 巨擘科技股份有限公司 探針卡裝置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0640106B2 (ja) * 1987-11-09 1994-05-25 株式会社日立製作所 半導体lsi検査装置用プローブヘッド及びその製造方法
JPH01291168A (ja) * 1988-05-18 1989-11-22 Canon Inc プローブカードおよびそれを用いた被測定部品の測定法
JPH01291167A (ja) * 1988-05-18 1989-11-22 Canon Inc プローブカードおよびそれを用いた被測定部品の測定法
JPH0268992A (ja) * 1988-09-02 1990-03-08 Nec Corp 多層配線基板
JPH03280492A (ja) * 1990-03-28 1991-12-11 Fujitsu Ltd 多層絶縁膜の形成方法
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
US5851681A (en) * 1993-03-15 1998-12-22 Hitachi, Ltd. Wiring structure with metal wiring layers and polyimide layers, and fabrication process of multilayer wiring board
JP2600745Y2 (ja) * 1993-05-13 1999-10-25 株式会社エイト工業 集積回路の検査装置用治具
JP2000114676A (ja) * 1998-10-05 2000-04-21 Hitachi Media Electoronics Co Ltd 高周波モジュール
JP2002261402A (ja) * 2001-03-01 2002-09-13 Alps Electric Co Ltd 電子回路ユニットの回路基板
JP4084255B2 (ja) * 2002-07-23 2008-04-30 富士通株式会社 プローブカード
JP2005317587A (ja) * 2004-04-27 2005-11-10 Kyocera Corp 多層配線基板
JP2006012921A (ja) * 2004-06-22 2006-01-12 Kyocera Corp 多層配線基板
JP2006275714A (ja) * 2005-03-29 2006-10-12 Nec Corp プローブカード
JP2007101496A (ja) * 2005-10-07 2007-04-19 Toyobo Co Ltd プローブカード
JP2008159987A (ja) * 2006-12-26 2008-07-10 Kyocera Corp 配線基板およびその製造方法と、多層配線基板およびその製造方法
JP2008275409A (ja) * 2007-04-27 2008-11-13 Alps Electric Co Ltd プローブカード
JP5236379B2 (ja) * 2007-08-24 2013-07-17 日本特殊陶業株式会社 Ic検査装置用基板及びその製造方法
EP2239587B1 (en) * 2008-02-01 2017-12-27 NHK Spring Co., Ltd. Probe unit
JPWO2009107747A1 (ja) * 2008-02-29 2011-07-07 日本発條株式会社 配線基板およびプローブカード
JP2010003871A (ja) * 2008-06-20 2010-01-07 Kyocera Corp 配線基板およびプローブカードならびに電子装置
JP5625250B2 (ja) * 2009-03-30 2014-11-19 凸版印刷株式会社 半導体装置
US8373075B2 (en) * 2009-10-29 2013-02-12 Medtronic, Inc. Implantable co-fired electrical feedthroughs
JP5383448B2 (ja) * 2009-11-20 2014-01-08 京セラ株式会社 配線基板およびプローブカードならびに電子装置
JP5211185B2 (ja) * 2011-02-10 2013-06-12 株式会社フジクラ プリント配線板
JP5996971B2 (ja) * 2012-08-31 2016-09-21 京セラ株式会社 多層配線基板およびそれを用いたプローブカード
JP2015012013A (ja) * 2013-06-26 2015-01-19 京セラ株式会社 多層配線基板およびそれを備えたプローブカード用基板
WO2015102107A1 (ja) * 2014-01-06 2015-07-09 株式会社村田製作所 積層配線基板およびこれを備える検査装置

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