WO2015108051A1 - 積層配線基板およびこれを備える検査装置 - Google Patents

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竹村　忠治
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Definitions

  • the present invention relates to a multilayer wiring board composed of a ceramic layer and a resin insulating layer, and an inspection apparatus including the multilayer wiring board.
  • probe cards In which probe pins are formed on a ceramic multilayer substrate are widely used.
  • the number of terminals and the pitch of terminals have been reduced, so that some layers of a ceramic multilayer substrate can be easily formed with polyimide or the like.
  • a laminated wiring board replaced with a resin insulating layer is used.
  • a plurality of surface electrodes 103 connected to the probe pins are formed on the upper surface of the multilayer wiring substrate 100 at a narrow pitch.
  • a plurality of back surface electrodes 104 are formed on the lower surface of the multilayer wiring substrate 100 so as to correspond to the front surface electrodes 103 and are respectively connected to the corresponding front surface electrodes 103. Each back electrode 104 is provided for connection to an external mounting substrate.
  • a rewiring structure is formed inside the resin laminate 102 and the ceramic laminate 101 so that the pitch between the adjacent back surface electrodes 104 is wider than the pitch between the adjacent front surface electrodes 103.
  • the resin laminate 102 closer to the surface electrode 103 it is necessary to make the wiring formed in the inside thin and to reduce the distance between adjacent wirings. It is composed of a resin insulating layer 102a made of polyimide or the like that can form an appropriate wiring.
  • the ceramic laminate 101 that has a relatively large space for wiring formation is composed of the ceramic layer 101a having higher rigidity than the resin insulating layer 102a and having a linear expansion coefficient close to that of an inspection medium such as an IC wafer. ing.
  • the conventional multilayer wiring substrate 100 is formed by a laminated structure of the ceramic laminate 101 and the resin laminate 102, for example, when the resin laminate 102 is formed on the ceramic laminate 101, the resin laminate 102 is formed. Due to the curing shrinkage, residual stress is generated inside the multilayer wiring substrate 100.
  • the multilayer wiring board 100 When residual stress is generated inside the multilayer wiring board 100, there is a possibility that peeling occurs at the interface between the ceramic multilayer body 101 and the resin multilayer body 102, or the multilayer wiring board 100 is warped. In addition, when the flatness of the resin laminate 102 is deteriorated due to the warp of the laminated wiring substrate 100, the wiring formed therein is also curved, which may cause a problem that the resistance value of the wiring increases.
  • the residual stress in the resin laminate 102 is higher in the peripheral portion than in the central portion thereof, when an in-plane conductor is formed on the resin insulating layer 102 located in the peripheral portion of the resin laminate 102, the surface There is also a possibility that interface separation between the inner conductor and the resin insulating layer 102 may occur. The possibility of occurrence of this interface peeling increases as the area of the in-plane conductor in plan view increases.
  • the present invention has been made in view of the above-described problems.
  • a multilayer wiring board in which a resin laminate is laminated on a ceramic laminate, the interface peeling between the resin laminate and the ceramic laminate is reduced, and
  • the first object is to reduce the warpage of the wiring board, and the second object is to reduce the interfacial delamination of the in-plane conductors arranged at the peripheral edge of the resin laminate.
  • a multilayer wiring board of the present invention includes a ceramic laminate in which a plurality of ceramic layers are laminated, and a resin in which a plurality of resin insulating layers are laminated on the ceramic laminate.
  • the resin laminate is characterized in that the peripheral portion is formed thinner than the central portion.
  • the peripheral portion acts more strongly than the central portion at the interface between the ceramic laminate and the resin laminate. Therefore, interface peeling between the ceramic laminate and the resin laminate often occurs with the peripheral edge of this interface as a base point. Further, since the shrinkage stress of the resin laminate increases in proportion to the volume of the resin laminate, the residual stress in the multilayer wiring board also increases in proportion to the volume of the resin laminate.
  • the peripheral portion of the resin laminate thinner than the central portion, the interface between the ceramic laminate and the resin laminate, particularly the peripheral portion of the interface that becomes the starting point of the interface peeling between the resin laminate and the ceramic laminate. Since the residual stress acting can be relaxed, it is possible to reduce interfacial peeling between the resin laminate and the ceramic laminate.
  • the volume of the resin laminate is reduced by thinning the peripheral portion of the resin laminate, compared with the case where the resin laminate is formed with an equal thickness, the residual stress accompanying the curing shrinkage of the resin laminate is reduced. Accordingly, warpage of the multilayer wiring board can be reduced.
  • the resin laminate includes a first laminated portion in which a plurality of the resin insulating layers and a wiring layer having in-plane conductors are laminated, and a second laminated portion laminated in the center of the first laminated portion.
  • the wiring layer may be disposed between the predetermined adjacent resin insulating layers, and the in-plane conductor may be disposed on a peripheral portion of the resin laminate in plan view.
  • the adhesion strength between the resin insulation layer and the in-plane conductor is weaker than the adhesion strength between the resin insulation layers, when the in-plane conductor is disposed on the peripheral portion of the resin laminate having a high residual stress accompanying the curing shrinkage of the resin insulation layer, There is a possibility that interface separation between the resin insulating layer and the in-plane conductor may occur. This interfacial peeling becomes more prominent as the area of the in-plane conductor is larger.
  • the thickness of the peripheral portion of the resin laminate is reduced, the residual stress acting on the peripheral portion of the resin laminate is reduced. Therefore, the resin insulating layer when the in-plane conductor is disposed on the peripheral portion of the resin laminate and Interfacial peeling of the in-plane conductor can be reduced.
  • the in-plane conductor is formed on the resin insulating layer, the flatness of the in-plane conductor is improved as compared with the case where the in-plane conductor is formed on, for example, a ceramic laminated body formed of low temperature co-fired ceramic (LTCC). It is possible to suppress an increase or variation in resistance value caused by the deterioration of the flatness of the inner conductor.
  • LTCC low temperature co-fired ceramic
  • the resin laminate includes a first laminated portion in which the resin insulating layer and a wiring layer having an in-plane conductor are laminated, and a second laminated portion laminated in the center of the first laminated portion.
  • the wiring layer may be disposed between the ceramic laminate and the resin insulating layer, and the in-plane conductor may be disposed on a peripheral portion of the resin laminate in plan view.
  • the in-plane conductor placed on the periphery of the resin laminate may be peeled off at the interface with the ceramic laminate or resin insulation layer Is expensive.
  • the thickness of the peripheral portion of the resin laminate is reduced, the residual stress acting on the peripheral portion of the resin laminate is reduced. Therefore, the ceramic laminate when the in-plane conductor is disposed on the peripheral portion of the resin laminate.
  • interface peeling between the resin insulating layer and the in-plane conductor can be reduced.
  • the first laminated portion has a rectangular shape in a plan view, and the in-plane conductor is disposed between adjacent corners of the four corner portions of the first laminated portion in a plan view. Also good.
  • the first laminated portion has a rectangular shape in plan view, the residual stress in the first laminated portion due to curing shrinkage of the resin laminated body acts most strongly on the four corners. Therefore, by disposing the in-plane conductor between the adjacent corners so as to avoid the four corners where the stress acts strongly, it is possible to reduce the in-plane conductor peeling.
  • the in-plane conductor may be formed in a mesh pattern by providing a plurality of through-holes penetrating in the thickness direction of the in-plane conductor. If it does in this way, at the time of formation of a resin layered product, resin of a resin insulating layer will enter into each penetration hole of an in-plane conductor, and a pillar of a resin insulating layer will stand. In this case, the stress that acts on the interface between the resin insulating layer and the in-plane conductor and the interface between the ceramic laminate and the in-plane conductor is relieved by this column, so that peeling of the in-plane conductor can be reduced.
  • the wiring layer may have a plurality of the in-plane conductors. In this case, in each in-plane conductor, interface peeling between the resin insulating layer or the ceramic laminate can be reduced.
  • the in-plane conductor has a function of suppressing curing shrinkage of the resin laminate. Therefore, for example, when each in-plane conductor is arranged at a position biased with respect to the center of the first laminated portion when the first laminated portion is viewed in plan, the portion in which each in-plane conductor of the first laminated portion is arranged. With respect to the center, the shrinkage suppression amount is larger than the shrinkage suppression amount of the portion on the opposite side to the location where each in-plane conductor of the first laminated portion is disposed.
  • contraction suppression amount will arise in a 1st laminated part, and the curvature of a laminated wiring board may arise. Therefore, by arranging the pair of in-plane conductors at point-symmetrical positions with respect to the center of the first laminated portion, the balance of the shrinkage suppression amount at the location where the pair of in-plane conductors of the first laminated portion is arranged. Therefore, the warpage of the laminated wiring board can be reduced.
  • the in-plane conductor may be a ground electrode or a power supply electrode.
  • a specific configuration in which the in-plane conductor is a ground electrode or a power supply electrode can be provided.
  • some of the plurality of in-plane conductors may be ground electrodes, and the rest may be power supply electrodes.
  • the plurality of in-plane conductors are configured by the ground electrode and the power supply electrode.
  • the in-plane conductor may be formed in a circular shape in plan view.
  • stress residual stress
  • the in-plane conductor is formed in a rectangular shape in plan view
  • stress residual stress acting on the interface between the in-plane conductor and the resin insulating layer or the ceramic layer
  • the in-plane conductor is likely to peel off from the base point. Therefore, by forming the in-plane conductor in a circular shape, it is possible to disperse the residual stress over the entire periphery of the in-plane conductor, so that the interface peeling between the in-plane conductor and the resin insulation layer and ceramic laminate Can be reduced.
  • the in-plane conductor may be formed in a polygonal shape in plan view.
  • the in-plane conductor may be formed in a polygonal shape in plan view.
  • the shape of the in-plane conductor is a pentagon or more, the stress (residual stress) acting on each corner can be reduced compared to the case of a rectangular shape. Further, it is possible to reduce interfacial peeling between the resin insulating layer or the ceramic laminate.
  • the area of the resin laminate in plan view may be smaller than the area of the ceramic laminate in plan view. Residual stress in the multilayer wiring board due to curing shrinkage of the resin laminate is proportional to the area of the resin laminate in plan view. Therefore, if the area of the resin laminate in plan view is smaller than the area of the ceramic laminate, the residual stress in the multilayer wiring board is reduced compared to the case where the areas of both laminates in plan view are equal, Interfacial peeling between the ceramic laminate and the resin laminate and warpage of the laminated wiring board can be reduced.
  • the resin laminate further includes another laminated portion laminated on the second laminated portion, and each of the first laminated portion, the second laminated portion, and the other laminated portion is a plan view.
  • the resin laminate may be formed in a pyramid shape by being formed so that the area becomes smaller toward the upper layer side.
  • the resin laminate includes another laminated portion laminated on the second laminated portion
  • the area of the other laminated portion in plan view is made smaller than that of the second laminated portion, and the shape of the resin laminated body is changed to a pyramid shape.
  • the volume of the whole resin laminated body can be made small compared with the case where the area in planar view of another laminated part is formed equal to a 2nd laminated part. If it does so, since the residual stress in the laminated wiring board accompanying the hardening shrinkage
  • the wiring structure in the ceramic laminate and the resin laminate may be formed such that a pitch between adjacent lower electrode is wider than a pitch between adjacent upper electrodes. .
  • the interface peeling between the resin laminated body and the ceramic laminated body, the warpage of the laminated wiring board, and the wiring in the resin laminated body caused by the warpage of the resin laminated body Each increase in the resistance value can be reduced.
  • this laminated wiring board may be used in an inspection apparatus for inspecting a semiconductor.
  • an inspection apparatus for inspecting a semiconductor.
  • this laminated wiring board may be used in an inspection apparatus for inspecting a semiconductor.
  • a probe pin for example, by connecting a probe pin to each of the upper surface side connection electrodes, interfacial peeling between the resin laminate and the ceramic laminate, warpage of the multilayer wiring board, and warpage of the resin laminate, It is possible to provide a probe card in which each increase in the resistance value of the wiring is reduced.
  • the peripheral portion of the resin laminate thinner than the center portion by forming the peripheral portion of the resin laminate thinner than the center portion, the interface between the ceramic laminate and the resin laminate, particularly, the interface serving as a base point for interfacial peeling between the resin laminate and the ceramic laminate. Since the residual stress acting on the peripheral edge of the resin can be relaxed, it is possible to reduce interfacial peeling between the resin laminate and the ceramic laminate.
  • the volume of the resin laminate is reduced by thinning the peripheral portion of the resin laminate, compared with the case where the resin laminate is formed with an equal thickness, the residual stress accompanying the curing shrinkage of the resin laminate is reduced. Accordingly, warpage of the multilayer wiring board can be reduced.
  • FIG. 1 is a cross-sectional view of a multilayer wiring board according to a first embodiment of the present invention. It is a top view of the multilayer wiring board of FIG. It is sectional drawing of the laminated wiring board concerning 2nd Embodiment of this invention. It is a top view of the multilayer wiring board concerning a 3rd embodiment of the present invention. It is a top view of the laminated wiring board concerning 4th Embodiment of this invention. It is a top view of the multilayer wiring board concerning a 5th embodiment of the present invention. It is a top view of the multilayer wiring board concerning 6th Embodiment of this invention. It is a top view of the laminated wiring board concerning 7th Embodiment of this invention.
  • FIGS. 1 is a cross-sectional view of the multilayer wiring board 1a
  • FIG. 2 is a plan view of the multilayer wiring board 1a. Further, in FIG. 2, only parts related to the present invention are illustrated for simplifying the description, and other parts are not illustrated.
  • a laminated wiring board 1 includes a ceramic laminate 2 in which a plurality of ceramic layers 2a to 2d are laminated, and a plurality of resin insulation layers laminated on the ceramic laminate 2. And a resin laminate 3 in which 3a to 3c are laminated. A plurality of upper surface electrodes 4 are formed on the upper surface of the uppermost resin insulating layer 3 a of the resin laminate 3. Furthermore, a solder resist 10 is provided on the resin insulating layer 3a so as to cover the peripheral portion of each upper surface electrode 4 and the resin insulating layer 3b so that the upper surface of each upper surface electrode 4 is exposed.
  • a plurality of lower surfaces are provided on the lower surface of the lowermost ceramic layer 2d of the ceramic multilayer body 2 serving as the lower surface of the multilayer wiring board 1a so as to correspond to the upper surface electrodes 4 and are respectively connected to the corresponding upper surface electrodes 4. Electrode 5 is formed.
  • a resin insulating layer similar to each of the resin insulating layers 3a to 3c forming the resin laminate 3 may be formed.
  • the ceramic laminate 2 is formed by alternately laminating ceramic layers 2 a to 2 d and wiring layers 9 having in-plane conductors 9 a, and predetermined in-plane conductors 9 a are connected to each other by via conductors 7.
  • a ceramic green sheet made of a low temperature co-fired ceramic (LTCC) whose main component is a ceramic (for example, alumina) containing borosilicate glass can be used for each of the ceramic layers 2a to 2d.
  • LTCC low temperature co-fired ceramic
  • HTCC high-temperature fired ceramics
  • the in-plane conductors 9a formed inside the ceramic laminate 2 are printed on the main surfaces of the predetermined ceramic layers 2a to 2d by a printing technique using a conductive paste containing a metal such as Ag, Al, or Cu. Each is formed.
  • each in-plane conductor 9a is made of Ag.
  • Each via conductor 7 formed inside the ceramic laminate 2 is formed of any one of Ag, Al, Cu, etc. using a printing technique in a through-hole formed in the ceramic layers 2a to 2d using a laser or the like. Each is formed by filling a conductive paste containing.
  • Each lower surface electrode 5 formed on the lower surface of the ceramic laminate 2 is formed by a printing technique using a conductive paste containing a metal such as Ag, Al, or Cu. At this time, Ni / Au plating may be further applied to the surface of each lower surface electrode 5.
  • the ceramic laminate 2 may have a configuration in which a shrinkage suppression layer that suppresses shrinkage during firing of the ceramic layers 2a to 2d is disposed between adjacent ceramic layers 2a to 2d.
  • a shrinkage suppression layer a ceramic material that does not shrink at the firing temperature of the ceramic layers 2a to 2d can be used. If it does in this way, since the curvature of the ceramic laminated body 2 after baking will reduce, the curvature of the laminated wiring board 1a will reduce in connection with this.
  • the resin laminate 3 is formed by alternately laminating resin insulating layers 3a to 3c and wiring layers 8a to 8c having in-plane conductors 8a1, 8b1, 8c1, and 8c2, and predetermined in-plane conductors 8a1, 8b1, and 8c1. , 8c2 are connected to each other by via conductors 6a to 6c.
  • each of the resin insulating layers 3a to 3c is formed of a thermosetting resin such as polyimide or glass epoxy resin.
  • each ceramic layer 2a is about 220 GPa, whereas each of the resin insulation layers 3a to 3d formed of polyimide is 1 to 5 GPa, and each of the resin insulation layers 3a to 3c Young's modulus is smaller than each ceramic layer 2a-2d.
  • the resin laminate 3 is formed by laminating a lowermost resin insulation layer 3c and a wiring layer 8c having in-plane conductors 8c1 and 8c2, and a first laminate 11a laminated on the ceramic laminate 2;
  • the other resin insulation layers 3a and 3b and a plurality of wiring layers 8a and 8b are laminated, and the second laminated portion 11b is laminated at the center of the first laminated portion.
  • the first laminated portion 11a is formed so that the area in plan view is substantially equal to the area in plan view of the ceramic laminate 2, and the second laminated portion 11b has the area in plan view of the first laminated portion. It is formed smaller than the portion 11a.
  • the resin laminate 3 is formed such that the peripheral edge portion is thinner than the central portion.
  • the wiring layer 8c is disposed between the ceramic laminate 2 and the resin insulating layer 3c.
  • each of the first laminated portion 11 a and the second laminated portion 11 b of the resin laminate 3 has a rectangular shape in plan view.
  • the predetermined in-plane conductor 8c1 (point drawing portion) included in the wiring layer 8c of the first laminated portion 11a has an annular shape in a plan view, and is disposed on the peripheral portion of the resin laminated body 3.
  • the in-plane conductor 8c1 is used as a ground electrode.
  • only one layer of the resin insulating layer 3c is laminated on the wiring layer 8c, but two or more layers may be laminated.
  • the in-plane conductor 8c1 may be used as a power supply electrode, for example.
  • Each upper surface electrode 4 formed on the upper surface of the resin laminate 3 includes a base electrode 4a formed of any metal such as Cu, Ag, Al, and a surface electrode 4b formed by Ni / Au plating, respectively. It is configured.
  • the in-plane conductors 8a1, 8b1, 8c1, 8c2 and the via conductors 6a to 6c formed inside the resin laminate 3 any of metals such as Cu, Ag, and Al may be used. it can.
  • the in-plane conductors 8a1, 8b1, 8c1, and 8c2 are respectively formed on the main surfaces of the predetermined resin insulating layers 3a to 3c.
  • the corresponding upper surface electrode 4 and lower surface electrode 5 are connected to the plurality of via conductors 6a to 6c, 7 and the plurality of in-plane conductors 8a1, 8b1, 8c1, formed inside the resin laminate 3 and the ceramic laminate 2, respectively. They are connected by an internal wiring composed of 8c2 and 9a.
  • the pitch between the adjacent lower surface electrodes 5 is set wider than the pitch between the adjacent upper surface electrodes 4, and the ceramic laminate 2 is formed by the respective internal wirings connecting the corresponding upper surface electrodes 4 and the lower surface electrodes 5.
  • a rewiring structure is formed in the resin laminate 3.
  • the ceramic laminate 2 is prepared in advance, and then the resin laminate 3 is laminated on the ceramic laminate 2.
  • the resin laminate 3 on the ceramic laminate 2 is cured, residual stress is generated in the laminated wiring board 1a due to the curing shrinkage of the resin laminate 3, and the interface between the ceramic laminate 2 and the resin laminate 3 is generated. Peeling or warping of the laminated wiring board 1a occurs.
  • Interfacial delamination between the ceramic laminate 2 and the resin laminate 3 occurs because of the adhesion strength at the interface between the adjacent ceramic layers 2a to 2d, the adhesion strength at the interface between the adjacent resin insulating layers 3a to 3c, and the adjacent ceramic layer 2a. This is because the adhesion strength at the interface between the ceramic layer 2a made of a different material and the resin insulation layer 3c is the lowest among the adhesion strength at the interface between the resin insulation layer 3c and the resin insulation layer 3c. Further, since the resin laminate 3 tends to shrink toward the center during curing shrinkage, the shrinkage amount increases as the distance from the center increases, and the shrinkage stress increases accordingly.
  • the peripheral portion acts more strongly than the center portion. Therefore, interface peeling between the ceramic laminate 2 and the resin laminate 3 often occurs with the peripheral edge of this interface as a base point.
  • the in-plane conductor 8c1 of the wiring layer 8c is disposed on the peripheral edge of the resin laminate 3 on which the residual stress acts strongly.
  • the in-plane conductor 8c1 is a solid ground electrode having a large area. Therefore, when the in-plane conductor 8c1 is arranged at the peripheral edge of the resin laminate 3, the in-plane conductor 8c1 is formed. There is a high possibility that the interface peeling between the ceramic layer 2a or the in-plane conductor 8c1 and the resin insulating layer 3d will occur.
  • the peripheral portion of the resin laminate 3 is formed thinner than the central portion by making the area of the second laminate portion 11b in plan view smaller than that of the first laminate portion 11a. 2 and the resin laminate 3 are configured so as to reduce the residual stress accompanying the curing shrinkage of the resin laminate 3.
  • the inspection apparatus includes the above-described laminated wiring board 1a and a plurality of probe pins connected to each upper surface electrode 4 formed on the upper surface of the laminated wiring board 1a.
  • LSI LSI
  • this probe card determines the quality of the electrical characteristics of the LSI chip by applying the tip of the probe pin on the bonding pad of the LSI chip.
  • the ceramic laminate 2 is prepared.
  • the ceramic laminate 2 is formed by laminating the ceramic layers 2a to 2d and the wiring layers 9 that are individually prepared in a predetermined order, and pressing and firing the laminated layers.
  • the via conductors 7 formed in the ceramic layers 2a to 2d are formed by, for example, forming via holes in the ceramic layers 2a to 2d by laser processing, and using any of Cu, Ag, and Al using a printing technique. Each is formed by filling a conductive paste containing such a metal.
  • the in-plane conductors 9a and the lower electrode 5 formed on the main surfaces of the ceramic layers 2a to 2d are made of a conductive paste containing any one of Cu, Ag, and Al (Ag in this embodiment). Can be formed by conventional printing techniques.
  • the ceramic laminate 2 is polished on both sides to improve the flatness of the ceramic laminate 2, and the in-plane conductors 8c1 and 8c2 of the wiring layer 8c are formed on the ceramic laminate 2.
  • a Ti film as a base electrode is formed on the ceramic laminate 2 by a sputtering or the like, and a Cu film is also formed on the Ti film by sputtering or the like. And it can form by forming a Cu film
  • a resin insulating layer 3c is formed on the ceramic laminate 2 on which the in-plane conductors 8c1 and 8c2 are formed by applying polyimide or the like by spin coating or the like.
  • the via conductor 6c is formed on the resin insulating layer 3c by photolithography, and is thermoset to form the first laminated portion 11a of the resin laminated body 2.
  • the wiring layer 8b having the in-plane conductor 8b1 is formed on the resin insulating layer 3c.
  • a Ti film as a base electrode is formed by sputtering or the like, and a Cu film is also formed on the Ti film by sputtering or the like. And it can form by forming a Cu film
  • the resin insulating layer 3b is formed on the resin insulating layer 3c on which the wiring layer 8b is formed by applying polyimide or the like by spin coating or the like.
  • the area of the resin insulating layer 3b in a plan view is formed to be smaller than the resin insulating layer 3c (first stacked portion 11a) and disposed at the center of the upper surface of the resin insulating layer 3c.
  • the via conductor 6b of the resin insulating layer 3b can be formed by the same method as the via conductor 6c of the resin insulating layer 3c.
  • the uppermost resin insulation layer 3a, wiring layer 8a, and via conductor 6a can also be formed in the same manner as the resin insulation layer 3b.
  • each base electrode 4a is formed on the resin insulating layer 3a in the same manner as the in-plane conductors 8a1 and 8b1, and Ni / Au plating is performed on the base electrode 4a to form each top electrode 4.
  • the second laminated portion 11b of the resin laminated body 3 is formed.
  • a solder resist 10 is formed on the resin insulating layer 3a by, for example, applying a polyimide by spin coating or the like and thermally curing it.
  • each base electrode is formed on the bottom surface of the ceramic laminate 2, and each bottom electrode 5 is formed by applying Ni / Au plating on these base electrodes, thereby completing the multilayer wiring board 1a.
  • each upper surface electrode 4 and each in-plane conductor 8a1, 8b1 are finer than the in-plane conductor 9a formed on the ceramic laminated body 2 using a printing technique. Pattern formation is possible.
  • the interface between the ceramic laminate 2 and the resin laminate 3, particularly the resin laminate 3 and the ceramic laminate can be formed. Since the residual stress caused by the curing shrinkage of the resin laminate 3 acting on the peripheral edge of the interface that becomes the base point of the interface peeling of 2 can be relaxed, the interface peeling between the resin laminate 3 and the ceramic laminate 2 can be performed. Can be reduced.
  • the volume of the resin laminate 3 is reduced by making the peripheral portion of the resin laminate 3 thinner, the volume of the resin laminate 3 is reduced as compared with the case where the resin laminate 3 is formed with an equal thickness. The residual stress is reduced, whereby the warpage of the multilayer wiring board 1a can be reduced.
  • the in-plane conductors 8a1, 8b1, 8c1, and 8c2 formed in the resin laminate 3 is improved by reducing the warpage of the laminated wiring board 1a, the in-plane conductors 8a1, 8b1, and 8c1 are improved. , 8c2 can also reduce an increase in resistance value due to bending.
  • the in-plane conductors 8a1, 8b1, 8c1, and 8c2 formed of a metal such as Cu are ceramic layers compared to the adhesion strength between the resin insulating layers 3a to 3c and the adhesion strength between the ceramic layers 2a to 2d.
  • the adhesion strength between 2a to 2d and the resin insulating layers 3a to 3c is low. Therefore, the in-plane conductor 8c1 of the first laminated portion 11a arranged at the peripheral portion of the resin laminated body 3 on which the residual stress generated by curing shrinkage acts strongly is the interface with the resin insulating layer 3c or the ceramic layer 2a. Easy to peel off at the interface.
  • the residual stress acting on the peripheral portion of the resin laminate 3 can be reduced by reducing the thickness of the peripheral portion of the resin laminate 3, the in-plane conductor 8c1 and the ceramic layer Interfacial peeling between 2a and the resin insulating layer 3c can be reduced.
  • the in-plane conductor 8c1 when the area of the in-plane conductor 8c1 is increased, the adhesion strength between the in-plane conductor 8c1, the ceramic layer 2a, and the resin insulating layer 3c is decreased, and thus peeling is likely to occur at the interface. Therefore, if the in-plane conductor 8c1 is formed as a large-area ground electrode as in this embodiment, the possibility of interface peeling is high. Further, when such an in-plane conductor 8c1 is arranged at the peripheral edge of the resin laminate 3 where the residual stress acts strongly, the possibility of interface peeling further increases.
  • the large-area in-plane conductor 8c1 is disposed on the peripheral portion of the resin laminate 3. Moreover, interface peeling with the ceramic layer 2a or the resin insulating layer 3c can be suppressed.
  • each of the resin insulating layers 3a to 3c is formed of a thermosetting resin (for example, polyimide) having a low Young's modulus, the residual stress acting in the resin laminate 3 can be reduced by the resin laminate 3 and the ceramic laminate. Without being concentrated on the interface of the body 2, it can be dispersed throughout the resin laminate 3, whereby the interface peeling between the resin laminate 3 and the ceramic laminate 2 can be reduced.
  • a thermosetting resin for example, polyimide
  • the multilayer wiring board 1a according to this embodiment is re-introduced inside the ceramic laminate 2 and the resin laminate 3 so that the pitch between the adjacent lower surface electrodes 5 is wider than the pitch of the adjacent upper surface electrodes 4.
  • a wiring structure is formed.
  • each upper surface electrode 4 arranged at a narrow pitch is formed on the resin laminate 3 side where fine wiring can be easily formed.
  • the interfacial peeling between the ceramic laminate 2 and the resin laminate 3 and the warp of the laminate wiring substrate 1a, which are harmful effects when the laminated wiring substrate 1a is composed of the ceramic laminate 2 and the resin laminate 3, are the resin laminate. This is reduced by forming the peripheral edge portion 3 thinner than the central portion. Therefore, the multilayer wiring board 1a is suitable as a board used for a probe card for conducting an electrical inspection of a recent semiconductor element in which terminals have a narrow pitch.
  • each ceramic layer 2a is formed of a low-temperature co-fired ceramic (ceramic green sheet) whose main component is a ceramic containing borosilicate glass, and therefore, an in-plane conductor formed in the ceramic laminate 2 A low-resistance conductor such as Ag can be used for the wiring electrodes.
  • FIG. 2 is a cross-sectional view of the multilayer wiring board 1b.
  • the laminated wiring board 1b according to this embodiment differs from the laminated wiring board 1a of the first embodiment described with reference to FIG. 1 in that the first laminated portion 11a of the resin laminated body 3 is shown in FIG. However, a plurality (two in this embodiment) of resin insulation layers 3b and 3c are provided, and a wiring layer 8c is disposed between the resin insulation layers 3b and 3c.
  • Other configurations are the same as or correspond to those of the multilayer wiring board 1a of the first embodiment, and thus the description thereof is omitted by giving the same reference numerals.
  • the resin insulating layer 3b on the resin insulating layer 3c which is the lowermost layer of the resin laminated body 3, is formed as the second laminated portion of the resin laminated body 3.
  • the resin insulating layer 3b is formed so that the area in plan view is substantially the same as that of the resin insulating layer 3c (first stacked portion 11a), and is arranged as the resin insulating layer 3b of the first stacked portion 11a. Is done.
  • the wiring layer 8c of the 1st laminated part 11a is arrange
  • the in-plane conductors 8c1 and 8c2 are arranged between the resin insulation layers 3b and 3c, the ceramic laminate 2 and the resin insulation layer formed of low temperature co-fired ceramic (LTCC) as in the first embodiment. Since the flatness of the in-plane conductors 8c1 and 8c2 is improved compared to the case where the in-plane conductors 8c1 and 8c2 are disposed between the flat-surface conductors 3c, in addition to the effect of the multilayer wiring board 1a of the first embodiment, It is possible to suppress an increase in resistance value and variations due to deterioration of the resistance.
  • LTCC low temperature co-fired ceramic
  • FIG. 4 is a plan view of the multilayer wiring board 1c and corresponds to FIG.
  • the laminated wiring board 1c according to this embodiment differs from the laminated wiring board 1a of the first embodiment described with reference to FIGS. 1 and 2 in that the peripheral portion of the resin laminate 3 is as shown in FIG.
  • the in-plane conductor 8c1 of the first laminated body 11a arranged in the above is divided into a plurality of in-plane conductors 8c3 having a rectangular shape in plan view. Since other configurations are the same as those of the multilayer wiring board 1a of the first embodiment, the description thereof is omitted by giving the same reference numerals.
  • the adhesion strength between the in-plane conductor 8c1 and the ceramic layer 2a or the resin insulating layer 3c decreases as the area of the in-plane conductor 8c1 in plan view increases. Therefore, if the in-plane conductor 8c1 as the ground electrode is formed as one electrode having a large area like the in-plane conductor 8c1 of the first embodiment, it can be peeled off at the interface with the ceramic layer 2a and the resin insulating layer 3c. Increases nature. Therefore, the in-plane conductor 8c1 is divided into a plurality of in-plane conductors 8c3, and the area of each in-plane conductor 8c3 is reduced to reduce the area of each in-plane conductor 8c3. Interfacial peeling with the insulating layer 3c can be reduced.
  • each in-plane conductor 8c3 has a function of suppressing curing shrinkage of the resin laminate 3. Therefore, for example, when the in-plane conductors 8c3 are arranged at positions deviated from the center of the first laminated portion 11a when the first laminated portion 11a is viewed in plan, the in-plane conductors 8c3 of the first laminated portion 11a are arranged.
  • the shrinkage suppression amount of the portion where the is disposed is larger than the shrinkage suppression amount of the portion opposite to the portion where the in-plane conductors 8c3 of the first laminated portion 11a are disposed. Then, an unbalance of the amount of shrinkage suppression occurs in the first laminated portion 11a, and the laminated wiring board 1c may be warped. Therefore, by arranging a predetermined pair of in-plane conductors 8c3 at a point-symmetrical position with respect to the center of the first laminated portion 11a, at the place where the pair of in-plane conductors 8c3 of the first laminated portion 11a are arranged. Further, since the balance of the shrinkage suppression amount is improved, the warpage of the multilayer wiring board 1c can be reduced.
  • each in-plane conductor 8c3 is a ground electrode.
  • a part of each in-plane conductor 8c3 may be a ground electrode and the rest may be a power supply electrode. Absent.
  • FIG. 5 is a plan view of the laminated wiring board 1d and corresponds to FIG.
  • the laminated wiring board 1d according to this embodiment differs from the laminated wiring board 1c of the third embodiment described with reference to FIG. 4 in that the in-plane conductor 8c1 is divided as shown in FIG. Each of the formed in-plane conductors 8c3 is disposed between the two adjacent corners of the four corners of the first stacked portion that is rectangular in plan view. Since other configurations are the same as those of the multilayer wiring board 1c of the third embodiment, the description thereof is omitted by giving the same reference numerals.
  • the residual stress generated by the curing shrinkage of the resin laminated body 3 acts most strongly on the four corners. Therefore, by disposing each in-plane conductor 8c3 between the two adjacent corners so as to avoid the four corners of the first laminated portion 11a where the stress acts strongly, the ceramic layer 2a of each in-plane conductor 8c3. Alternatively, peeling from the resin insulating layer 3c can be reduced.
  • FIG. 6 is a plan view of the multilayer wiring board 1e and corresponds to FIG.
  • the laminated wiring board 1e of this embodiment is different from the laminated wiring board 1d of the fourth embodiment described with reference to FIG. 5 in that each in-plane conductor 8c3 is a first laminated part as shown in FIG. That is, it is formed at a position away from the peripheral end of 11a. Since other configurations are the same as those of the laminated wiring board 1d of the fourth embodiment, the description thereof is omitted by giving the same reference numerals.
  • Residual stress in the first laminated portion 11a based on the curing shrinkage of the resin laminated body 3 becomes stronger from the center toward the peripheral edge in plan view. Therefore, when each in-plane conductor 8c3 is formed at a position away from the peripheral end of the first laminated portion 11a, each in-plane conductor 8c3 acts on the interface with the ceramic layer 2a and the interface with the resin insulating layer 3c. Since the stress is reduced, peeling of each in-plane conductor 8c3 from the ceramic layer 2a and the resin insulating layer 3c can be further reduced.
  • FIG. 7 is a plan view of the multilayer wiring board 1f and corresponds to FIG.
  • the laminated wiring board 1f according to this embodiment differs from the laminated wiring board 1e of the fifth embodiment described with reference to FIG. 6 in that each of the in-plane conductors 8c3 has the same surface as shown in FIG. That is, a plurality of through holes 12 penetrating in the thickness direction of the inner conductor 8c3 are provided to form a mesh pattern. Since other configurations are the same as those of the multilayer wiring board 1e of the fifth embodiment, the description thereof is omitted by giving the same reference numerals.
  • each in-plane conductor 8c3 the resin of the resin insulating layer 3c enters the respective through holes 12 of the in-plane conductor 8c3 when the resin laminate 3 is formed. Stands. As a result, the stress on the interface between the resin insulating layer 3c and the in-plane conductor 8c3 and the interface between the ceramic layer 2a and the in-plane conductor 8c3 is relieved by this column, and therefore, the interfacial delamination of each in-plane conductor 8c3 is reduced. To do.
  • FIG. 8 is a plan view of the laminated wiring board 1g and corresponds to FIG.
  • the laminated wiring board 1g according to this embodiment differs from the laminated wiring board 1c of the third embodiment described with reference to FIG. 4 in that each in-plane conductor 8c3 is circular in plan view as shown in FIG. It is formed in a shape. Since other configurations are the same as those of the multilayer wiring board 1c of the third embodiment, the description thereof is omitted by giving the same reference numerals.
  • Each of the in-plane conductors 8c3 of the third embodiment described above is formed in a rectangular shape in plan view.
  • the in-plane conductor 8c3 in a circular shape, the residual stress can be distributed over the entire periphery of the in-plane conductor 8c3, so that the in-plane conductor 8c3, the ceramic layer 2a, and the resin insulating layer 3c Interfacial peeling can be reduced.
  • FIG. 9 is a view showing a modification of the in-plane conductor 8c3.
  • each in-plane conductor 8c3 is formed in a circular shape in plan view.
  • each in-plane conductor 8c3 is polygonal in plan view. It may be formed in a shape (in this modification, an octagonal shape).
  • each in-plane conductor 8c3 since the stress (residual stress) acting on each corner can be reduced as compared with the case where each in-plane conductor 8c3 has a rectangular shape in plan view, each in-plane conductor 8c3 has an in-plane Interfacial peeling between the conductor 8c3 and the resin insulating layer 3c and the ceramic layer 2a can be reduced.
  • FIG. 10 is a plan view of the multilayer wiring board 1h and corresponds to FIG.
  • the laminated wiring board 1h according to this embodiment differs from the laminated wiring board 1e of the fifth embodiment described with reference to FIG. 6 in that the area of the resin laminate 3 in plan view is as shown in FIG. However, it is formed smaller than the area of the ceramic laminate 2 in plan view. Since other configurations are the same as those of the multilayer wiring board 1e of the fifth embodiment, the description thereof is omitted by giving the same reference numerals.
  • the area of the resin laminate 3 in plan view is formed so that the area of the first laminate 11a in plan view is smaller than the area of the ceramic laminate 2 in plan view. However, it is formed smaller than the ceramic laminate 2.
  • Residual stress in the laminated wiring board 1 h due to curing shrinkage of the resin laminate 3 is proportional to the area of the resin laminate 3 in plan view. Therefore, if the area of the resin laminate 3 in plan view is smaller than the area of the ceramic laminate 2, the area in the laminate wiring board 1h is compared with the case where the areas of both laminates 2 and 3 are made equal. Since the residual stress is reduced, it is possible to reduce the interface peeling between the ceramic laminate 2 and the resin laminate 3 and the warp of the laminated wiring board 1h.
  • FIG. 11 is a plan view of the multilayer wiring board 1i and corresponds to FIG.
  • the laminated wiring board 1i according to this embodiment differs from the laminated wiring board 1a of the first embodiment described with reference to FIGS. 1 and 2 in that it is formed on a resin laminate 3 as shown in FIG.
  • the probe card using the laminated wiring board 1i can be configured to perform electrical inspection of a plurality of semiconductor elements 13a to 13d at a time. Since other configurations are the same as those of the multilayer wiring board 1a of the first embodiment, the description thereof is omitted by giving the same reference numerals.
  • each of the upper surface electrodes 4 (see FIG. 2) of the first embodiment is set as one set, and a total of four sets of the upper surface electrodes 4 are formed on the resin laminate 3. Formed on the upper surface of the substrate.
  • the multilayer wiring board 1i that can obtain the same effects as those of the multilayer wiring board 1a of the first embodiment and can perform electrical inspection of the plurality of semiconductor elements 13a to 13d at a time.
  • FIG. 12 is a cross-sectional view of the multilayer wiring board 1j.
  • the laminated wiring board 1j according to this embodiment is different from the laminated wiring board 1a of the first embodiment described with reference to FIG. 1 and FIG. 2 further includes a third stacked portion 11c (corresponding to “another stacked portion” of the present invention) stacked on the stacked portion 11b, and each of the first stacked portion 11a, the second stacked portion 11b, and the third stacked portion 11c
  • the resin laminate 3 is formed in a pyramid shape by being formed so that the area in plan view becomes smaller toward the upper layer side. Since other configurations are the same as those of the multilayer wiring board 1a of the first embodiment, the description thereof is omitted by giving the same reference numerals.
  • the lowermost resin insulating layer 3c of the resin laminate 3 forms the first laminated portion 11a
  • the uppermost resin insulating layer 3b forms the second laminated portion 11b
  • the uppermost resin forms the uppermost resin.
  • the insulating layer 3a forms the third stacked portion 11c.
  • the density of the central portion of the resin laminate 3 in plan view increases from the first laminate portion 11a toward the laminate portions 11b and 11c on the upper layer side. Whereas wiring is required, the vacant space becomes wider toward the upper layer side at the peripheral portion.
  • the volume of the resin laminate 3 can be reduced or the laminated portions 11a, 11b, It is effective to reduce the area of 11c in plan view.
  • the stacked portions 11a, 11b, and 11c of the resin stacked body 3 are utilized by utilizing the fact that the empty space is widened at the peripheral edge as the resin stacked body 3 moves toward the upper layer side.
  • the area in plan view is reduced as it goes to the upper layer side, and the resin laminate 3 is formed in a pyramid shape.
  • the volume of the resin laminate 3 can be reduced, residual stress in the multilayer wiring board 1j due to curing shrinkage of the resin laminate 3 can be reduced, and the resin laminate 2 and the ceramic laminate 3 can be reduced. It is possible to reduce the stress acting on the peripheral edge of the interface, which is the base point of the interface peeling.
  • the structure which forms the some laminated part on the 3rd laminated part 11c further, and forms the resin laminated body 3 in a pyramid shape may be sufficient.
  • the present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit of the invention.
  • the number of resin insulating layers 3a to 3c constituting each of the laminated portions 11a, 11b, and 11c of the resin laminated body 3 can be changed as appropriate.
  • solder resist 10 formed on the resin laminate 3 may be omitted.
  • a laminated wiring board may be formed by combining the configurations of the above-described embodiments.
  • the present invention can be applied to various laminated wiring boards in which a resin laminate is laminated on a ceramic laminate.

Abstract

　セラミック積層体上に樹脂積層体が積層されて成る積層配線基板において、樹脂積層体とセラミック積層体の界面剥離を低減させるとともに、積層配線基板の反りを低減させる。　積層配線基板１は、複数のセラミック層２ａ～２ｄが積層されて成るラミック積層体２と、該セラミック積層体２に積層され、複数の樹脂絶縁層３ａ～２ｃが積層されて成る樹脂積層体３とを備え、樹脂積層体３は、周縁部が中央部よりも薄く形成されている。このようにすると、樹脂積層体３とセラミック積層体２の界面剥離の基点となる該界面の周縁部に作用する残留応力を緩和することができるため、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。また、樹脂積層体３の周縁部を薄くすることで、樹脂積層体３の体積が減るため、積層配線基板１の反りを低減することができる。

Description

積層配線基板およびこれを備える検査装置
本発明は、セラミック層と樹脂絶縁層とで構成された積層配線基板およびこの積層配線基板を備える検査装置に関する。
　ＬＳＩなどの半導体素子の電気検査には、セラミック多層基板上にプローブピンを形成したプローブカードが広く採用されている。また、近年では、半導体素子の高集積化により、その端子数の増加や、端子の狭ピッチ化が進んでいるため、セラミック多層基板の一部の層を、微細な配線形成が容易なポリイミドなどの樹脂絶縁層に置き換えた積層配線基板が用いられるようになっている。
　例えば、特許文献１に記載の積層配線基板１００では、図１３に示すように、複数のセラミック層１０１ａが積層されて成るセラミック積層体１０１と、複数の樹脂絶縁層１０２ａが積層されて成る樹脂積層体１０２とを備え、セラミック積層体１０１上に樹脂積層体１０２が積層された構造となっている。このとき、積層配線基板１００の上面には、それぞれプローブピンに接続される複数の表面電極１０３が狭ピッチで形成される。また、積層配線基板１００の下面には、各表面電極１０３に対応して設けられ、対応する表面電極１０３にそれぞれ接続された複数の裏面電極１０４が形成される。各裏面電極１０４は、外部の実装基板との接続用に設けられている。
　また、樹脂積層体１０２およびセラミック積層体１０１の内部には、隣接する裏面電極１０４間のピッチが、隣接する表面電極１０３間のピッチよりも広くなるように、再配線構造が形成されている。
　このような再配線構造を形成するに当たり、表面電極１０３に近い方の樹脂積層体１０２では、その内部に形成する配線の細線化や、隣接する配線間の距離を狭くする必要があるため、微細な配線形成が可能なポリイミド等から成る樹脂絶縁層１０２aで構成されている。また、比較的配線の形成スペースに余裕があるセラミック積層体１０１では、樹脂絶縁層１０２ａよりも剛性が高く、線膨張係数がＩＣウエハ等の検査媒体の線膨張係数に近いセラミック層１０１ａで構成されている。積層配線基板１００をこのように構成することで、端子数の増加や、端子間が狭ピッチ化された近年の半導体素子の電気検査を可能にしている。
特開２０１１－９６９４号公報（段落００１９～００２２、図１等参照）
　しかしながら、従来の積層配線基板１００は、セラミック積層体１０１と樹脂積層体１０２の積層構造で形成されているため、例えば、セラミック積層体１０１上に樹脂積層体１０２を形成する際、樹脂積層体１０２の硬化収縮により、積層配線基板１００の内部に残留応力が発生する。
　積層配線基板１００の内部に残留応力が発生すると、セラミック積層体１０１と樹脂積層体１０２との界面で剥離が生じたり、積層配線基板１００の反りが生じるおそれがある。また、積層配線基板１００の反り等により、樹脂積層体１０２の平坦度が悪くなると、その内部に形成される配線も湾曲するため、該配線の抵抗値が増大するといった問題も生じ得る。
　また、樹脂積層体１０２内の前記残留応力は、その中央部よりも周縁部の方が高いため、樹脂積層体１０２の周縁部に位置する樹脂絶縁層１０２上に面内導体を形成すると、面内導体と樹脂絶縁層１０２の界面剥離が生じるおそれもある。この界面剥離は、面内導体の平面視での面積が大きくなるほど発生の可能性が高くなる。
　本発明は、上記した課題に鑑みてなされたものであり、セラミック積層体上に樹脂積層体が積層されて成る積層配線基板において、樹脂積層体とセラミック積層体の界面剥離を低減させるとともに、積層配線基板の反りを低減させることを第１の目的とし、樹脂積層体の周縁部に配置された面内導体の界面剥離を低減させることを第２の目的とする。
　上記した目的を達成するために、本発明の積層配線基板は、複数のセラミック層が積層されて成るセラミック積層体と、前記セラミック積層体に積層され、複数の樹脂絶縁層が積層されて成る樹脂積層体とを備え、前記樹脂積層体は、周縁部が中央部よりも薄く形成されていることを特徴としている。
　樹脂積層体は、硬化収縮の際、その中心に向けて縮まろうとするため、収縮量は、中心から離れるにつれて大きくなり、それに伴って収縮応力も強くなる。したがって、樹脂積層体の硬化収縮による積層配線基板内の前記残留応力について、例えば、セラミック積層体と樹脂積層体の界面では、中央部よりも周縁部の方が強く作用する。そのため、セラミック積層体と樹脂積層体の界面剥離は、この界面の周縁部を基点として発生する場合が多い。また、樹脂積層体の収縮応力は、該樹脂積層体の体積に比例して大きくなるため、積層配線基板内の残留応力も樹脂積層体の体積に比例して大きくなる。
　そこで、樹脂積層体の周縁部を中央部よりも薄く形成することで、セラミック積層体と樹脂積層体の界面、特に、樹脂積層体とセラミック積層体の界面剥離の基点となる界面の周縁部に作用する前記残留応力を緩和することができるため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、樹脂積層体の周縁部を薄くすることで、樹脂積層体を等しい厚みで形成する場合と比較して、樹脂積層体の体積が減るため、樹脂積層体の硬化収縮に伴う前記残留応力が減少し、これにより、積層配線基板の反りを低減することができる。
　また、前記樹脂積層体は、複数の前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第１積層部と、該第１積層部の中央に積層された第２積層部とを有し、前記配線層は、隣接する所定の前記樹脂絶縁層間に配置されるとともに、前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていてもよい。
　樹脂絶縁層と面内導体の密着強度は、樹脂絶縁層同士の密着強度よりも弱いため、樹脂絶縁層の硬化収縮に伴う残留応力の高い樹脂積層体の周縁部に面内導体を配置すると、樹脂絶縁層と面内導体の界面剥離が生じるおそれがある。この界面剥離は、面内導体の面積が大きいほど顕著化する。ここで、樹脂積層体の周縁部の厚みを薄くすると、樹脂積層体の周縁部に作用する残留応力が減少するため、面内導体を樹脂積層体の周縁部に配置した際の樹脂絶縁層と面内導体の界面剥離を低減することができる。
　また、面内導体を樹脂絶縁層上に形成することで、例えば、低温同時焼成セラミック（ＬＴＣＣ）で形成されたセラミック積層体上に形成するよりも、面内導体の平坦度がよくなるため、面内導体の平坦度が悪くなることに起因する抵抗値の増加やばらつきを抑えることができる。
　また、前記樹脂積層体は、前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第１積層部と、該第１積層部の中央に積層された第２積層部とを有し、前記配線層は、前記セラミック積層体と前記樹脂絶縁層との間に配置されるとともに、前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていてもよい。
　樹脂積層体の配線層をセラミック積層体と樹脂絶縁層の間に配置すると、樹脂積層体の周縁部に配置された面内導体は、セラミック積層体もしくは樹脂絶縁層との界面で剥離する可能性が高い。ここで、樹脂積層体の周縁部の厚みを薄くすると、樹脂積層体の周縁部に作用する残留応力が減少するため、面内導体を樹脂積層体の周縁部に配置した際の、セラミック積層体もしくは樹脂絶縁層と、面内導体の界面剥離を低減することができる。
　また、前記第１積層部は、平面視で矩形状を有し、前記面内導体が、平面視で前記第１積層部の四隅部のうちの隣り合う両隅部の間に配置されていてもよい。第１積層部が平面視で矩形状を有する場合、樹脂積層体の硬化収縮による第１積層部における残留応力は、四隅部に最も強く作用する。そこで、面内導体を、応力が強く作用する四隅部を避けるように隣り合う両隅部の間に配置することにより、面内導体の剥離を低減することができる。
　また、前記面内導体は、該面内導体の厚み方向で貫通する貫通孔が複数設けられることにより、網目状のパターンに形成されていてもよい。このようにすると、樹脂積層体の形成時に、面内導体の各貫通孔に樹脂絶縁層の樹脂が入り込んで樹脂絶縁層の柱が立つ。そうすると、この柱により、樹脂絶縁層と面内導体の界面、および、セラミック積層体と面内導体の界面に作用する応力が緩和するため、面内導体の剥離を低減することができる。
　また、前記配線層は、前記面内導体を複数有していてもよい。この場合、各面内導体それぞれにおいて、樹脂絶縁層またはセラミック積層体との間の界面剥離を低減することができる。
　前記複数の面内導体のうち、少なくとも一対の前記面内導体が、平面視で前記第１積層部の中心に対して点対称の位置に配置されていてもよい。面内導体は、樹脂積層体の硬化収縮を抑制する機能を有する。そのため、例えば、第１積層部を平面視したときに、各面内導体を第１積層部の中心に対して偏った位置に配置すると、第１積層部の各面内導体が配置された部分の収縮抑制量が、前記中心を基準として、第１積層部の各面内導体の配置箇所と逆側の部分の収縮抑制量よりも多くなる。そうすると、第１積層部内で収縮抑制量のアンバランスが生じて積層配線基板の反りが生じ得る。そこで、一対の面内導体を第１積層部の中心に対して点対称の位置に配置することで、第１積層部の前記一対の面内導体が配置された箇所において、収縮抑制量のバランスがよくなるため、積層配線基板の反りを低減することができる。
　また、前記面内導体が、グランド電極または電源用電極であってもかまわない。この場合、面内導体がグランド電極または電源用電極であるという具体的な構成を提供することができる。
　また、前記複数の面内導体のうちの一部がグランド電極であり、残りが電源用電極であってもかまわない。この場合、複数の面内導体がグランド電極と電源用電極とで構成されるという具体的な構成を提供することができる。
　また、前記面内導体は、平面視で円状に形成されていてもよい。例えば、面内導体を平面視で矩形状に形成した場合、面内導体と、樹脂絶縁層またはセラミック層との界面に作用する応力（残留応力）は、四隅部に集中するため、当該四隅部を基点として面内導体の剥離が生じ易い。そこで、面内導体を円状に形成することで、残留応力を面内導体の周縁部全体に分散させることができるため、面内導体と、樹脂絶縁層およびセラミック積層体との間の界面剥離を低減することができる。
　また、前記面内導体は、平面視で多角形状に形成されていてもよい。この場合、面内導体が平面視で多角形状を有するという具体的な構成を提供することができる。また、例えば、面内導体の形状を五角形以上とした場合は、矩形状である場合と比較して、各角部それぞれに作用する応力（残留応力）を減らすことができるため、面内導体と、樹脂絶縁層またはセラミック積層体との間の界面剥離を低減することができる。
　また、前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さく形成されていてもよい。樹脂積層体の硬化収縮による積層配線基板内の残留応力は、樹脂積層体の平面視での面積に比例する。そのため、樹脂積層体の平面視での面積をセラミック積層体の面積よりも小さくすると、両積層体の平面視での面積を等しくした場合と比較して積層配線基板内の残留応力が減るため、セラミック積層体と樹脂積層体の界面剥離および積層配線基板の反りを低減することができる。
　また、前記樹脂積層体は、前記第２積層部上に積層された他の積層部をさらに備え、前記第１積層部、前記第２積層部および前記他の積層部それぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、前記樹脂積層体がピラミッド状に形成されていてもよい。
　樹脂積層体が第２積層部上に積層された他の積層部を備える場合、他の積層部の平面視での面積を第２積層部よりも小さくし、樹脂積層体の形状をピラミッド状にすると、他の積層部の平面視での面積を第２積層部と等しく形成する場合と比較して樹脂積層体全体の体積を小さくすることができる。そうすると、樹脂積層体の硬化収縮に伴う積層配線基板内の残留応力が減少するため、セラミック積層体と樹脂積層体の界面剥離および積層配線基板の反りを低減することができる。
　また、前記樹脂積層体の上面に形成された複数の上面電極と、前記セラミック積層体の下面に前記複数の上面電極に対応して設けられ、対応する前記上面電極にそれぞれ接続された複数の下面電極とをさらに備え、隣接する前記下面電極間のピッチが、隣接する前記上面電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていてもよい。この場合、その内部に再配線構造が形成された積層配線基板において、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の反りに起因する樹脂積層体内の配線の抵抗値の増大それぞれを低減することができる。
　また、この積層配線基板を、半導体を検査する検査装置に用いてもよい。この場合、各上面側接続電極それぞれに、例えばプローブピンを接続させることで、樹脂積層体とセラミック積層体の界面剥離、積層配線基板の反り、および、樹脂積層体の反りに起因する樹脂積層体内の配線の抵抗値の増大それぞれが低減されたプローブカードを提供することができる。
　本発明によれば、樹脂積層体の周縁部を中央部よりも薄く形成することで、セラミック積層体と樹脂積層体の界面、特に、樹脂積層体とセラミック積層体の界面剥離の基点となる界面の周縁部に作用する前記残留応力を緩和することができるため、樹脂積層体とセラミック積層体の界面剥離を低減することができる。
　また、樹脂積層体の周縁部を薄くすることで、樹脂積層体を等しい厚みで形成する場合と比較して、樹脂積層体の体積が減るため、樹脂積層体の硬化収縮に伴う前記残留応力が減少し、これにより、積層配線基板の反りを低減することができる。
本発明の第１実施形態にかかる積層配線基板の断面図である。 図１の積層配線基板の平面図である。 本発明の第２実施形態にかかる積層配線基板の断面図である。 本発明の第３実施形態にかかる積層配線基板の平面図である。 本発明の第４実施形態にかかる積層配線基板の平面図である。 本発明の第５実施形態にかかる積層配線基板の平面図である。 本発明の第６実施形態にかかる積層配線基板の平面図である。 本発明の第７実施形態にかかる積層配線基板の平面図である。 図８の面内導体の変形例を示す図である。 本発明の第８実施形態にかかる積層配線基板の平面図である。 本発明の第９実施形態にかかる積層配線基板の平面図である。 本発明の第１０実施形態にかかる積層配線基板の断面図である。 従来の積層配線基板の断面図である。
　＜第１実施形態＞
　本発明の第１実施形態にかかる積層配線基板１ａについて、図１および図２を参照して説明する。なお、図１は積層配線基板１ａの断面図、図２は積層配線基板１ａの平面図である。また、図２では、説明を簡単にするために、本発明に関係する部分のみを図示し、他の部分は図示省略している。
　この実施形態にかかる積層配線基板１は、図１に示すように、複数のセラミック層２ａ～２ｄが積層されて成るセラミック積層体２と、該セラミック積層体２に積層され、複数の樹脂絶縁層３ａ～３ｃが積層されて成る樹脂積層体３とを備えている。また、樹脂積層体３の最上層の樹脂絶縁層３ａの上面には、複数の上面電極４が形成される。さらに、樹脂絶縁層３ａ上には、各上面電極４それぞれの上面が露出するように、当該各上面電極４の周縁部および樹脂絶縁層３ｂを被覆するソルダーレジスト１０が設けられている。また、積層配線基板１ａの下面となるセラミック積層体２の最下層のセラミック層２ｄの下面には、各上面電極４に対応して設けられ、対応する上面電極４にそれぞれ接続された複数の下面電極５が形成される。なお、ソルダーレジスト１０に代えて樹脂積層体３を形成する各樹脂絶縁層３ａ～３ｃと同様の樹脂絶縁層を形成してもかまわない。
　セラミック積層体２は、セラミック層２ａ～２ｄと、面内導体９ａを有する配線層９とが交互に積層されて成り、所定の面内導体９ａ同士がビア導体７により接続されている。ここで、各セラミック層２ａ～２ｄには、それぞれ、ホウケイ酸系ガラスを含有するセラミック（例えば、アルミナ）を主成分とする低温同時焼成セラミック（ＬＴＣＣ）から成るセラミックグリーンシートを用いることができる。また、各セラミック層２ａを形成するその他の材料としては、アルミナ等の高温焼成セラミック（ＨＴＣＣ）等、種々のセラミック材料を用いることもできる。
　セラミック積層体２の内部に形成された各面内導体９ａは、所定のセラミック層２ａ～２ｄの主面に、Ａｇ、Ａｌ、Ｃｕ等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成されている。なお、この実施形態では、各面内導体９ａが、Ａｇによりそれぞれ形成されている。
　セラミック積層体２の内部に形成された各ビア導体７は、例えば、セラミック層２ａ～２ｄにレーザ等を用いて形成した貫通孔に、印刷技術を用いて、Ａｇ、Ａｌ、Ｃｕ等のいずれかを含有する導電性ペーストを充填することによりそれぞれ形成される。
　セラミック積層体２の下面に形成された各下面電極５は、Ａｇ、Ａｌ、Ｃｕ等の金属を含有する導電性ペーストを用いた印刷技術等によりそれぞれ形成される。このとき、各下面電極５の表面に、Ｎｉ／Ａｕめっきをさらに施すようにしてもよい。
　なお、セラミック積層体２は、隣接するセラミック層２ａ～２ｄ間に、各セラミック層２ａ～２ｄの焼成時の収縮を抑制する収縮抑制層を配置する構成であってもかまわない。この収縮抑制層には、各セラミック層２ａ～２ｄの焼成温度では収縮しないセラミック材料を用いることができる。このようにすると、焼成後のセラミック積層体２の反りが低減するため、これに伴って、積層配線基板１ａの反りが低減する。
　樹脂積層体３は、樹脂絶縁層３ａ～３ｃと、面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２を有する配線層８ａ～８ｃとが交互に積層されて成り、所定の面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２同士がビア導体６ａ～６ｃにより接続されている。ここで、各樹脂絶縁層３ａ～３ｃは、それぞれ、ポリイミドやガラスエポキシ樹脂等の熱硬化性樹脂で形成される。このとき、各セラミック層２ａのヤング率は約２２０ＧＰａであるのに対して、例えば、ポリイミドで形成された各樹脂絶縁層３ａ～３ｄは、１～５ＧＰａであり、各樹脂絶縁層３ａ～３ｃのヤング率が、各セラミック層２ａ～２ｄよりも小さい。
　また、樹脂積層体３は、最下層の樹脂絶縁層３ｃと、面内導体８ｃ１，８ｃ２を有する配線層８ｃとが積層されて成り、セラミック積層体２に積層された第１積層部１１ａと、その他の樹脂絶縁層３ａ，３ｂと、複数の配線層８ａ，８ｂとが積層されて成り、当該第１積層部の中央に積層された第２積層部１１ｂとで構成されている。このとき、第１積層部１１ａは、平面視での面積がセラミック積層体２の平面視での面積と略等しく形成されるとともに、第２積層部１１ｂは、平面視での面積が第１積層部１１ａよりも小さく形成される。換言すれば、樹脂積層体３は、周縁部が中央部よりも薄く形成されている。
　また、最下層の樹脂絶縁層３ｃと配線層８ｃとで形成された樹脂積層体３の第１積層部１１ａでは、セラミック積層体２と樹脂絶縁層３ｃとの間に配線層８ｃが配置される。このとき、図２に示すように、樹脂積層体３の第１積層部１１ａおよび第２積層部１１ｂはそれぞれ平面視で矩形状を有する。また、第１積層部１１ａの配線層８ｃが有する所定の面内導体８ｃ１（点描写部）は、平面視で環状を成し、樹脂積層体３の周縁部に配置される。なお、この実施形態では、面内導体８ｃ１が、グランド電極として使用されている。また、この実施形態では、配線層８ｃ上に樹脂絶縁層３ｃの１層のみが積層されているが、２層以上積層されていてもよい。また、面内導体８ｃ１を、例えば、電源用電極として使用してもかまわない。
　樹脂積層体３の上面に形成される各上面電極４は、Ｃｕ，Ａｇ，Ａｌ等のいずれかの金属で形成された下地電極４ａと、Ｎｉ／Ａｕめっきにより形成された表面電極４ｂとでそれぞれ構成されている。
　樹脂積層体３の内部に形成される各面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２および各ビア導体６ａ～６ｃそれぞれを形成する材料として、Ｃｕ、Ａｇ、Ａｌ等の金属のいずれかを用いることができる。ここで、各面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２は、所定の樹脂絶縁層３ａ～３ｃの主面にそれぞれ形成されている。
　そして、対応する上面電極４および下面電極５同士は、樹脂積層体３およびセラミック積層体２の内部に形成された複数のビア導体６ａ～６ｃ，７および複数の面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２，９ａとで構成された内部配線により接続されている。
　また、隣接する下面電極５間のピッチが、隣接する上面電極４間のピッチよりも広く設定されており、対応する上面電極４および下面電極５同士を接続する各内部配線により、セラミック積層体２および樹脂積層体３内において再配線構造が形成されている。
　以上のように構成された積層配線基板１ａでは、セラミック積層体２が先に準備された後、このセラミック積層体２上に樹脂積層体３が積層されることにより製造される。ここで、セラミック積層体２上の樹脂積層体３を硬化させるときに、積層配線基板１ａ内に樹脂積層体３の硬化収縮による残留応力が発生し、セラミック積層体２と樹脂積層体３の界面剥離や積層配線基板１ａの反り等が発生する。
　セラミック積層体２と樹脂積層体３の界面剥離が発生するのは、隣接するセラミック層２ａ～２ｄの界面の密着強度、隣接する樹脂絶縁層３ａ～３ｃの界面の密着強度および隣接するセラミック層２ａと樹脂絶縁層３ｃの界面の密着強度のうち、異種材料で構成されたセラミック層２ａと樹脂絶縁層３ｃの界面の密着強度が一番低いためである。また、樹脂積層体３は、硬化収縮の際、その中心に向けて縮まろうとするため、収縮量は、中心から離れるにつれて大きくなり、それに伴って収縮応力も強くなる。したがって、樹脂積層体３の硬化収縮による積層配線基板１ａ内の前記残留応力について、例えば、セラミック積層体２と樹脂積層体３の界面では、中央部よりも周縁部の方が強く作用する。そのため、セラミック積層体２と樹脂積層体３の界面剥離は、この界面の周縁部を基点として発生する場合が多い。
　また、上記したように、残留応力が強く作用する樹脂積層体３の周縁部には、配線層８ｃの面内導体８ｃ１が配置されている。この面内導体８ｃ１は、ライン状の導体とは異なり、面積が大きいベタ状のグランド電極であるため、このような面内導体８ｃ１を樹脂積層体３の周縁部に配置すると、面内導体８ｃ１とセラミック層２ａの界面剥離、または、面内導体８ｃ１と樹脂絶縁層３ｄの界面剥離が生じる可能性が高い。
　そこで、この実施形態では、第２積層部１１ｂの平面視での面積を第１積層部１１ａよりも小さくすることにより、樹脂積層体３の周縁部を中央部よりも薄く形成し、セラミック積層体２と樹脂積層体３の界面に作用する、樹脂積層体３の硬化収縮に伴う残留応力を減少させることができるように構成されている。
　本発明に係る検査装置は、上記した積層配線基板１ａと、積層配線基板１ａの上面に形成された各上面電極４に接続された複数のプローブピンとを備え、例えば、ダイシング前の半導体素子（例えば、ＬＳＩ）などのウエハテストで使用されるプローブカードである。具体的には、このプローブカードは、ＬＳＩチップのボンディングパッド上にプローブピンの先端を当てることにより、ＬＳＩチップの電気的特性の良否を判別する。
　次に、積層配線基板１ａの製造方法について説明する。なお、以下に説明する製造方法は、後述する他の実施形態にかかる積層配線基板１ｂ～１ｊにも適用することができる。
　まず、セラミック積層体２を準備する。このとき、セラミック積層体２は、個別に準備された各セラミック層２ａ～２ｄと各配線層９とを所定の順序で積層し、この積層されたものを圧着・焼成して形成する。ここで、各セラミック層２ａ～２ｄに形成されるビア導体７は、例えば、レーザ加工によりセラミック層２ａ～２ｄにビアホールを形成し、該ビアホールに印刷技術を用いて、Ｃｕ、Ａｇ、Ａｌのいずれかの金属を含有する導電性ペーストを充填することによりそれぞれ形成する。また、各セラミック層２ａ～２ｄの主面に形成される面内導体９ａおよび下面電極５は、Ｃｕ、Ａｇ、Ａｌのいずれかの金属（この実施形態ではＡｇ）を含有する導電性ペーストを用いた印刷技術により形成することができる。
　次に、セラミック積層体２を両面研磨して、該セラミック積層体２の平坦性を向上させた上で、このセラミック積層体２上に、配線層８ｃの各面内導体８ｃ１，８ｃ２を形成する。このとき、各面内導体８ｃ１，８ｃ２は、例えば、セラミック積層体２上に、下地電極としてのＴｉ膜をスッパタ等により成膜し、同じくスパッタ等によりＴｉ膜上にＣｕ膜を成膜する。そして、Ｃｕ膜上に、電解または無電解めっきにより、同じくＣｕ膜を成膜することで形成することができる。なお、上述の両面研磨によりセラミック積層体２の平坦性を向上させることによって、スパッタやめっきの際に、面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２が湾曲することに起因する抵抗値の増大も低減させることができる。
　次に、各面内導体８ｃ１，８ｃ２が形成されたセラミック積層体２上に、スピンコート等により、ポリイミドを塗布するなどして樹脂絶縁層３ｃを形成する。また、樹脂絶縁層３ｃに、フォトリソグラフィ加工によりビア導体６ｃを形成し、熱硬化して樹脂積層体２の第１積層部１１ａを形成する。
　次に、樹脂絶縁層３ｃ上に、面内導体８ｂ１を有する配線層８ｂを形成する。この面内導体８ｂ１は、下地電極としてのＴｉ膜をスパッタ等により成膜し、同じくスパッタ等によりＴｉ膜上にＣｕ膜を成膜する。そして、Ｃｕ膜上に、電解または無電解めっきにより、同じくＣｕ膜を成膜することで形成することができる。
　次に、配線層８ｂが形成された樹脂絶縁層３ｃ上に、スピンコート等により、ポリイミドを塗布するなどして樹脂絶縁層３ｂを形成する。このとき、樹脂絶縁層３ｂの平面視での面積を、樹脂絶縁層３ｃ（第１積層部１１ａ）よりも小さく形成して、樹脂絶縁層３ｃの上面の中央部に配置する。樹脂絶縁層３ｂのビア導体６ｂは、樹脂絶縁層３ｃのビア導体６ｃと同様の方法により形成することができる。
　最上層の樹脂絶縁層３ａ、配線層８ａ、ビア導体６ａも、樹脂絶縁層３ｂと同じ要領で形成することができる。
　次に、樹脂絶縁層３ａ上に、面内導体８ａ１，８ｂ１と同じ要領で各下地電極４ａを形成し、この下地電極４ａ上に、Ｎｉ／Ａｕめっきを施して各上面電極４を形成することで、樹脂積層体３の第２積層部１１ｂを形成する。
　次に、樹脂絶縁層３ａ上に、例えば、スピンコート等により、ポリイミドを塗布し、熱硬化するなどしてソルダーレジスト１０を形成する。最後に、セラミック積層体２下面に、各下地電極を形成し、これらの下地電極上に、Ｎｉ／Ａｕめっきを施して各下面電極５を形成することで、積層配線基板１ａが完成する。
　このように、樹脂積層体３を形成した場合、各上面電極４および各面内導体８ａ１，８ｂ１は、セラミック積層体２に印刷技術を用いて形成される面内導体９ａと比較して、微細なパターン形成が可能となる。
　したがって、上記した実施形態によれば、樹脂積層体３の周縁部を中央部よりも薄く形成することで、セラミック積層体２と樹脂積層体３の界面、特に、樹脂積層体３とセラミック積層体２の界面剥離の基点となる当該界面の周縁部に作用する、樹脂積層体３の硬化収縮に起因する残留応力を緩和することができるため、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　また、樹脂積層体３の周縁部を薄くすることで、樹脂積層体３を等しい厚みで形成する場合と比較して、樹脂積層体３の体積が減るため、樹脂積層体３の硬化収縮により生じる前記残留応力が減少し、これにより、積層配線基板１ａの反りを低減することができる。
　また、積層配線基板１ａの反りが低減することで、樹脂積層体３に形成された各面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２の平坦性が向上するため、各面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２が湾曲することに起因する抵抗値の増大も低減することができる。
　また、Ｃｕ等の金属で形成された面内導体８ａ１，８ｂ１，８ｃ１，８ｃ２は、樹脂絶縁層３ａ～３ｃ同士の密着強度や、セラミック層２ａ～２ｄ同士の密着強度と比較して、セラミック層２ａ～２ｄおよび樹脂絶縁層３ａ～３ｃとの密着強度が低い。したがって、硬化収縮により生じる残留応力が強く作用する樹脂積層体３の周縁部に配置された第１積層部１１ａの面内導体８ｃ１は、樹脂絶縁層３ｃとの界面、または、セラミック層２ａとの界面で剥離し易い。しかしながら、この実施形態では、樹脂積層体３の周縁部の厚みを薄くすることで、樹脂積層体３の周縁部に作用する残留応力を減少させることができるため、面内導体８ｃ１と、セラミック層２ａおよび樹脂絶縁層３ｃの界面剥離を低減することができる。
　また、面内導体８ｃ１の面積が大きくなると、面内導体８ｃ１と、セラミック層２ａおよび樹脂絶縁層３ｃとの密着強度が低くなるため、界面で剥離が生じ易い。したがって、この実施形態のように、面内導体８ｃ１を大面積のグランド電極として形成すると、界面剥離の可能性が高い。また、このような面内導体８ｃ１を、残留応力が強く作用する樹脂積層体３の周縁部に配置すると、さらに界面剥離の可能性が高まる。しかしながら、この実施形態によると、樹脂積層体３の周縁部に作用する残留応力を緩和することができるため、大面積の面内導体８ｃ１を樹脂積層体３の周縁部に配置した場合であっても、セラミック層２ａまたは樹脂絶縁層３ｃとの界面剥離を抑えることができる。
　また、各樹脂絶縁層３ａ～３ｃが、ヤング率の小さい熱硬化性樹脂（例えば、ポリイミド）で形成されているため、樹脂積層体３内に作用する残留応力を、樹脂積層体３とセラミック積層体２の界面に集中させずに、樹脂積層体３全体に分散させることができ、これにより、樹脂積層体３とセラミック積層体２の界面剥離を低減することができる。
　また、この実施形態にかかる積層配線基板１ａは、隣接する下面電極５間のピッチが、隣接する上面電極４のピッチよりも広くなるように、セラミック積層体２および樹脂積層体３の内部に再配線構造が形成されている。ここで、狭いピッチで配置された各上面電極４が、微細な配線形成が容易な樹脂積層体３側に形成されている。
　また、積層配線基板１ａをセラミック積層体２と樹脂積層体３とで構成した場合の弊害である、セラミック積層体２と樹脂積層体３の界面剥離や積層配線基板１ａの反りは、樹脂積層体３の周縁部を中央部よりも薄く形成することにより低減される。そのため、積層配線基板１ａは、端子の狭ピッチ化が進んでいる近年の半導体素子の電気的検査を行うためのプローブカードに用いられる基板として好適である。
　また、前記各セラミック層２ａそれぞれは、ホウケイ酸系ガラスを含有するセラミックを主成分とする低温同時焼成セラミック（セラミックグリーンシート）で形成されているため、セラミック積層体２内に形成する面内導体等の配線電極に低抵抗導体のＡｇ等を使用することができる。
　＜第２実施形態＞
　本発明の第２実施形態にかかる積層配線基板１ｂについて、図２を参照して説明する。なお、図２は積層配線基板１ｂの断面図である。
　この実施形態にかかる積層配線基板１ｂが、図１を参照して説明した第１実施形態の積層配線基板１ａと異なるところは、図３に示すように、樹脂積層体３の第１積層部１１ａが、複数（この実施形態では２つ）の樹脂絶縁層３ｂ，３ｃを備え、これらの樹脂絶縁層３ｂ，３ｃ間に配線層８ｃが配置されていることである。その他の構成は、第１実施形態の積層配線基板１ａと同じであるか、これに相当するものであるため、同一符号を付すことにより説明を省略する。
　第１実施形態の積層配線基板１ａでは、樹脂積層体３の最下層の樹脂絶縁層３ｃの一つ上の樹脂絶縁層３ｂは、樹脂積層体３の第２積層部として形成されていたが、この実施形態では、当該樹脂絶縁層３ｂの平面視での面積が樹脂絶縁層３ｃ（第１積層部１１ａ）と略同じになるように形成され、第１積層部１１ａの樹脂絶縁層３ｂとして配置される。そして、第１積層部１１ａの両樹脂絶縁層３ｂ，３ｃ間に第１積層部１１ａの配線層８ｃが配置される。
　このように、両樹脂絶縁層３ｂ，３ｃ間に面内導体８ｃ１，８ｃ２を配置すると、第１実施形態のように、低温同時焼成セラミック（ＬＴＣＣ）で形成されたセラミック積層体２と樹脂絶縁層３ｃとの間に配置する場合と比較して、面内導体８ｃ１，８ｃ２の平坦度がよくなるため、第１実施形態の積層配線基板１ａの効果に加えて、面内導体８ｃ１，８ｃ２の平坦度が悪くなることに起因する抵抗値の増加やばらつきを抑えることができる。
　＜第３実施形態＞
　本発明の第３実施形態にかかる積層配線基板１ｃについて、図４を参照して説明する。なお、図４は積層配線基板１ｃの平面図であり、図２の対応する図である。
　この実施形態にかかる積層配線基板１ｃが、図１および図２を参照して説明した第１実施形態の積層配線基板１ａと異なるところは、図４に示すように、樹脂積層体３の周縁部に配置された第１積層体１１ａの面内導体８ｃ１が、平面視矩形状の複数の面内導体８ｃ３に分割されて形成されていることである。その他の構成は、第１実施形態の積層配線基板１ａと同じであるため、同一符号を付すことにより説明を省略する。
　面内導体８ｃ１と、セラミック層２ａまたは樹脂絶縁層３ｃとの密着強度は、上記したように、面内導体８ｃ１の平面視での面積が大きくなるほど低くなる。したがって、第１実施形態の面内導体８ｃ１のように、グランド電極としての面内導体８ｃ１を、大面積の１つの電極として形成すると、セラミック層２ａや樹脂絶縁層３ｃとの界面で剥離する可能性が高まる。そこで、面内導体８ｃ１を複数の面内導体８ｃ３に分割して形成し、各面内導体８ｃ３の１つ１つの面積を小さくすることで、各面内導体８ｃ３それぞれにおいて、セラミック層２ａまたは樹脂絶縁層３ｃとの間の界面剥離を低減することができる。
　また、各面内導体８ｃ３のうちの所定の一対の面内導体８ｃ３が、平面視で第１積層部１１ａの中心に対して点対称の位置に配置されている。ここで、各面内導体８ｃ３は、樹脂積層体３の硬化収縮を抑制する機能を有する。そのため、例えば、第１積層部１１ａを平面視したときに、各面内導体８ｃ３を第１積層部１１ａの中心に対して偏った位置に配置すると、第１積層部１１ａの各面内導体８ｃ３が配置された部分の収縮抑制量が、前記中心を基準として、第１積層部１１ａの各面内導体８ｃ３の配置箇所と逆側の部分の収縮抑制量よりも多くなる。そうすると、第１積層部１１ａ内で収縮抑制量のアンバランスが生じて積層配線基板１ｃの反りが生じ得る。そこで、所定の一対の面内導体８ｃ３を第１積層部１１ａの中心に対して点対称の位置に配置することで、第１積層部１１ａの前記一対の面内導体８ｃ３が配置された箇所において、収縮抑制量のバランスがよくなるため、積層配線基板１ｃの反りを低減することができる。
　なお、この実施形態では、各面内導体８ｃ３が、それぞれグランド電極である場合について説明したが、例えば、各面内導体８ｃ３の一部がグランド電極で、残りが電源用電極であってもかまわない。
　＜第４実施形態＞
　本発明の第４実施形態にかかる積層配線基板１ｄについて、図５を参照して説明する。なお、図５は積層配線基板１ｄの平面図であり、図２に対応する図である。
　この実施形態にかかる積層配線基板１ｄが、図４を参照して説明した第３実施形態の積層配線基板１ｃと異なるところは、図５に示すように、面内導体８ｃ１が分割されることにより形成された各面内導体８ｃ３が、平面視矩形状の第１積層部の四隅部のうちの隣り合う両隅部の間にそれぞれ配置されていることである。その他の構成は、第３実施形態の積層配線基板１ｃと同じであるため、同一符号を付すことにより説明を省略する。
　第１積層部１１ａが平面視矩形状を有する場合、樹脂積層体３の硬化収縮により生じる残留応力は、四隅部に最も強く作用する。そこで、各面内導体８ｃ３を、応力が強く作用する第１積層部１１ａの四隅部を避けるように、隣り合う両隅部の間に配置することにより、各面内導体８ｃ３の、セラミック層２ａまたは樹脂絶縁層３ｃからの剥離を低減することができる。
　＜第５実施形態＞
　本発明の第５実施形態の積層配線基板１ｅについて、図６を参照して説明する。なお、図６は積層配線基板１ｅの平面図であり、図２に対応する図である。
　この実施形態の積層配線基板１ｅが、図５を参照して説明した第４実施形態の積層配線基板１ｄと異なるところは、図６に示すように、各面内導体８ｃ３が、第１積層部１１ａの周端から離れた位置に形成されていることである。その他の構成は、第４実施形態の積層配線基板１ｄと同じであるため、同一符号を付すことにより説明を省略する。
　樹脂積層体３の硬化収縮に基づく第１積層部１１ａ内の残留応力は、平面視において、中心から周端に向かうに連れて強くなる。したがって、各面内導体８ｃ３を、第１積層部１１ａの周端から離れた位置に形成すると、各面内導体８ｃ３それぞれにおいて、セラミック層２ａとの界面および樹脂絶縁層３ｃとの界面に作用する応力が減少するため、各面内導体８ｃ３の、セラミック層２ａおよび樹脂絶縁層３ｃからの剥離をさらに低減することができる。
　＜第６実施形態＞
　本発明の第６実施形態にかかる積層配線基板１ｆについて、図７を参照して説明する。なお、図７は積層配線基板１ｆの平面図であり、図２に対応する図である。
　この実施形態にかかる積層配線基板１ｆが、図６を参照して説明した第５実施形態の積層配線基板１ｅと異なるところは、図７に示すように、各面内導体８ｃ３それぞれは、該面内導体８ｃ３の厚み方向で貫通する貫通孔１２が複数設けられることにより、網目状のパターンに形成されていることである。その他の構成は、第５実施形態の積層配線基板１ｅと同じであるため、同一符号を付すことにより説明を省略する。
　このように、各面内導体８ｃ３に複数の貫通孔１２を設けることで、樹脂積層体３の形成時に、面内導体８ｃ３の各貫通孔１２に樹脂絶縁層３ｃの樹脂が入り込んで樹脂の柱が立つ。そうすると、この柱により、樹脂絶縁層３ｃと面内導体８ｃ３の界面、および、セラミック層２ａと面内導体８ｃ３の界面に作用する応力が緩和するため、各面内導体８ｃ３の界面剥離がそれぞれ低減する。
　＜第７実施形態＞
　本発明の第７実施形態にかかる積層配線基板１ｇについて、図８を参照して説明する。なお、図８は積層配線基板１ｇの平面図であり、図２に対応する図である。
　この実施形態にかかる積層配線基板１ｇが、図４を参照して説明した第３実施形態の積層配線基板１ｃと異なるところは、図８に示すように、各面内導体８ｃ３が平面視で円状に形成されていることである。その他の構成は、第３実施形態の積層配線基板１ｃと同じであるため、同一符号を付すことにより説明を省略する。
　上記した第３実施形態の各面内導体８ｃ３は、それぞれ平面視矩形状に形成されているが、このような場合、各面内導体８ｃ３それぞれにおいて、面内導体８ｃ３と、セラミック層２ａまたは樹脂絶縁層３ｃとの界面に作用する応力（残留応力）は、四隅部に集中するため、当該四隅部を基点として面内導体８ｃ３の剥離が生じ易い。そこで、面内導体８ｃ３を円状に形成することで、残留応力を面内導体８ｃ３の周縁部全体に分散させることができるため、面内導体８ｃ３と、セラミック層２ａおよび樹脂絶縁層３ｃとの間の界面剥離を低減することができる。
　（面内導体８ｃ３の変形例）
　この実施形態の面内導体８ｃ３の変形例について、図９を参照して説明する。なお、図９は面内導体８ｃ３の変形例を示す図である。
　上記した第７実施形態では、各面内導体８ｃ３が、平面視で円状に形成した場合について説明したが、例えば、図９に示すように、各面内導体８ｃ３それぞれを、平面視で多角形状（この変形例では八角形状）に形成してもかまわない。この場合、各面内導体８ｃ３が平面視矩形状である場合と比較して、各角部それぞれに作用する応力（残留応力）を減らすことができるため、各面内導体８ｃ３それぞれにおいて、面内導体８ｃ３と、樹脂絶縁層３ｃおよびセラミック層２ａとの間の界面剥離を低減することができる。
　＜第８実施形態＞
　本発明の第８実施形態にかかる積層配線基板１ｈについて、図１０を参照して説明する。なお、図１０は積層配線基板１ｈの平面図であり、図２に対応する図である。
　この実施形態にかかる積層配線基板１ｈが、図６を参照して説明した第５実施形態の積層配線基板１ｅと異なるところは、図１０に示すように、樹脂積層体３の平面視での面積が、セラミック積層体２の平面視での面積よりも小さく形成されていることである。その他の構成は、第５実施形態の積層配線基板１ｅと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、樹脂積層体３の第１積層部１１ａの平面視での面積が、セラミック積層体２の平面視での面積よりも小さく形成されることで、樹脂積層体３の平面視での面積が、セラミック積層体２よりも小さく形成されている。
　樹脂積層体３の硬化収縮による積層配線基板１ｈ内の残留応力は、樹脂積層体３の平面視での面積に比例する。そのため、樹脂積層体３の平面視での面積をセラミック積層体２の面積よりも小さくすると、両積層体２，３の平面視での面積を等しくした場合と比較して積層配線基板１ｈ内の残留応力が減るため、セラミック積層体２と樹脂積層体３の界面剥離および積層配線基板１ｈの反りを低減することができる。
　＜第９実施形態＞
　本発明の第９実施形態にかかる積層配線基板１ｉについて、図１１を参照して説明する。なお、図１１は積層配線基板１ｉの平面図であり、図２に対応する図である。
　この実施形態にかかる積層配線基板１ｉが、図１および図２を参照して説明した第１実施形態の積層配線基板１ａと異なるところは、図１１に示すように、樹脂積層体３上に形成する上面電極４の総数を増やすことにより、積層配線基板１ｉを使用したプローブカードにおいて、一度に複数の半導体素子１３ａ～１３ｄの電気検査を行うことができるように構成されていることである。その他の構成は、第１実施形態の積層配線基板１ａと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、半導体素子１３ａ～１３ｄを一度に電気検査するために、第１実施形態の各上面電極４（図２参照）を１組として、合計４組分の上面電極４が、樹脂積層体３の上面に形成される。このようにすると、第１実施形態の積層配線基板１ａと同様の効果が得られるとともに、一度に複数の半導体素子１３ａ～１３ｄの電気検査を行うことができる積層配線基板１ｉを提供することができる。
　＜第１０実施形態＞
　本発明の第１０実施形態の積層配線基板１ｊについて、図１２を参照して説明する。なお、図１２は積層配線基板１ｊの断面図である。
　この実施形態にかかる積層配線基板１ｊが、図１および図２を参照して説明した第１実施形態の積層配線基板１ａと異なるところは、図１２に示すように、樹脂積層体３が、第２積層部１１ｂ上に積層された第３積層部１１ｃ（本発明の「他の積層部」に相当）をさらに備え、第１積層部１１ａ、第２積層部１１ｂ、第３積層部１１ｃそれぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、樹脂積層体３がピラミッド状に形成されていることである。その他の構成は、第１実施形態の積層配線基板１ａと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、樹脂積層体３の最下層の樹脂絶縁層３ｃが、第１積層部１１ａを形成し、その一つ上層の樹脂絶縁層３ｂが、第２積層部１１ｂを形成し、最上層の樹脂絶縁層３ａが、第３積層部１１ｃを形成している。
　内部に再配線構造が形成される積層配線基板１ｊでは、平面視における樹脂積層体３の中央部では、第１積層部１１ａから上層側の積層部１１ｂ，１１ｃに向かうに連れて、より高密度配線が必要となるのに対し、その周縁部では、上層側に向かうに連れて空きスペースが広くなる。
　ところで、樹脂積層体３とセラミック積層体２の界面剥離や積層配線基板１ｊの反りを低減するには、上記したように、樹脂積層体３の体積を小さくしたり、各積層部１１ａ，１１ｂ，１１ｃの平面視での面積を小さくしたりするのが効果的である。
　そこで、この実施形態では、再配線構造において、樹脂積層体３が上層側に向かうに連れて周縁部に空きスペースが広がることを利用して、樹脂積層体３の各積層部１１ａ，１１ｂ，１１ｃの平面視での面積を、上層側に向かうに連れて小さくし、樹脂積層体３をピラミッド状に形成する。このようにすると、樹脂積層体３の体積を減らすことができるため、樹脂積層体３の硬化収縮による積層配線基板１ｊ内の残留応力を減らすことができるとともに、樹脂積層体２とセラミック積層体３の界面剥離の基点となる、該界面の周縁部に作用する応力を減らすことができる。したがって、積層配線基板１ｊ内および前記界面に作用する残留応力を減らすことにより、樹脂積層体３とセラミック積層体２の界面剥離や積層配線基板１ｊの反りを低減することができる。なお、第３積層部１１ｃ上のさらに複数の積層部を形成し、樹脂積層体３をピラミッド状に形成する構成であってもかまわない。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、上記した各実施形態において、樹脂積層体３の各積層部１１ａ，１１ｂ，１１ｃを構成する樹脂絶縁層３ａ～３ｃの層数は、適宜、変更可能である。
　また、樹脂積層体３上に形成したソルダーレジスト１０はなくてもかまわない。
　また、上記した各実施形態の構成を組合わせて、積層配線基板を形成してもかまわない。
　また、本発明は、セラミック積層体に樹脂積層体が積層されてなる種々の積層配線基板に適用することができる。
　１ａ～１ｊ　　　　積層配線基板
　２　　　　　　　　セラミック積層体
　２ａ～２ｄ　　　　セラミック層
　３　　　　　　　　樹脂積層体
　３ａ～３ｃ　　　　樹脂絶縁層
　４　　　　　　　　上面電極
　５　　　　　　　　下面電極
　８ｃ　　　　　　　配線層
　８ｃ１，８ｃ３　　面内導体
　１１ａ　　　　　　第１積層部
　１１ｂ　　　　　　第２積層部
　１１ｃ　　　　　　第３積層部（他の積層部）
　１２　　　　　　　貫通孔
 

Claims (15)

  1. 　複数のセラミック層が積層されて成るセラミック積層体と、
    　前記セラミック積層体に積層され、複数の樹脂絶縁層が積層されて成る樹脂積層体とを備え、
    　前記樹脂積層体は、周縁部が中央部よりも薄く形成されていることを特徴とする積層配線基板。
  2. 　前記樹脂積層体は、複数の前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第１積層部と、該第１積層部の中央に積層された第２積層部とを有し、
    　前記配線層は、隣接する所定の前記樹脂絶縁層間に配置されるとともに、前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていることを特徴とする請求項１に記載の積層配線基板。
  3. 　前記樹脂積層体は、前記樹脂絶縁層と、面内導体を有する配線層とが積層されて成る第１積層部と、該第１積層部の中央に積層された第２積層部とを有し、
    　前記配線層は、前記セラミック積層体と前記樹脂絶縁層との間に配置されるとともに、前記面内導体が、平面視で前記樹脂積層体の周縁部に配置されていることを特徴とする請求項１に記載の積層配線基板。
  4. 　前記第１積層部は、平面視で矩形状を有し、
    　前記面内導体が、平面視で前記第１積層部の四隅部のうちの隣り合う両隅部の間に配置されていることを特徴とする請求項２または３に記載の積層配線基板。
  5. 　前記面内導体は、該面内導体の厚み方向で貫通する貫通孔が複数設けられることにより、網目状のパターンに形成されていることを特徴とする請求項２ないし４のいずれかに記載の積層配線基板。
  6. 　前記配線層は、前記面内導体を複数有することを特徴とする請求項２ないし５のいずれかに記載の積層配線基板。
  7. 　前記複数の面内導体のうち、少なくとも一対の前記面内導体が、平面視で前記第１積層部の中心に対して点対称の位置に配置されていることを特徴とする請求項６に記載の積層配線基板。
  8. 　前記面内導体が、グランド電極または電源用電極であることを特徴とする請求項２ないし７のいずれかに記載の積層配線基板。
  9. 　前記複数の面内導体のうちの一部がグランド電極であり、残りが電源用電極であることを特徴とする請求項６または７に記載の積層配線基板。
  10. 　前記面内導体は、平面視で円状に形成されていることを特徴とする請求項２ないし９のいずれかに記載の積層配線基板。
  11. 　前記面内導体は、平面視で多角形状に形成されていることを特徴とする請求項２ないし９のいずれかに記載の積層配線基板。
  12. 　前記樹脂積層体の平面視での面積が、前記セラミック積層体の平面視での面積よりも小さく形成されていることを特徴とする請求項１ないし１１のいずれかに記載の積層配線基板。
  13. 　前記樹脂積層体は、前記第２積層部上に積層された他の積層部をさらに備え、前記第１積層部、前記第２積層部および前記他の積層部それぞれは、平面視での面積が上層側に向かうに連れて小さくなるように形成されることにより、前記樹脂積層体がピラミッド状に形成されていることを特徴とする請求項２ないし１２のいずれかに記載の積層配線基板。
  14. 　前記樹脂積層体の上面に形成された複数の上面電極と、前記セラミック積層体の下面に前記複数の上面電極に対応して設けられ、対応する前記上面電極にそれぞれ接続された複数の下面電極とをさらに備え、
    　隣接する前記下面電極間のピッチが、隣接する前記上面電極間のピッチよりも広くなるように、前記セラミック積層体および前記樹脂積層体内の配線構造が形成されていることを特徴とする請求項１ないし１３のいずれかに記載の積層配線基板。
  15. 　請求項１ないし１４のいずれかに記載の積層配線基板を備え、半導体を検査することを特徴とする検査装置。
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