CN103413789B - 半导体器件及制造该半导体器件的方法 - Google Patents

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Abstract

提供一种半导体器件以及制造该半导体器件的方法，在该半导体器件中难以出现由层间电介质膜的裂缝造成的对密封环的破坏。第一叠层包括具有第一机械强度的第一层间电介质膜。第二叠层包括具有比第一机械强度高的机械强度的第二层间电介质膜。第一区域包括设置在第一叠层内的过孔和第一金属层。第二区域包括设置在第二叠层内的过孔和第二金属层。当从平面上看时，第二区域至少与第一区域的一部分重叠，第二区域不通过过孔与第一区域耦合，且在第二区域与第一区域之间夹持第二层间电介质膜。

Description

半导体器件及制造该半导体器件的方法
分案申请说明
本申请是于2009年5月27日提交的、申请号为200910203111.1、名称为“半导体器件及制造该半导体器件的方法”的中国发明专利申请的分案申请。
相关申请的交叉引用
在此通过参考引入2008年5月30提交的日本专利申请No.2008-142872的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体器件及制造该半导体器件的方法。具体而言，本发明涉及一种具有包围芯片区域的密封环的半导体器件以及制造该半导体器件的方法。
背景技术
已知一种半导体器件，其形成有密封环区域使得在平面中包围芯片区域，以防止水进入到其中形成有电路的芯片区域中。密封环区域具有形成在衬底上使得在衬底厚度方向延伸的密封环。密封环用作防水保护壁，由此抑制水进入到芯片区域中。
有时会出现以下的情况：其中在半导体器件的制造期间的划片工艺中密封环被破坏。将按一般顺序解释这种破坏现象。首先，划片操作造成在衬底的端部处碎裂。以该碎裂作为起点，在衬底上形成的层间电介质膜中形成裂缝。当裂缝到达密封环时，出现密封环的破坏。一旦这种破坏出现，水就易于进入到芯片区域中，由此引起半导体器件的可靠性降低的问题。
当使用由低k材料或ULK(超低k)材料形成的低介电常数膜作为层间电介质膜来减少寄生电容时，更容易出现这种问题。这是因为低k或ULK材料的机械强度低且因此更容易出现裂缝。例如，假设使用杨氏模量作为机械强度的指标，则作为常规层间电介质膜(非低k膜)材料的SiO(氧化硅)的杨氏模量是75GPa左右，而作为低k材料之一的有机硅酸盐玻璃的杨氏模量是约10GPa至25GPa。ULK材料，作为呈现多孔使得达到更低介电常数的材料，具有更小的杨氏模量。由此，在使用低介电常数膜的半导体器件中，由裂缝引起的密封环的破坏问题更容易出现。
在半导体器件中，通常采用以下配置：其中在由低介电常数材料形成的一个层间电介质膜上，设置有更高机械强度的另一层间电介质膜。在这种情况下，在一个层间电介质膜中形成的裂缝难以扩展到具有更高机械强度的另一层间电介质膜中。因而，裂缝难以向上行进通过半导体器件，而易于在半导体器件的内部的衬底的内平面方向中行进。结果，裂缝到达密封环且因此密封环被破坏的可能性变得更高。
如上所述，在层间电介质膜中形成的裂缝对半导体器件的可靠性造成不利影响。考虑到这点，已经提出了一些技术来抑制裂缝的形成。例如，在日本未审专利公开No.2004-153015(专利文件1)中提出：在保护环(密封环)周围形成虚设图形形成区域。该虚设图形形成区域具有在平面的多个位置中的每个位置处的多个虚设图形。多个虚设图形设置在厚度方向且通过在厚度方向上制作的过孔耦合而呈现为整体。根据该公开，由于位于虚设图形附近的层间电介质膜可以通过过孔耦合而得以加固，所以可防止在层间电介质膜中出现裂缝。
[专利文件1]
日本未审专利公开No.2004-153015(图1至图3)
发明内容
上述专利公开中公开的技术旨在防止在层间电介质膜中出现裂缝。然而，在划片工艺中，通常会出现形成大应力的情况。因此，即使应用在上述专利公开中公开的技术，也难以完全防止在层间电介质膜中出现裂缝。
一旦形成裂缝，裂缝可以以编织状在层间电介质膜的加固部分旁边扩展。即，裂缝可以在侧绕通过过孔耦合而呈现为整体的虚设图形的同时扩展，并可以最终到达密封环。结果，出现了可能破坏密封环的问题。
考虑到上述问题完成了本发明，且本发明的一个目的在于提供一种半导体器件以及用于制造该半导体器件的方法，在该半导体器件中难以出现由层间绝缘膜的裂缝所造成的对密封环的破坏。
在本发明的一个方面，提供一种半导体器件，其包括：芯片区域；密封环区域，其在平面上包围该芯片区域；以及虚设区域，其在平面上包围该密封环区域的外围。虚设区域包括：半导体衬底；第一和第二叠层；至少一个第一区域；以及至少一个第二区域。第一叠层设置在半导体衬底上方且包括具有第一机械强度的第一层间电介质膜。第二叠层设置在第一叠层上方且包括具有比第一机械强度高的机械强度的第二层间电介质膜。第一区域包括设置在第一叠层内使得在平面上相互重叠的多个第一金属层，并且还包括用于对第一金属层进行相互耦合的过孔。第二区域包括设置在第二叠层内使得在平面上相互重叠的多个第二金属层，并且还包括用于将第二金属层相互耦合的过孔。第二区域在平面上至少与第一区域的一部分重叠，第二区域不通过过孔与第一区域耦合，且在第二区域与第一区域之间夹持第二层间电介质膜。
在本发明的另一方面，提供一种半导体器件，其包括：芯片区域；密封环区域，其在平面上包围该芯片区域；以及虚设区域，其在平面上包围该密封环区域的外围。虚设区域包括：半导体衬底；第一和第二叠层；至少一个第一区域；以及至少一个第二区域。第一叠层设置在半导体衬底上方且包括具有第一机械强度的第一层间电介质膜。第二叠层设置在第一叠层上方且包括具有比第一机械强度高的机械强度的第二层间电介质膜。第一区域包括设置在第一叠层内使得在平面上相互重叠的多个第一金属层。第二区域包括设置在第二叠层内使得在平面上相互重叠的多个第二金属层。第二区域在平面上设置在与第一区域的位置偏离的位置处使得与第一区域的一部分重叠且远离密封环区域。
在本发明的又一方面，提供一种用于制造半导体器件的方法，包括以下步骤。
形成晶片，该晶片包括：芯片区域；密封环区域，其在平面上包围该芯片区域；以及虚设区域，其在平面上包围该密封环的外围。沿着虚设区域的外围切割晶片。虚设区域包括半导体衬底、第一和第二叠层以及第一和第二区域。第一叠层设置在半导体衬底上方且包括具有第一机械强度的第一层间电介质膜。第二叠层设置在第一叠层上方且包括具有比第一机械强度高的机械强度的第二层间电介质膜。第一区域包括设置在第一叠层内使得在平面上相互重叠的多个第一金属层，并且还包括用于将第一金属层相互耦合的过孔。第二区域包括设置在第二叠层内使得在平面上相互重叠的多个第二金属层，并且还包括用于将第二金属层相互耦合的过孔。第二区域在平面上至少与第一区域的一部分重叠，第二区域不通过过孔与第一区域耦合，且在第二区域与第一区域之间夹持第二层间电介质膜。
在本发明的又一方面，提供一种用于制造半导体器件的方法，包括以下步骤。
形成晶片，该晶片包括：芯片区域；密封环区域，其在平面上包围该芯片区域；以及虚设区域，其包围该密封环区域的外围。沿着虚设区域的外围切割晶片。虚设区域包括半导体衬底、第一和第二叠层以及第一和第二区域。第一叠层设置在半导体衬底上方且包括具有第一机械强度的第一层间电介质膜。第二叠层设置在第一叠层上方且包括具有比第一机械强度高的机械强度的第二层间电介质膜。第一区域包括设置在第一叠层内使得在平面上相互重叠的多个第一金属层。第二区域包括设置在第二叠层内使得在平面上相互重叠的多个第二金属层。第二区域在平面上设置在与第一区域的位置偏离的位置处使得与第一区域的一部分重叠且远离密封环区域。
根据上述本发明的一个方面中的半导体器件，在第二叠层的一部分中形成有其中包括第二层间电介质膜的电介质膜被夹持在第一区域和第二区域之间的部分。因为被夹持在第一区域和第二区域之间且没有通过过孔耦合加固，该部分具有小的膜厚度。由此，在第二叠层中的该部分易于局部地产生裂缝。在存在这种易于出现裂缝的部分时，裂缝更容易形成并且从包括低机械强度的第一层间电介质膜的第一叠层扩展到包括更高机械强度的第二层间电介质膜的第二叠层。即，在到达密封环之前，裂缝更容易向上行进并且因此更容易向上行进通过半导体器件。由此，抑制出现由裂缝造成的对密封环的破坏，使得确保半导体器件的高可靠性。
根据上述本发明的另一方面的半导体器件，在与第一区域的位置偏离的位置处，设置从上部靠近被夹持在第一区域和第二区域之间的部分的第二区域，使得在平面上远离密封环。因此，在该夹持部分中形成并扩展的裂缝可以在远离密封环区域的位置处向上行进而不被第二区域阻隔。结果，裂缝变得更容易在到达密封环之前向上行进通过半导体器件。由此，由于抑制了出现由裂缝造成的对密封环的破坏，所以确保了半导体器件的高可靠性。
附图说明
图1是示意性示出根据本发明第一实施例的半导体器件的平面布局的图；
图2是沿着图1的线II-II获得的示意性截面图；
图3是示意性示出图2中的产生裂缝的状态的截面图；
图4是沿着图2的线IV-IV获得的示意性截面图；
图5是沿着图4的线V-V获得的示意性截面图；
图6是沿着图4的线VI-VI获得的示意性截面图；
图7是沿着图4的线VII-VII获得的示意性截面图；
图8是示出第一实施例的半导体器件中的层间绝缘膜内设置的金属层的平面布局的示意图；
图9是示出第一实施例的半导体器件中的第一叠层内设置的第一区域的平面布局的示意图；
图10是示出第一实施例的半导体器件中的第二叠层内设置的第二区域的平面布局的示意图；
图11是示出第一实施例的半导体器件中的第三叠层内设置的第三区域的平面布局的示意图；
图12是图5所示的第二区域及其附近部分的放大图；
图13是示出在用于制造根据第一实施例的半导体器件的方法中使用的晶片的平面布局的示意图；
图14是示意性示出在用于制作根据第一实施例的半导体器件的方法中执行的划片工艺的部分截面图；
图15是用于解释在常规半导体器件中的裂缝扩展过程的示意性部分截面图；
图16是示意性示出在第一实施例的半导体器件中的裂缝扩展过程的例子的部分截面图；
图17是示意性示出作为比较例子的半导体器件的配置的部分截面图；
图18是沿着图17的线XVIII-XVIII获得的示意截面图和在平面上的裂缝扩展过程的重叠图；
图19是示意性示出根据本发明第二实施例的半导体器件的配置的部分截面图；
图20是沿着图19的线XX-XX获得的示意性截面图；
图21是沿着图20的线XXI-XXI获得的示意性截面图；
图22是沿着图20的线XXII-XXII获得的示意性截面图；
图23是沿着图20的线XXIII-XXIII获得的示意性截面图；
图24是示意性示出第二实施例的半导体器件中的裂缝扩展过程的例子的部分截面图；
图25是示意性示出根据本发明第三实施例的半导体器件的配置的部分截面图；
图26是示意性示出第三实施例的半导体器件的配置的部分截面图；
图27是示意性示出第三实施例的半导体器件的配置的部分截面图；
图28是示意性示出第三实施例的半导体器件中的裂缝扩展过程的例子的部分截面图；
图29是示意性示出根据本发明第四实施例的半导体器件的配置的部分截面图；
图30是沿着图29的线XXX-XXX获得的示意性截面图；
图31是沿着图29的线XXXI-XXXI获得的示意性截面图；
图32是沿着图29的线XXXII-XXXII获得的示意性截面图；
图33是示意性示出第四实施例的半导体器件中的裂缝扩展过程的例子的部分截面图；
图34是示意性示出根据本发明第五实施例的半导体器件的配置的部分截面图；
图35是沿着图34的线XXXV-XXXV获得的示意性截面图；
图36是沿着图34的线XXXVI-XXXVI获得的示意性截面图；
图37是沿着图34的线XXXVII-XXXVII获得的示意性截面图；
图38是示意性示出根据本发明第六实施例的半导体器件的配置的部分截面图；
图39是示意性示出根据本发明第六实施例的半导体器件的配置的部分截面图；
图40是示意性示出第六实施例的半导体器件的配置的部分截面图；
图41是示意性示出根据本发明第七实施例的半导体器件的配置的部分截面图；
图42是沿着图41的线XLII-XLII获得的示意性截面图；
图43是沿着图41的线XLIII-XLIII获得的示意性截面图；
图44是沿着线XLIV-XLIV获得的示意性截面图；
图45是示意性示出根据本发明第八实施例的半导体器件的配置的部分截面图；
图46是沿着图45的线XLVI-XLVI获得的示意性截面图；
图47是沿着图45的线XLVII-XLVII获得的示意性截面图；
图48是沿着图45的线XLVIII-XLVIII获得的示意性截面图；
图49是示意性示出根据本发明第九实施例的半导体器件的配置的部分截面图；
图50是沿着图49的线L-L获得的示意性截面图；
图51是沿着图49的线LI-LI获得的示意性截面图；以及
图52是沿着图49的线LII-LII获得的示意性截面图。
具体实施方式
以下将结合附图来描述本发明的实施例。
(第一实施例)
首先，将结合图1至图3来给出关于体现本发明的半导体器件的示意性配置的描述。
图1是示意性示出根据本发明第一实施例的半导体器件的平面布局的图。参见图1，SD1所示的根据第一实施例的半导体器件在平面布局上包括芯片区域CR、密封环区域SR和虚设区域DR。当从平面上看时密封环区域SR包围芯片区域CR。当从平面上看时虚设区域DR包围密封环区域SR的外围。虚设区域DR的外侧面是作为划片工艺中的切割面的划片面DS。
图2是沿着图1的线II-II获得的示意性截面图。参见图2，半导体器件SD1包括半导体衬底SB、半导体元件71、元件隔离膜72、绝缘膜73、75、76、接触74、布线77、保护膜78以及层M1至M9。在芯片区域CR中，具有源极/漏极区域70的半导体元件71形成在半导体衬底SB上。保护膜78由氮化硅形成。接触74形成为延伸通过绝缘膜73。层M1至M9以此顺序形成在绝缘膜73和接触74上。层M1至M9中的每个层都具有金属部分和绝缘部分。利用层M1至M9，在芯片区域CR中形成包括半导体元件71的电路，且在密封环区域SR中形成密封环SL。此外，以与密封环SL平行延伸并且包围密封环SL的形式在保护膜78中形成开口OP使得暴露绝缘膜76。开口OP用于防止在将半导体器件SD1密封到封装中时出现由诸如树脂的密封材料沿着作为硬膜的保护膜78对密封环和布线的应力传输所造成的对密封环SL和布线77的破坏。开口OP还用来防止当在半导体器件制造期间的划片工艺中切割该保护膜时出现由沿着硬保护膜78对密封环和布线的与划片相关的应力传输所造成的对密封环SL和布线77的破坏。
图3是示意性示出图2中的产生裂缝的状态的截面图。参考图3，有时存在这样的情况，其中半导体器件SD1具有归因于半导体器件制造中的划片工艺的碎裂TP和裂缝CK。碎裂TP出现在半导体衬底SB的侧面。以碎裂TP作为起点，在半导体器件SD1的虚设区域DR中，裂缝CK向上行进(至保护膜78一侧)。即，裂缝CK只在虚设区域DR中出现且不达到设置在密封环区域SR中的密封环SL。由此，密封环SL不被裂缝CK破坏且保持其防止水进入到芯片区域CR中的功能，由此半导体器件SD1具有高可靠性。
现在将给出关于半导体器件SD1的配置的更具体的描述。主要参考图2和图5，在设计半导体器件SD1的布线结构时，形成多层布线结构的层M1至M9以分类的方式被视为：包括层M1的部分、包括层M2至M5的部分、包括层M6和M7的部分以及包括层M8和M9的部分。对于每个部分，选择层间电介质膜的材料以及尺寸规则。
作为层M1中的绝缘部分的层间电介质膜ID0由诸如SiO的非低k材料或者诸如SiOC的低k材料形成。层M1具有作为用于构成包括芯片区域CR中的半导体元件71的基本电路的局部布线的功能。另外，层M1具有作为密封环区域SR中的密封环SL的一部分的金属部分。此外，层M1具有在虚设区域DR中的金属层L0。金属层L0通过单大马士革工艺形成在层间电介质膜1D0中。如图8所示，金属层L0的平面布局是一个边长为LW0的方形。长度LW0例如是1.5μm。
层M2至M5具有作为绝缘部分的第一叠层LB1。第一叠层LB1是这样的叠层，其中刻蚀停止膜ES1a、第一层间电介质膜ID1a、盖膜CP1a、刻蚀停止膜ES1b、第一层间电介质膜ID1b、盖膜CP1b、刻蚀停止膜ES1c、第一层间电介质膜ID1c、盖膜CP1c、刻蚀停止膜ES1d、第一层间电介质膜ID1d以及盖膜CP1d以该顺序叠置。第一层间电介质膜ID1a至ID1d的材料是ULK材料，该ULK材料相对于层间电介质膜1D0的材料具有较小的相对介电常数以及较低的机械强度。刻蚀停止膜ES1a至ES1d由SiCO/SiCN叠层材料形成。盖膜CP1a至CP1d的材料是SiOC。
层M2至M5具有由双大马士革工艺形成的金属部分。该金属部分均具有作为芯片区域CR中的局部布线上的中间布线的功能。该金属部分构成密封环区域SR中的密封环SL的一部分。在虚设区域DR中该金属部分构成设置在第一叠层LB1内的第一区域Ra1。
第一区域Ra1具有形成在第一叠层LB1内使得在平面中彼此重叠的多个第一金属层L1，并且还具有用于耦合第一金属层L1的过孔V1。如图9所示，每个第一区域Ra1的平面布局包括一个边长为LW1并对应于第一金属层L1的方形以及一个边长为LV1并对应于过孔V1的方形。沿着与第一金属层L1对应的方形的外围部分设置与过孔V1对应的方形。长度LW1等于长度LW0(图8)，且例如为1.5μm。在附图中，例如，长度SV1是0.12μm且长度SW1是0.05μm。当从平面上看时，过孔V1沿着每个第一金属层L1的四个边布置在该第一金属层的外围上(此后该布局将被称作“过孔V1外围布局”)。
层M6和M7具有作为绝缘部分的第二叠层LB2。第二叠层LB2是这样的叠层，其中刻蚀停止膜ES2a、第二层间电介质膜ID2a、刻蚀停止膜ES2b以及第二层间电介质膜ID2b以这种顺序叠置。第二层间电介质膜ID2a和ID2b的材料是与第一层间电介质膜ID1a至ID1d的ULK材料相比具有更大的相对介电常数和更高的机械强度的低k材料。例如为SiOC。刻蚀停止膜ES2a和ES2b由SiCO/SiCN叠层材料形成。
层M6和M7具有由双大马士革工艺形成的金属部分。该金属部分均用作在芯片区域CR中的中间布线上的第一半球形布线。另外，该金属部分构成在密封环区域SR中的密封环SL的一部分。此外，该金属部分构成设置在虚设区域DR中的第二叠层LB2内的第二区域Ra2。
第二区域Ra2包括设置在第二叠层LB2内使得在平面上彼此重叠的多个第二金属层L2，并且还包括用于耦合第二金属层L2的过孔V2。如图10所示，每个第二区域Ra2的平面布局包括一个边长为LW2并对应于第二金属层L2的方形以及一个边长为LV2并对应于过孔V2的方形。沿着与第二金属层L2对应的方形的外围部分布置与过孔对应的方形。长度LW2等于长度LW0(图8)和长度LW1(图9)中的每个，且例如为1.5μm。在附图中，例如，长度SV2是0.18μm且长度SW2是0.065μm。当从平面上看时，过孔V2沿着每个第二金属层L2的四个边布置在该第二金属层的外围上(此后该布局将被称作“过孔V2外围布局”)。
第二区域Ra2与第一区域Ra1在平面上重叠。第二区域Ra2不通过过孔耦合到第一区域Ra1，且在第二区域Ra2和第一区域Ra1之间夹持第二层间电介质膜ID2a。
层M8和M9具有作为绝缘部分的第三叠层LB3。第三叠层LB3是这样的叠层，其中刻蚀停止膜ES3a、第三层间电介质膜ID3a、刻蚀停止膜ES3b、第三层间电介质膜ID3b、刻蚀停止膜ES3c、第三层间电介质膜ID3c、刻蚀停止膜ES3d以及第三层间电介质膜ID3d以这种顺序叠置。第三层间电介质膜ID3a至ID3d的材料是与第二层间电介质膜ID2a和ID2b的低k材料相比具有更大的相对介电常数和更高的机械强度的非低k材料，例如SiO。刻蚀停止膜ES3a至ES3d由SiCO/SiCN叠层材料或SiCN单层材料形成。
层M8和M9具有由双大马士革工艺形成的金属部分。该金属部分均用作在芯片区域CR中的第一半球形布线上的第二半球形布线。另外，该金属部分构成在密封环区域SR中的密封环SL的一部分。此外，该金属部分构成设置在虚设区域DR中的第三叠层LB3内的第三区域Ra3。
第三区域Ra3包括设置在第三叠层LB3内使得在平面上彼此重叠的多个第三金属层L3，并且还包括用于耦合第三金属层L3的过孔V3。如图11所示，每个第三区域Ra3的平面布局包括具有一个边长LW3并对应于第三金属层L3的方形，以及具有一个边长LV3并对应于过孔V3的方形。沿着与第三金属层L3对应的方形的外围部分布置与过孔V3对应的方形。长度LW3等于长度LW0至LW2(图8至图10)中的每个，且例如为1.5μm。在附图中，例如，长度SV3是0.68μm且长度SW3是0.5μm。当从平面上看时，过孔V3沿着每个第三金属层L3的四个边布置在该第三金属层的外围上(此后该布局将被称作“过孔V3外围布局”)。
第三区域Ra3与第二区域Ra2在平面上重叠。第三区域Ra3不通过过孔耦合到第二区域Ra2，且在第三区域Ra3和第二区域Ra2之间夹持第三层间电介质膜ID3a。
主要参考图4，当从平面上看时，第三区域Ra3在虚设区域DR中具有范围从30％到50％的占据面积并且具有范围从1平方微米到4平方微米的图形。第一区域Ra1和第二区域Ra2也具有相同的占据面积和面积图形。
第三区域Ra3在平面中规则地布置。在密封环SL的延伸方向，第三区域Ra3以相同间隔线性地布置。在与密封环SL的延伸方向正交的方向上(图4中的横向)，第三区域Ra3以相同间隔按Z字形的方式布置。换言之，在相邻行中形成的第三区域Ra3彼此移动预定的间距。更具体而言，当从平面上看时，第三区域Ra3沿着多个行布置，并且以交替的方式布置位于相邻行中的第三区域Ra3，由此提供Z字形的布置。利用这种Z字形布置，防止密封环SL和划片面DS在与密封环SL的延伸方向正交的方向上通过层间电介质膜线性地耦合在一起。该布局也是第一区域Ra1和第二区域Ra2的布局。
层M1至M9的金属部分包括位于底部和侧面部分的阻挡金属部分以及被阻挡金属部分覆盖的Cu(铜)部分。例如，如图12所示，每个第二区域Ra2包括阻挡金属部分BMa、BMb和Cu部分CLa、CLb。
在开口OP正下方的第一、第二和第三区域Ra1、Ra2和Ra3可以省略。在这种情况下，通过自动视觉检查设备可以更容易地观察到随后要描述的由碎裂TP造成的层间电介质膜的剥离状态。由此，产生了使缺陷分析变得更加容易的效果。
现在关于制造半导体器件SD1的方法提供以下描述。图13是示意性示出在用于制造根据本发明第一实施例的半导体器件的方法中使用的晶片的平面布局的图。参见图13，首先，通过传统晶片工艺形成晶片WF。在平面布局中，晶片WF包括多个半导体器件SD1和切割区域RR。在平面布局中，每个半导体器件SD1包括芯片区域CR、包围芯片区域CR的密封环区域SR以及包围密封环区域SR的外围的虚设区域DR。
图14是示意性示出在用于制造根据第一实施例的半导体器件的方法中的划片工艺的部分截面图。参见图14，划片刀DB朝着切割区域RR按压，由此沿着虚设区域DR的外围切割晶片WF。通过此划片工艺从晶片WF中切割出半导体器件SD1。
现在将给出关于可能在划片工艺中形成的裂缝的扩展过程的详细描述。首先将给出关于裂缝扩展过程的概述。图15是用于解释在常规半导体器件中的裂缝扩展过程的示意性部分截面图。
参见图15，常规半导体器件SD0包括：半导体衬底SB、形成在半导体衬底SB上的绝缘膜FL以及形成在绝缘膜FL内的密封环SL。在这种半导体器件SD0制造方法的划片工艺中，在半导体衬底SB的划片面DS一侧上会出现碎裂TP。在这种情况下，以碎裂TP作为起点，诸如使裂缝向上扩展的应力施加到绝缘膜FL。在裂缝的早期阶段，由应力造成的绝缘膜FL中的裂缝被分成三种类型：裂缝CK1、裂缝CK2和裂缝CK3。
裂缝CK1往往大约在半导体衬底SB正上方扩展。由于裂缝CK1在不接近密封环区域SR的情况下扩展，所以不会造成对密封环SL的破坏。另一方面，裂缝CK3向上倾斜地经过虚设区域DR并且往往朝着密封环区域SR行进。裂缝CK3易于到达并破坏密封环SL。
裂缝CK2只是倾斜地向上经过虚设区域DR并且往往离开半导体器件SD0。在绝缘膜FL具有大致均匀的机械强度的情况下，裂缝CK2保持其初始阶段的过程，只是倾斜地向上经过虚设区域DR并离开半导体器件SD0。然而，在绝缘膜FL具有朝着上部机械强度更高的叠层结构的情况下，裂缝的向上行进被半路阻隔并且会变成具有朝着密封环SL的行进过程的裂缝CK2V(在附图中的虚线箭头)。作为这种叠层结构的例子，提到了其中由低k材料形成的膜叠置到由ULK材料形成的膜上的结构以及其中由非低k材料形成的膜叠置到由低k材料形成的膜上的结构。在具有这种叠层结构的半导体器件中，存在密封环SL被裂缝CK2V破坏的可能性。
关于在向半导体器件SD1施加易于产生裂缝CK2(图15)的应力的情况下的实际裂缝扩展过程的例子，现在提供以下的描述。如果假设没有提供第一至第三区域Ra1至Ra3，则在第一和第二叠层LB1、LB2之间或者在第二和第三叠层LB2、LB3之间，裂缝CK会变成裂缝CK2V(图15)并且裂缝CK2V会达到密封环SL。然而，在此实施例中，裂缝在到达密封环SL之前向上行进通过半导体器件SD1。以下将给出关于这种裂缝扩展过程的详细描述。
参见图16，作为初始阶段，裂缝经过层间电介质膜ID0、刻蚀停止膜ES1a以及第一层间电介质膜ID1a并且到达第一区域Ra1的底部，如箭头a。
然后，如箭头b，沿着第一区域Ra1的底部裂缝行进过程变成横向方向。这是因为裂缝不能行进到由于由金属形成而具有高机械强度的第一区域Ra1中，而是沿着第一区域Ra1和第一层间电介质膜ID1a之间的界面行进。此外，由于界面是金属绝缘体界面，所以该界面具有低的粘合强度。由于这种低的粘合强度，裂缝沿着该界面行进的可能性增加。
然后，如箭头c，已经经过第一区域Ra1的底部的裂缝的行进过程返回到作为与应力状态成比例的原始过程的斜向上过程(图15的裂缝CK2的行进方向)。裂缝经过盖膜CP1a、刻蚀停止膜ES1b、第一层间电介质膜ID1b、盖膜CP1b、刻蚀停止膜ES1c、第一层间电介质膜ID1c、盖膜CP1c、刻蚀停止膜ES1d、第一层间电介质膜ID1d以及盖膜CP1d，并且到达第二叠层LB2的底部。裂缝更不可能在密封环SL一侧(附图中的左侧)上紧邻箭头c的第一区域Ra1中的第一金属层L1之间经过。原因在于在彼此相对的一对第一金属层L1之间的区域通过过孔V1加固并且因此裂缝难以出现在其中。
然后，如箭头d，裂缝行进过程沿着第一和第二叠层LB1、LB2之间的界面变成横向方向。即，在图中裂缝难以向上行进。这是因为在箭头d之上的区域的绝缘膜厚度大并且材料特征的机械强度高。此外，由于该界面对应于用于形成第一区域Ra1的双大马士革工艺中的CMP(化学机械抛光)表面，界面强度相对较低，结果增加了裂缝沿着该界面行进的可能性。
然后，如箭头e，在夹持在第一和第二区域Ra1、Ra2之间的区域中，裂缝行进到第二叠层LB2中。这是因为在被夹持在第一和第二区域Ra1、Ra2之间的区域中绝缘膜厚度小，由此促进生成裂缝。由此进入到第二叠层LB2中的裂缝的行进过程返回到作为与应力状态成比例的原始过程的倾斜向上过程(图15中的裂缝CK2的行进方向)。然后，裂缝经过刻蚀停止膜ES2a和第二层间电介质膜ID2a并且到达第二区域Ra2的底部。
如用箭头f至i所示，裂缝如上述箭头b至e那样行进并且如用箭头j和k所示，箭头如上述箭头b和c那样行进。即，在虚设区域DR中，裂缝向上行进通过半导体器件SD1而不到达密封环区域SR。结果，在半导体器件SD1中形成裂缝CK(图3)。
当将会生成裂缝CK2(图15)的应力被施加到该实施例的半导体器件SD1中时，防止了出现到达密封环SL的裂缝CK2V(图15)并且作为代替，在虚设区域DR内形成诸如向上行进通过半导体器件SD1的裂缝CK(图3)。而且，利用过孔V1外围布局、过孔V2外围布局和过孔V3外围布局，裂缝难以行进通过第一至第三区域Ra1至Ra3的内部，由此更为有效地允许裂缝向上行进。
与上述内容相同的内容也适用于向半导体器件SD1施加将会生成裂缝CK3(图15)的应力的情况。
现在关于与此实施例相关的比较例子提供以下描述。图17是示意性示出比较半导体器件的配置的部分截面图。参见图17，SDC所示的比较半导体器件具有作为金属部分的区域RaC。区域RaC均包括：第一金属层L0、第一区域Ra1、第二区域Ra2、第三区域Ra3和过孔V1C、V2C和V3C。利用过孔V1C、V2C和V3C，金属层L0和第一、第二和第三区域Ra1、Ra2、Ra3被呈现为彼此集成。因此，每个区域RaC被呈现为难以形成裂缝的大块区域。
图18是沿着图17的线XVIII-XVIII获得的截面图和在平面上的裂缝扩展过程的重叠图。主要参见图18，如上所述，区域RaC难以被形成裂缝并且区域RaC被形成为在厚度方向经过包括层间电介质膜ID0并进一步包括第一叠层LB1至第三叠层LB3(图17)的叠层LB。因此，在图中以箭头示出的裂缝不能到达区域RaC。结果，裂缝可以如编织状在区域RaC旁边行进通过更为容易产生裂缝的叠层LB而不是通过区域RaC。该裂缝容易到达密封环SL并破坏该环。
根据这一实施例的半导体器件SD1，如图16中所示，在第二叠层LB2的一部分中，形成有其中包括第二层间电介质膜ID2a的电介质膜被夹持在第一和第二区域Ra1、Ra2之间的部分(例如，包围箭头e的部分)。因为该部分被夹持在区域Ra1和Ra2之间，所以该部分具有小的膜厚度。此外，该部分没有通过过孔加固。因此，该部分易于在第二叠层LB2中局部地产生裂缝。在出现这种易于产生裂缝的部分的情况下，裂缝易于从具有低机械强度的第一层间电介质膜ID1a至ID1d的第一叠层LB1扩展到具有高机械强度的第二层间电介质膜ID2a、ID2b的第二叠层LB2，如箭头e所示。因而，在裂缝到达密封环SL之前，裂缝变得更容易向上行进通过半导体器件SD1。结果，抑制了裂缝对密封环SL的破坏并且因此确保了半导体器件SD1的高可靠性。
如图4所示的第三区域Ra3，第一和第二区域Ra1、Ra2均可以在平面上占据范围从30％到50％的面积，由此以良好平衡的方式确保由箭头c和e所示的产生裂缝的区域(图16)，使得如图16所示裂缝可以向上行进通过半导体器件SD1。
金属层L0以及第一、第二和第三区域Ra1、Ra2、Ra3(图8至图11)均具有在平面上面积范围从1平方微米至4平方微米的图形。
在其中金属层L0以及第一、第二和第三区域Ra1、Ra2、Ra3在划片工艺中利用划片刀DB(图4)切割时被分散的情况下，如果上述面积是4平方微米或更少，则该金属片的面积几乎等于在划片工艺中大量使用的磨粒的截面积。因此，这种金属片基本很少造成任何实质上不利的影响。如果上述面积小于1平方微米，则用于生成箭头e的裂缝(图16)的区域的面积变得不够并且因此使裂缝向上的作用降低。
另一方面，如果所讨论的面积超过4平方微米，因为该金属片的面积大于在划片工艺中大量使用的磨粒的截面积，则在划片工艺中通过划片刀DB(图14)切割时利用磨粒实际加工的面积变大。因而，形成切割毛刺，造成半导体器件的可靠性的降低，或者切割芯片粘附到划片刀，造成切割缺陷。
半导体器件SD1具有机械强度比第一层间电介质膜ID1a至ID1d(图5)更高的层间电介质膜ID0(图5)，所以在层M1中(图2)，使用机械强度比层M2至M5(图2)更高的层间电介质膜材料。因此，可以采用在半导体器件SD1的设计中出于某些理由而常常采用的层间电介质膜材料的组合。例如，可以采用这种组合，使得层间电介质膜ID0由低k材料形成并且第一层间电介质膜ID1a至ID1d由ULK材料形成。或者，可以采用这种组合，使得层间电介质膜ID0由非低k材料形成并且第一层间电介质膜ID1a至ID1d由低k材料形成。
与比较半导体器件SDC(图17)不同，该实施例的半导体器件SD1(图5)不具有过孔V1C、V2C和V3C，且因此半导体器件设计工作被大大简化。
在与密封环SL的延伸方向正交的方向(图4的横向方向)，如图4所示，第三区域Ra3被布置成Z字形，由此抑制在密封环SL和划片面DS之间出现在与密封环SL的延伸方向正交的方向(在图中为横向方向)上直线行进且不经过第三区域Ra3的作用的裂缝。这也是第一和第二区域Ra1、Ra2的情况。
(第二实施例)
图19是示意性示出根据本发明第二实施例的半导体器件的配置的部分截面图。图20是沿着图19的线XX-XX获得的示意性截面图。图21至图23是分别沿着图20的线XXI-XXI、XXII-XXII以及XXIII-XXIII获得的示意性截面图。图20至图23中的截面部分分别对应于第一实施例中的图4至图7。
主要参考图20至图23，在SD2示出的第二实施例的半导体器件包括分别代替在半导体器件SD1(图5)中使用的第一、第二和第三区域Ra1、Ra2和Ra3的第一、第二和第三区域Rb1、Rb2和Rb3。第一、第二和第三区域Rb1、Rb2、Rb3不具有过孔。
当从平面上看时，第二区域Rb2部分地与第一区域Rb1重叠并且位于与第一区域Rb1的位置偏离的位置，使得远离密封环区域SR。当从平面上看时，第三区域Rb3部分地与第二区域Rb2重叠并且位于与第二区域Rb2偏离的位置，使得远离密封环区域SR。
关于除上述方面以外的配置的其它方面，几乎与上述第一实施例的配置相同。因此，通过与第一实施例中相同的附图标记来标识相同或相应的元件，并且将省略对它们的解释。
图24是示意性示出第二实施例的半导体器件的裂缝行进过程的例子的部分截面图。图24对应于第一实施例中的图16。
在图24中，当从平面中看时，在与第一区域Rb1的位置偏离的位置处，设置从上方靠近被夹持在第一和第二区域Rb1、Rb2之间的部分的第二区域Rb2，使得远离密封环SL。因此，在该夹持部分中扩展的裂缝箭头f可以向上行进(见箭头g)，而不被在距离密封环区域SR更远的位置(图中右手侧位置)处的第二区域Rb2阻隔。
类似地，当从平面上看时，在与第二区域Rb2的位置偏离的位置处，设置从上方靠近被夹持在第二和第三区域Rb2、Rb3之间的部分的第三区域Rb3，使得远离密封环SL。因此，在该夹持部分中扩展的裂缝箭头j可以向上行进(见箭头k)，而不被在距离密封环区域SR更远的位置(图中右手侧位置)处的第三区域Rb3阻隔。
因而，与其中每个第二区域Rb2的位置和每个第三区域Rb3的位置在平面中不彼此偏离的情况相比，裂缝更容易在到达密封环SL之前向上行进通过半导体器件SD2。因而，抑制出现由裂缝对密封环SL的破坏并且因此确保半导体器件SD2的高可靠性。
(第三实施例)
图25至图27是示意性示出根据本发明第三实施例的半导体器件的部分截面图。图25至图27的截面位置分别对应于第二实施例中的图21至图23的截面位置。
主要参考图25至图27，SD3示出的第三实施例的半导体器件包括分别代替在第二实施例的半导体器件SD2(图21)中使用的第一、第二和第三区域Rb1、Rb2和Rb3的第一、第二和第三区域Ra1、Ra2和Ra3。
关于除上述方面以外的配置的其它方面，几乎与上述第二实施例中相同。因此，通过与第二实施例中相同的附图标记来标识相同或相应的元件，并且将省略对它们的解释。
图28是示意性示出第三实施例的半导体器件中的裂缝行进过程的例子的部分截面图。图28对应于第二实施例中的图24。
参考图28，在与第一区域Ra1的位置偏离的位置处，设置从上方靠近被夹持在第一和第二区域Ra1、Ra2之间的部分的第二区域Ra2，使得远离密封环SL。因此，在该部分中扩展的裂缝箭头f可以向上行进(见箭头g)，而不被在距离密封环区域SR更远的位置(图中右手侧位置)处的第二区域Ra2阻隔。
类似地，在与第二区域Ra2的位置偏离的位置处，设置从上方靠近被夹持在第二和第三区域Ra2、Ra3之间的部分的第三区域Ra3，使得远离密封环SL。因此，在该部分中扩展的裂缝箭头j可以向上行进(见箭头k)，而不被在距离密封环区域SR更远的位置(图中右手侧位置)处的第三区域Ra3阻隔。
因而，与其中每个第二区域Ra2的位置和每个第三区域Ra3的位置不彼此偏离的情况相比，裂缝更容易向上行进通过半导体器件SD3。因而，抑制出现由裂缝对密封环的破坏并且因此确保半导体器件SD3的高可靠性。
在每个第一区域Ra1中的多个第一金属层L1通过过孔V1耦合在一起。因而，裂缝难以在彼此相对的一对第一金属层L1之间的区域中形成，因为该区域被过孔V1加固。由此，裂缝将更不可能在密封环SL一侧(附图中的左侧)上紧邻箭头c定位的第一区域中的第一金属层L1之间经过。即，如箭头c所示，裂缝可以更主动地向上传递至第一叠层LB1的上端。因而，如箭头e所示，扩展到第一叠层LB1上方的第二叠层LB2中的裂缝可以在更加远离密封环区域SR的位置处(在图中的右手侧位置)形成。
在每个第二区域Ra2中的多个第二金属层L2通过过孔V2耦合在一起。因而，裂缝难以在彼此相对的一对第二金属层L2之间的区域中形成，因为该区域被过孔V2加固。由此，裂缝将更不可能在密封环SL一侧(附图中的左侧)上紧邻箭头g定位的第二区域Ra2中的第二金属层L2之间经过。即，如箭头g所示，裂缝可以更主动地向上传递至第二叠层LB2的上端。因而，如箭头i所示，扩展到第二叠层LB2上方的第三叠层LB3中的裂缝可以在更加远离密封环区域SR的位置处(在图中的右手侧位置)形成。
此外，在每个第三区域Ra3中的多个第三金属层L3通过过孔V3耦合在一起。因而，裂缝难以在彼此相对的一对第三金属层L3之间的区域中形成，因为该区域被过孔V3加固。由此，裂缝更不可能在密封环SL一侧(附图中的左侧)上紧邻箭头k定位的第三区域Ra3中的第三金属层L3之间经过。即，如箭头k所示，裂缝可以更主动地向上传递至第三叠层LB3的上端。因而，可以使裂缝在更加远离密封环区域SR的位置处(在图中的右手侧位置)向上经过半导体器件SD3。
(第四实施例)
图29是示意性示出根据本发明第四实施例的半导体器件的配置的部分截面图。图30至图32是分别沿着图29的线XXX-XXX、XXXI-XXXI和XXXII-XXXII获得的示意性截面图。图29至图32的截面位置分别对应于第一实施例中的图4至图7。
主要参考图29，在SD4所示的第四实施例的半导体器件中，第三区域Ra3的平面布局包括在与密封环SL的延伸方向正交的方向(图29中的横向)大体上以相等间隔以Z字形方式布置的各个图形。然而，在由虚线DC限定的区域中，布局中途的图形的一部分被去掉，而第三区域Ra3没有形成在其中。
同样关于第一和第二区域Ra1、Ra2的平面布局，它们与第三区域Ra3的上述平面布局相同。
关于除上述方面以外的配置的其它方面，几乎与上述第一实施例中相同。因此，通过与第一实施例中相同的附图标记来标识相同或相应的元件，并且将省略对它们的解释。
图33是示意性示出第四实施例的半导体器件中的裂缝行进过程的例子的部分截面图。图33对应于第一实施例中的图16。
主要参考图33，在这个实施例中，与第一实施例相比(图16)，在位于箭头b上方的第一区域Ra1和在密封环SL一侧(图中的左侧)与其相邻的第一区域Ra1之间的间隔较大。即，确保了在箭头b的裂缝和与该裂缝在密封环SL方向(图中的左侧)远离的第一区域Ra1的下侧即容易产生裂缝的表面之间的足够距离。因而，抑制了箭头b的裂缝直接扩展到位于密封环SL侧(图中的左侧)上的第一区域Ra1的下侧，即，裂缝横向扩展，而不是在箭头c的方向行进。即，如箭头c所示，裂缝可以更主动地传递至第一叠层LB1的上端。由此，可以使裂缝以主动方式向上行进通过半导体器件SD4。
(第五实施例)
图34是示意性示出根据本发明第五实施例的半导体器件的配置的部分截面图。图35至图37是分别沿着图34的线XXXV-XXXV、XXXVI-XXXVI和XXXVII-XXXVII获得的示意性截面图。图34至图37的截面位置分别对应于第二实施例中的图20至图23。
主要参考图34，第三区域Rb3的平面布局包括在与密封环SL的延伸方向正交的方向(图34中的横向)大体上以相等间隔以Z字形方式布置的各个图形。然而，在由虚线DC限定的区域中，布局中途的图形的一部分被去掉，而第三区域Rb3没有形成在其中。
同样关于第一和第二区域Rb1、Rb2的平面布局，它们与第三区域Rb3的上述平面布局相同，其中每个布局中途的图形的一部分被去掉。
关于除上述方面以外的配置的其它方面，几乎与上述第二实施例的配置相同。因此，关于相同或相应的元件，通过与第二实施例中相同的附图标记来标识，并且将省略对它们的解释。
根据此实施例，如在第四实施例中那样，在由虚线DC(图34)限定的区域中可以更为主动地向上传递裂缝。由此，可以以更加主动的方式使裂缝向上行进通过半导体器件SD5。
(第六实施例)
图38至图40是示意性示出根据本发明第六实施例的半导体器件的配置的部分截面图。图38至图40的截面位置分别对应于第五实施例中的图35至图37的截面位置。
主要参考图38至图40，SD6所示的第六实施例的半导体器件包括分别代替在第五实施例的半导体器件SD5(图35至图37)中使用的第一、第二和第三区域Rb1、Rb2和Rb3的第一、第二和第三区域Ra1、Ra2和Ra3。
关于除上述方面以外的配置的其它方面，几乎与第五实施例的配置相同。因此，关于相同或相应的元件，通过相同的附图标记来标识，并且将省略对它们的解释。
根据第六实施例获得与第五实施例相同的效果。在每个第一区域Ra1中的多个第一金属层L1通过过孔V1耦合在一起。在彼此相对的一对第一金属层L1之间的区域难以产生裂缝，因为该区域被过孔V1加固。由此，裂缝更不可能在每个第一区域Ra1中的相对的第一金属层L1之间经过。由此，可以使裂缝更主动地向上传递至第一叠层LB1的上端。
在每个第二区域Ra2中的多个第二金属层L2通过过孔V2耦合在一起。在彼此相对的一对第二金属层L2之间的区域难以产生裂缝，因为该区域被过孔V2加固。由此，裂缝变得更不可能在每个第二区域Ra2中的相对的第二金属层L2之间经过。由此，可以使裂缝更主动地向上传递至第二叠层LB2的上端。
在每个第三区域中的多个第三金属层L3通过过孔V3耦合在一起。在彼此相对的一对第三金属层L3之间的区域难以产生裂缝，因为该区域被过孔V3加固。由此，裂缝将更不可能在每个第三区域Ra3中的相对的第三金属层L3之间经过。由此，可以使裂缝在更加远离密封环区域SR的位置(图中的右手侧位置)向上行进通过半导体器件SD6。
(第七实施例)
图41是示意性示出根据本发明第七实施例的半导体器件的配置的部分截面图。图42至图44是分别沿着图41的线XLII-XLII、XLIII-XLIII和XLIV-XLIV获得的示意性截面图。图41至图44的截面位置分别对应于第一实施例中的图4至图7的截面位置。
主要参考图41，在SD7所示的第七实施例的半导体器件中，第三区域Ra3以两个一组按Z字形的方式布置在与密封环SL的延伸方向正交的方向(图41中的横向方向)上。
关于除上述方面以外的配置的其它方面，几乎与第一实施例的配置相同。因此，相同或相应的元件通过与第一实施例相同的附图标记来标识，并且将省略对它们的解释。
根据第七实施例，如在第一实施例中那样，抑制了在密封环SL和划片面DS之间出现在与密封环SL的延伸方向正交的方向线性行进并且没有经过第三区域Ra3的作用的裂缝。第一和第二区域Ra1、Ra2也是这种情况。
(第八实施例)
图45是示意性示出根据本发明第八实施例的半导体器件的配置的部分截面图。图46至图48是分别沿着图45中的线XLVI-XLVI、线XLVII-XLVII和线XLVIII-XLVIII获得的示意截面图。图45至图48的截面位置分别对应于第七实施例中的图41至图44。
主要地参照图45，在SD8所示的该第八实施例的半导体器件中，第三区域Ra3的平面布局包括在与密封环SL的延伸方向正交的方向(图45中的横向方向)上以两个一组按基本Z字形方式布置的各个图形。然而，在由虚线DC限定的区域中，如双点划线所指示的那样，布局中途的图形的一部分被去掉，而第三区域Ra3没有形成在其中。同样在第一区域Ra1和第二区域Ra2的平面布局中，如上述第三区域Ra3的平面布局那样，在布局的中途，图形的一部分被去掉。
关于除上述方面之外的配置的其它方面，几乎与第七实施例中相同。因此，通过与第七实施例中相同的参考标号来标识相同或相应的部分并将省略其说明。
根据该第八实施例，获得与第七实施例相同的效果。而且，如第四实施例那样，裂缝可以以更主动的方式在由虚线DC限定的区域中向上行进通过半导体器件SD8(图45)。
(第九实施例)
图49是示意性地示出根据本发明第九实施例的半导体器件的配置的部分截面图。图50至图52是分别沿着图49中的线L-L、线LI-LI和线LII-LII获得的示意截面图。图49至图52的截面位置分别对应于第一实施例中的图4至图7。
主要地参照图49，在SD9所示的该第九实施例的半导体器件中，第三区域Ra3具有在与密封环SL的延伸方向正交的方向AL上的布局和在相对于方向AL以TH的角度偏离的方向上的布局。第一区域Ra1和第二区域Ra2也具有相同的平面布局。
关于除上述方面之外的配置的其它方面，几乎与第一实施例中相同。因此，通过与第一实施例中相同的参考标号来标识相同或相应的部分并将省略其说明。
根据该第九实施例，第一区域Ra1、第二区域Ra2和第三区域Ra3的布局中的每一个都包括在相对于方向AL以角度TH偏离的方向上的布局。利用该布局，防止了在方向AL上行进的裂缝从划片面DS以直线仅通过层间电介质膜而到达密封环SL。
与第一和第二实施例的半导体器件SD1和SD2一样，第三至第九实施例的半导体器件SD3至SD9具有绝缘膜75、76、布线77、保护膜78、开口OP、层M1和层M1下方的结构(半导体衬底SB侧)(在第三至第九实施例中没有示出)。
应理解到，上述实施例在所有方面都是示例性的而非限制性的。本发明的范围不由上述描述限定，而由所附权利要求的范围限定。旨在包括含义上的所有改变以及与所附权利要求的范围等同的范围。
本发明可特别有利地应用于具有包围芯片区域的密封环的半导体器件以及用于制造该半导体器件的方法。

Claims (27)

1.一种半导体器件，包括：
芯片区域；
密封环区域，其在平面上包围所述芯片区域；以及
外部区域，其在平面上包围所述密封环区域的外围，
所述外部区域包括：
半导体衬底；
第一叠层，其设置在所述半导体衬底上方，并包括具有第一介电常数的第一层间电介质膜；
第二叠层，其设置在所述第一叠层上方，并包括具有比所述第一介电常数大的第二介电常数的第二层间电介质膜；
多个第一金属区域，所述第一金属区域包括设置在所述第一叠层内以便在平面上相互重叠的多个第一金属层；以及
多个第二金属区域，所述第二金属区域包括设置在所述第二叠层内以便在平面上相互重叠的多个第二金属层；
所述多个第二金属区域在平面上以行和列的布置被布置，包括：
至少四个行，在平面上与所述密封环区域的相邻部分基本上平行地延伸，其中所述至少四个行的第一行最靠近所述密封环区域，所述至少四个行的第四行与所述密封环区域最远，并且所述至少四个行的第二行和第三行在平面上介于所述第一行和所述第四行之间，其中所述第二行与所述第一行较靠近而所述第三行与所述第四行较靠近；以及
多个列，从所述第一行延伸至所述第四行，其中所述列相对于与所述密封环区域的所述相邻部分垂直的线被倾斜。
2.根据权利要求1所述的半导体器件，其中当在平面上观看时，所述第二金属区域中的每个第二金属区域设置在与所述第一金属区域中的每个第一金属区域偏离的位置处以便与所述第一金属部分中的每个第一金属部分的一部分重叠并且与所述密封环区域远离。
3.根据权利要求1所述的半导体器件，其中所述第二层间电介质膜的一部分夹于所述第二金属区域和所述第一金属区域之间。
4.根据权利要求1所述的半导体器件，其中在设定平面形状为同一形状时，所述第一金属层以相互完全重合的方式被布置，并且在设定平面形状为同一形状时，所述第二金属层也以相互完全重合的方式被布置。
5.根据权利要求1所述的半导体器件，其中所述第一金属层和所述第二金属层中的每个在平面上具有四个侧边。
6.根据权利要求1所述的半导体器件，其中当在平面上观看时，所述第一金属层和所述第二金属层中的每个具有面积在从1平方微米到4平方微米的范围中的图案。
7.一种半导体器件，包括：
半导体衬底；
芯片区域，形成在所述半导体衬底上方；
密封环区域，其在平面上包围在所述半导体衬底上方形成的所述芯片区域；
外部区域，其在平面上包围在所述半导体区域上方形成的所述密封环区域的外围，
第一绝缘层，其设置在所述半导体衬底上方的所述外部区域中，并包括具有第一介电常数的第一层间电介质膜；
第二绝缘层，其设置在所述第一绝缘层上方的所述外部区域中，并包括具有比所述第一介电常数大的第二介电常数的第二层间电介质膜；
多个第一金属区域，所述第一金属区域包括设置在所述第一绝缘层内的至少一个第一金属层；以及
多个第二金属区域，所述第二金属区域包括至少一个第二金属层；
所述多个第二金属区域被布置成多个行，所述多个行与所述密封环区域的相邻部分基本上平行地延伸，其中紧邻行中的所述第二金属区域在平面上相对于彼此交错。
8.根据权利要求7所述的半导体器件，当在平面上观看时，所述第二金属区域中的每个第二金属区域设置在与所述第一金属区域中的每个第一金属区域偏离的位置处以便与所述第一金属部分中的每个第一金属部分的一部分重叠并且与所述密封环区域远离。
9.根据权利要求7所述的半导体器件，其中所述第二层间电介质膜的一部分夹于所述第二金属区域和所述第一金属区域之间。
10.根据权利要求7所述的半导体器件，
其中所述第一绝缘层包括多个第一金属层，并且在设定平面形状为同一形状时，所述多个第一金属层以相互完全重合的方式被布置，
其中所述第二绝缘层包括多个第二金属层，并且在设定平面形状为同一形状时，所述多个第二金属层也以相互完全重合的方式被布置。
11.根据权利要求7所述的半导体器件，其中所述第一金属层和所述第二金属层中的每个在平面上具有四个侧边。
12.根据权利要求7所述的半导体器件，其中当在平面上观看时，所述第一金属层和所述第二金属层中的每个具有面积在从1平方微米到4平方微米的范围中的图案。
13.根据权利要求7所述的半导体器件，其中当在平面上观看时所述行以相同的节距从彼此偏移，从而使得所述行被以Z字形的方式布置。
14.一种半导体器件，包括：
半导体衬底；
芯片区域，形成在所述半导体衬底上方；
密封环区域，其在平面上包围在所述半导体衬底上方形成的所述芯片区域；
外部区域，其在平面上包围在所述半导体区域上方形成的所述密封环区域的外围，
第一绝缘层，其设置在所述半导体衬底上方的所述外部区域中，并包括具有第一介电常数的第一层间电介质膜；
第二绝缘层，其设置在所述第一绝缘层上方的所述外部区域中，并包括具有比所述第一介电常数大的第二介电常数的第二层间电介质膜；
多个第一金属区域，所述第一金属区域包括设置在所述第一绝缘层内的至少一个第一金属层；以及
多个第二金属区域，所述第二金属区域包括至少一个第二金属层；
所述多个第二金属区域在平面上以行和列的布置来被布置，包括：
至少四个行，在平面上与所述密封环区域的相邻部分基本上平行地延伸，其中所述至少四个行的第一行最靠近所述密封环区域，所述至少四个行的第四行与所述密封环区域最远，并且所述至少四个行的第二行和第三行在平面上介于所述第一行和所述第四行之间，其中所述第二行与所述第一行较靠近而所述第三行与所述第四行较靠近；以及
多个列，从所述第一行延伸至所述第四行，其中所述列相对于与所述密封环区域的所述相邻部分垂直的线被倾斜。
15.根据权利要求14所述的半导体器件，其中当在平面上观看时，所述第二金属区域中的每个第二金属区域设置在与所述第一金属区域中的每个第一金属区域偏离的位置处以便与所述第一金属区域中的每个第一金属区域的一部分重叠并且与所述密封环区域远离。
16.根据权利要求14所述的半导体器件，其中所述第二层间电介质膜的一部分夹于所述第二金属区域和所述第一金属区域之间。
17.根据权利要求14所述的半导体器件，
其中所述第一绝缘层包括多个第一金属层，并且在设定平面形状为同一形状时，所述多个第一金属层以相互完全重合的方式被布置，
其中所述第二绝缘层包括多个第二金属层，并且在设定平面形状为同一形状时，所述多个第二金属层也以相互完全重合的方式被布置。
18.根据权利要求14所述的半导体器件，其中所述第一金属层和所述第二金属层中的每个在平面上具有四个侧边。
19.根据权利要求14所述的半导体器件，其中当在平面上观看时，所述第一金属层和所述第二金属层中的每个具有面积在从1平方微米到4平方微米的范围中的图案。
20.根据权利要求14所述的半导体器件，其中当在平面上观看时所述行以相同的节距从彼此偏移，从而使得所述行被以Z字形的方式布置。
21.一种半导体器件，包括：
半导体衬底；
芯片区域，形成在所述半导体衬底上方；
密封环区域，其在平面上包围在所述半导体衬底上方形成的所述芯片区域；
外部区域，其在平面上包围在所述半导体衬底上方形成的所述密封环的外围，
第一绝缘层，其设置在所述半导体衬底上方的所述芯片区域和所述外部区域中，并包括具有第一介电常数的第一层间电介质膜；
第二绝缘层，其设置在所述第一绝缘层上方的所述芯片区域和所述外部区域中，并包括具有比所述第一介电常数大的第二介电常数的第二层间电介质膜；
第一接线，其设置在所述芯片区域中的所述第一绝缘层内；
第二接线和过孔，其设置在所述芯片区域中的所述第二绝缘层内，并且所述第二接线经由所述过孔与所述第一接线电连接；
多个第一金属图案，其设置在所述外部区域中的所述第一绝缘层内；以及
多个第二金属图案，其设置在所述外部区域中的所述第二绝缘层内；
其中所述第二金属图案中的每个第二金属图案设置在与所述第一金属图案中的每个第一金属图案偏离的位置处以便在与所述半导体衬底的表面相垂直的方向上与位于所述第二金属图案中的每个第二金属图案下方的第一金属图案中的每个第一金属图案的一部分重叠并且相比于所重叠的第一金属图案与所述密封环更为远离。
22.根据权利要求21所述的半导体器件，
其中所述多个第二金属图案以多个行被布置，所述多个行与所述密封环的相邻部分基本上平行地延伸，
其中紧邻行中的所述第二金属图案在平面上相对于彼此交错。
23.根据权利要求21所述的半导体器件，
其中所述第二层间电介质膜的一部分夹于所述第二金属图案和所述第一金属图案之间。
24.根据权利要求21所述的半导体器件，
其中所述第一金属图案中的每个第一金属图案包括竖直堆叠的多个第一金属层，并且在设定平面形状为同一形状时，所述多个第一金属层以相互完全重合的方式被布置，
其中所述第二金属图案中的每个第二金属图案包括竖直堆叠的多个第二金属层，并且在设定平面形状为同一形状时，所述多个第二金属层也以相互完全重合的方式被布置。
25.根据权利要求21所述的半导体器件，其中所述第一金属图案和所述第二金属图案中的每个在平面上具有四个侧边。
26.根据权利要求21所述的半导体器件，
其中当在平面上观看时，所述第一金属图案和所述第二金属图案中的每个具有面积在从1平方微米到4平方微米的范围中的图案。
27.根据权利要求22所述的半导体器件，
其中当在平面上观看时所述行以相同的节距从彼此偏移，从而使得所述行被以Z字形的方式布置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP5258167B2 (ja) * 2006-03-27 2013-08-07 株式会社沖データ 半導体複合装置、ｌｅｄヘッド、及び画像形成装置
JP5334459B2 (ja) 2008-05-30 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
KR102084337B1 (ko) * 2011-05-24 2020-04-23 소니 주식회사 반도체 장치
US8642460B2 (en) * 2011-06-08 2014-02-04 International Business Machines Corporation Semiconductor switching device and method of making the same
US8704338B2 (en) 2011-09-28 2014-04-22 Infineon Technologies Ag Chip comprising a fill structure
US9478505B2 (en) 2012-04-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Guard ring design structure for semiconductor devices
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8933539B2 (en) * 2012-09-14 2015-01-13 Via Telecom Co., Ltd. Integrated circuit and seal ring
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
JP6061726B2 (ja) * 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
US8970008B2 (en) * 2013-03-14 2015-03-03 Infineon Technologies Ag Wafer and integrated circuit chip having a crack stop structure
JP6214222B2 (ja) 2013-06-04 2017-10-18 ローム株式会社 半導体装置の製造方法
US9070687B2 (en) 2013-06-28 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-protecting fuse
US10199357B2 (en) 2014-03-24 2019-02-05 SK Hynix Inc. Semiconductor package
KR20150111443A (ko) * 2014-03-24 2015-10-06 에스케이하이닉스 주식회사 반도체 패키지
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
CN105336710B (zh) * 2014-07-10 2018-03-23 中芯国际集成电路制造(上海)有限公司 一种芯片的密封环
KR102520042B1 (ko) 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
JP2016178329A (ja) * 2016-05-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
EP3343655B1 (en) * 2016-12-29 2022-03-02 IMEC vzw Magnetic tunnel junction device
JP7443097B2 (ja) 2020-03-09 2024-03-05 キオクシア株式会社 半導体ウェハおよび半導体チップ
CN113035835B (zh) * 2021-03-01 2022-04-01 长鑫存储技术有限公司 半导体结构及半导体结构制作方法
US11676958B2 (en) 2021-03-26 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cumulative sealing structures and method and system for making of same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499626A (zh) * 2002-10-30 2004-05-26 ��ʿͨ��ʽ���� 半导体器件及其制造方法
CN100463173C (zh) * 2004-07-28 2009-02-18 恩益禧电子股份有限公司 半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650010B2 (en) * 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
JP2004119478A (ja) * 2002-09-24 2004-04-15 Renesas Technology Corp 半導体記憶装置、不揮発性記憶装置および磁気記憶装置
JP3986940B2 (ja) * 2002-10-31 2007-10-03 富士通株式会社 半導体装置
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI227936B (en) * 2004-01-14 2005-02-11 Taiwan Semiconductor Mfg Sealed ring for IC protection
US7202550B2 (en) * 2004-06-01 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated stress relief pattern and registration structure
JP4401874B2 (ja) 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7538433B2 (en) * 2005-06-16 2009-05-26 Panasonic Corporation Semiconductor device
JP2007005536A (ja) 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP2008270232A (ja) * 2005-07-08 2008-11-06 Renesas Technology Corp 半導体装置
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
US7626268B2 (en) * 2005-10-12 2009-12-01 Infineon Technologies Ag Support structures for semiconductor devices
JP4827558B2 (ja) * 2006-02-28 2011-11-30 三洋電機株式会社 車両用の電源装置
JP4127711B2 (ja) * 2006-05-31 2008-07-30 株式会社東芝 半導体メモリ
JP2008066716A (ja) * 2006-08-10 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
US7696607B2 (en) 2006-08-10 2010-04-13 Panasonic Corporation Semiconductor device
JP5175066B2 (ja) * 2006-09-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US7777340B2 (en) 2006-11-08 2010-08-17 Rohm Co., Ltd. Semiconductor device
JP2008124070A (ja) * 2006-11-08 2008-05-29 Rohm Co Ltd 半導体装置
JP5334459B2 (ja) * 2008-05-30 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499626A (zh) * 2002-10-30 2004-05-26 ��ʿͨ��ʽ���� 半导体器件及其制造方法
CN100463173C (zh) * 2004-07-28 2009-02-18 恩益禧电子股份有限公司 半导体器件

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