TWI484598B

TWI484598B - Semiconductor device and manufacturing method thereof

Info

Publication number: TWI484598B
Application number: TW098113076A
Authority: TW
Inventors: Hiroyuki Chibahara; Atsushi Ishii; Naoki Izumi; Masahiro Matsumoto
Original assignee: Renesas Electronics Corp
Priority date: 2008-05-30
Filing date: 2009-04-20
Publication date: 2015-05-11
Also published as: JP2009290090A; CN103413789B; CN101593738B; CN101593738A; US20100261334A1; US20110266657A1; US8829679B2; TW201010017A; US7759798B2; US8232650B2; US7998839B2; US20090294912A1; CN103413789A; JP5334459B2; US20120267793A1

Description

半導體裝置及其製造方法

本發明係關於一種半導體裝置及其製造方法，特別是關於一種具有將晶片區域包圍之密封環(seal ring)之半導體裝置及其製造方法。

在半導體裝置中，為了防止水滲入形成有電路之晶片區域，係有具有在俯視下以包圍晶片區域之方式所設之密封環區域。密封環區域係具有在基板上以沿著基板之厚度方向之方式形成之密封環。藉由此密封環發揮作為對於水之防護壁之功能，而抑制水滲入晶片區域。

此密封環在半導體裝置之製造之際之切割(dicing)步驟中會有被破壞之情形。茲依順序說明此破壞現象。首先由切割所引起而在基板之端部產生崩角(chipping)。以此崩角為起點，裂縫(crack)會在基板上所設之層間絕緣膜持續進行。若此裂縫達到密封環，即產生密封環之破壞。若此破壞產生，則水易於滲入晶片區域，因此會產生半導體裝置之可靠性降低之問題。

此問題在為了減低寄生電容而使用由low-k(低介電係數)材料或ULK(Ultra Low-k)(超低介電係數)材料等所組成之低介電係數膜作為層間絕緣膜之情形下更容易產生。此係由於low-k材料或ULK材料係機械性強度較小，因此更易於產生裂縫之故。例如若使用楊氏係數(Young's modulus)作為機械性強度之指標，則一般之層間絕緣膜(非low-k膜)之材料之SiO(氧化矽)之楊氏係數係為75GPa左右，相對於此，1ow-k材料之一之有機二氧化矽玻璃(silica glass)之楊氏係數係為10GPa~25GPa左右。此外，為了更進一步之低介電係數化而多孔質化之材料之ULK材料，係具有更小之楊氏係數。因此，在使用低介電係數膜之半導體裝置中，會更易於產生由裂縫所引起之密封環之破壞之問題。

此外，在半導體裝置中，於由低介電係數膜材料所組成之一層間絕緣膜之上，經常使用配有機械性強度更大之其他層間絕緣膜之構成。此情形下，伸展於一層間絕緣膜之裂縫，難以侵入具有更大機械性強度之其他層間絕緣膜。因此裂縫不易貫穿半導體裝置之上方，而易於在半導體裝置內沿著基板面內方向進行。其結果，由於裂縫達至密封環，而使密封環被破壞之可能性更高。

如上所述由於層間絕緣膜之裂縫會對於半導體裝置之可靠性造成不良影響，因此乃提案一種抑制裂縫之產生之技術。例如在日本特開2004-153015號公報(專利文獻1)中，提案在保護環(guard ring)(密封環)之周圍設置虛設(dummy)圖案形成區域。此虛設圖案形成區域係於俯視下在複數個位置各個具有複數個虛設圖案。此複數個虛設圖案，係沿著厚度方向排列，而且藉由沿著厚度方向之導孔連接而一體化。依據此公報，係認為可藉由導孔連接而補強虛設圖案附近之層間絕緣膜，因此防止在層間絕緣膜產生裂縫。

[專利文獻1]

日本特開2004-153015號公報(圖1-3)

上述公報之技術，係為欲防止在層間絕緣膜產生裂縫之技術。然而由於在切割步驟中會有不少較大之應力產生之頻率，因此縱使應用上述公報之技術，以難以充分防範在層間絕緣膜產生裂縫。

再者，若一旦產生裂縫，則此裂縫係可以將層間絕緣膜之中被補強之部分穿過之方式伸展。亦即，此裂縫可避開在導孔一體化之虛設圖案而伸展，最終到達密封環。其結果，會有具有密封環被破壞之問題。

本發明係有鑑於上述問題而完成者，其目的係提供一種不易產生起因於層間絕緣膜裂縫之密封環破壞之半導體裝置及其製造方法。

依據本實施形態之一局面之半導體裝置，其係具有晶片區域、在俯視下將晶片區域包圍之密封環區域、及在俯視下將密封環區域之外周包圍之虛設區域之半導體裝置。虛設區域包含：半導體基板、第1及第2疊層體、至少1個第1區域、及至少1個第2區域。第1疊層體設於半導體基板之上，包含具有第1機械性強度之第1層間絕緣膜。第2疊層體設於第1疊層體之上，包含具有較第1機械性強度更大之機械性強度之第2層間絕緣膜。第1區域具有在俯視下以彼此重疊之方式設於第1疊層體內之複數個第1金屬層、及將複數個第1金屬層彼此連接之導孔(via)。第2區域具有在俯視下以彼此重疊之方式設於第2疊層體內之複數個第2金屬層、及將複數個第2金屬層彼此連接之導孔。第2區域在俯視下與第1區域之至少一部分重疊，而且未藉由導孔與第1區域連接，而且在與第1區域之間夾著第2層間絕緣膜。

依據本實施形態之其他局面之半導體裝置，係具有晶片區域、在俯視下將晶片區域包圍之密封環區域、在俯視下將密封環區域之外周包圍之虛設區域之半導體裝置。虛設區域包含：半導體基板、第1及第2疊層體、至少1個第1區域、及至少1個第2區域。第1疊層體設於半導體基板之上，包含具有第1機械性強度之第1層間絕緣膜。第2疊層體設於第1疊層體之上，包含具有較第1機械性強度更大之機械性強度之第2層間絕緣膜。第1區域具有在俯視下以彼此重疊之方式設於第1疊層體內之複數個第1金屬層。第2區域具有在俯視下以彼此重疊之方式設於第2疊層體內之複數個第2金屬層。第2區域在俯視下與第1區域之一部分重疊，而且以離開密封環區域之方式設在偏離第1區域位置之位置。

依據本實施形態之一局面之半導體裝置之製造方法具有以下步驟。

形成包含晶片區域、在俯視下將晶片區域包圍之密封環區域、及在俯視下將密封環區域之外周包圍之虛設區域之晶圓。沿著虛設區域之外周切斷晶圓。此虛設區域包含：半導體基板、第1及第2疊層體、及第1及第2區域。第1疊層體設於半導體基板之上，包含具有第1機械性強度之第1層間絕緣膜。第2疊層體設於第1疊層體之上，包含具有較第1機械性強度更大之機械性強度之第2層間絕緣膜。第1區域具有在俯視下以彼此重疊之方式設於第1疊層體內之複數個第1金屬層、及將複數個第1金屬層彼此連接之導孔。第2區域具有在俯視下以彼此重疊之方式設於第2疊層體內之複數個第2金屬層、及將複數個第2金屬層彼此連接之導孔。第2區域在俯視下與第1區域之至少一部分重疊，而且未藉由導孔與第1區域連接，而且在與第1區域之間夾著第2層間絕緣膜。

依據本實施形態之其他局面之半導體裝置之製造方法具有以下步驟。

形成包含晶片區域、將晶片區域包圍之密封環區域、及將密封環區域外周包圍之虛設區域之晶圓。沿著虛設區域之外周切斷晶圓。此虛設區域包含：半導體基板、第1及第2疊層體、及第1及第2區域。第1疊層體設於半導體基板之上，包含具有第1機械性強度之第1層間絕緣膜。第2疊層體設於第1疊層體之上，包含具有較第1機械性強度更大之機械性強度之第2層間絕緣膜。第1區域具有在俯視下以彼此重疊之方式設於第1疊層體內之複數個第1金屬層。第2區域具有在俯視下以彼此重疊之方式設於第2疊層體內之複數個第2金屬層。第2區域在俯視下與第1區域之一部分重疊，而且以離開密封環區域之方式設在偏離第1區域位置之位置。

(發明之效果)

依據本實施形態之一局面之半導體裝置，在第2疊層體之一部分形成在第1及第2區域之間夾著包含第2層間絕緣膜之絕緣膜之部分。此部分由於夾在第1及第2區域之間，因此具有較小之膜厚，而且未進行藉由導孔連接之補強。因此，此部分成為在第2疊層體易於局部性產生裂縫之部分。由於此易於產生裂縫之部分之存在，裂縫易於從具有機械性強度較小之第1層間絕緣膜之第1疊層體朝具有機械性強度較大之第2層間絕緣膜之第2疊層體伸展。亦即，裂縫易於朝上方伸展，因此在裂縫到達密封環之前易於貫穿半導體裝置之上方。因而，可抑制由於裂縫所導致之密封環破壞產生，故可獲得可靠性高之半導體裝置。

依據本實施形態之其他局面之半導體裝置，在俯視下，封閉夾在第1及第2區域間之部分之上側之第2區域以離開密封環之方式設在偏離第1區域位置之位置。因此，伸展於此所夾著之部分之裂縫可在更離開密封環區域之位置，不被第2區域遮住而朝上方去。藉此，在裂縫到達密封環之前易於貫穿半導體裝置之上方。因而，可抑制由於裂縫所導致之密封環破壞產生，故可獲得可靠性高之半導體裝置。

以下根據圖說明本發明之實施形態。(實施形態1)首先參照圖1~圖3說明本實施形態之半導體裝置之概略性構成。

圖1係為概略性表示本發明之實施形態1之半導體裝置之俯視布局之圖。參照圖1，本實施形態之半導體裝置SD1以俯視布局而言，具有晶片區域CR、密封環區域SR、及虛設區域DR。密封環區域SR係在俯視下包圍晶片區域CR。虛設區域DR係在俯視下包圍密封環區域SR之外周。虛設區域DR之外周側面係為切割步驟中之切斷面之切割面DS。

圖2係為沿著圖1之II-II線之概略性之剖面圖。參照圖2，半導體裝置SD1係具有半導體基板SB、半導體元件71、元件分離絕緣膜72、絕緣膜73、75、76、接點(contact)74、配線77、保護膜78、及層M1~M9。在晶片區域CR中，於半導體基板SB上，形成有具有源極/汲極區域70之半導體元件71。另外保護膜78係由矽氮化物(silicon nitride)所形成。接點74係以貫通絕緣膜73之方式形成。在絕緣膜73及接點74之上，依序設有層M1~M9。層M1~M9之各個係具有金屬部與絕緣體部。藉由層M1~M9，在晶片區域CR中構成有包含半導體元件71之電路，而在密封環區域SR中構成有密封環SL。再者，以與密封環SL平行延伸，且包圍密封環SL之形態，設有以露出絕緣膜76之方式設於保護膜78之開口部OP。此開口部OP係用以在半導體裝置SD1密封於封裝件(package)之際，防止因為樹脂(resin)等之密封材料之應力傳遞於較硬之保護膜78而達至密封環SL及配線77而產生破壞。再者，此開口部OP係用以在製造時之切割步驟中切斷保護膜78之際，防止因為關於切割之應力傳遞於較硬之保護膜78而達至密封環SL及配線77而產生破壞。

圖3係為概略性表示圖2中產生裂縫之情形之樣貌之剖面圖。參照圖3，半導體裝置SD1係有由於製造時之切割步驟所引起，而具有崩角TP及裂縫CK之情形。崩角TP係為半導體基板SB之側面中之破損。裂縫CK係為以崩角TP為起點在虛設區域DR內中朝半導體裝置SD1之上方側(保護膜78側)貫穿。亦即，裂縫CK係僅在虛設區域DR內產生，並未到達設於密封環區域SR內之密封環SL。因此密封環SL不會受到因為裂縫CK所導致之損傷，而維持防止水對於晶片區域CR之滲入之功能。藉此半導體裝置SD1係具有較高之可靠性。

接著更詳細說明半導體裝置SD1之構成。主要參照圖2及圖5，在半導體裝置SD1之配線結構之設計中，作成多層配線結構之層M1~M9，係區分為由層M1所組成之部分、由層M2~M5所組成之部分、由層M6、M7所組成之部分、及由層M8、M9所組成之部分來因應處理。再者依各部分選擇層間絕緣膜之材料及尺寸規則。

層M1中之絕緣體部之層間絕緣膜ID0，係由SiO等之非low-k材料、或SiOC等之low-k材料所形成。層M1在晶片區域CR中，係具有用以構成包含半導體元件71之基本之電路之發揮作為局部配線(local wiring)之功能。此外層M1在密封環區域SR中，係具有作成密封環SL之一部分之金屬部。此外層M1在虛設區域DR中係具有金屬層L0。金屬層L0在層間絕緣膜ID0內係藉由單鑲嵌(single damascene)法所形成。金屬層L0之俯視布局，如圖8所示，係1邊為長度LW0之正方形狀。長度LW0係例如為1.5μm。

層M2~M5係具有第1疊層體LB1作為絕緣體部。第1疊層體LB1係為將蝕刻阻擋膜ES1a、第1層間絕緣膜ID1a、罩蓋膜CP1a、蝕刻阻擋膜ES1b、第1層間絕緣膜ID1b、罩蓋膜CP1b、蝕刻阻擋膜ES1c、第1層間絕緣膜ID1c、罩蓋膜CP1c、蝕刻阻擋膜ES1d、第1層間絕緣膜ID1d、及罩蓋膜CP1d依序疊層之疊層體。第1層間絕緣膜ID1a~ID1d之材料，相較於層間絕緣膜ID0之材料，係為具有更小之相對介電係數、更小之機械性強度之ULK材料。蝕刻阻擋膜ES1a~ES1d係由SiCO/SiCN疊層材料所組成。罩蓋膜CP1a~CP1d之材料係為SiOC。

此外層M2~M5係具有藉由雙鑲嵌(dual damascene)法所形成之金屬部。此金屬部係在晶片區域CR中具有作為局部配線上之中間配線之功能。此外此金屬部，係在密封環區域SR中作成密封環SL之一部分。此外此金屬部係在虛設區域DR中，作成設於第1疊層體LB1內之第1區域Ra1。

第1區域Ra1係具有在俯視下以彼此重疊之方式設於第1疊層體LB1內之複數個第1金屬層L1、及將複數個第1金屬層L1予以彼此連接之導孔V1。第1區域Ra1之俯視布局，如圖9所示，係由與第1金屬層L1對應之1邊之長度LW1之正方形狀、及與導孔V1對應之1邊之長度LV1之正方形狀所組成。與導孔V1對應之正方形狀，係沿著與第1金屬層L1對應之正方形狀之外周部而排列複數個。長度LW1係與長度LW0(圖8)相等，例如為1.5μm。此外，例如圖中，長度SV1=0.12μm、長度SW1=0.05μm。在俯視下導孔V1係沿著第1金屬層L1之4個邊而配置於第1金屬層L1周邊(以下將此配置稱為導孔V1周邊配置)。

層M6、M7係具有第2疊層體LB2作為絕緣體部。第2疊層體LB2係為將蝕刻阻擋膜ES2a、第2層間絕緣膜ID2a、蝕刻阻擋膜ES2b、第2層間絕緣膜ID2b依序疊層之疊層體。第2層間絕緣膜ID2a、ID2b之材料，相較於作成第1層間絕緣膜ID1a~ID1d之ULK材料，係為具有更大之相對介電係數、更大之機械性強度之low-k材料，例如為SiOC。蝕刻阻擋膜ES2a、ES2b係由SiCO/SiCN疊層材料所組成。

此外層M6、M7係具有藉由雙鑲嵌法所形成之金屬部。此金屬部係在晶片區域CR中具有作為中間配線上之第1半全面(semi-global)配線之功能。此外此金屬部，係在密封環區域SR中作成密封環SL之一部分。此外此金屬部係在虛設區域DR中，作成設於第2疊層體LB2內之第2區域Ra2。

第2區域Ra2係具有在俯視下以彼此重疊之方式設於第2疊層體LB2內之複數個第2金屬層L2、及將複數個第2金屬層L2予以彼此連接之導孔V2。第2區域Ra2之俯視布局，如圖10所示，係由與第2金屬層L2對應之1邊之長度LW2之正方形狀、及與導孔V2對應之1邊之長度LV2之正方形狀所組成。與導孔V2對應之正方形狀，係沿著與第2金屬層L2對應之正方形狀之外周部而排列複數個。長度LW2係與長度LW0(圖8)及LW1(圖9)之各個相等，例如為1.5μm。此外，例如圖中，長度SV2=0.18μm、長度SW2=0.065μm。在俯視下導孔V2係沿著第2金屬層L2之4個邊而配置於第2金屬層L2周邊(以下將此配置稱為導孔V2周邊配置)。

此外第2區域Ra2係在俯視下與第1區域Ra1重疊。此外第2區域Ra2並未藉由導孔與第1區域Ra1連接，而且在與第1區域Ra1之間夾著第2層間絕緣膜ID2a。

層M8、M9係具有第3疊層體LB3作為絕緣體部。第3疊層體LB3係為將蝕刻阻擋膜ES3a、第3層間絕緣膜ID3a、蝕刻阻擋膜ES3b、第3層間絕緣膜ID3b、蝕刻阻擋膜ES3c、第3層間絕緣膜ID3c、蝕刻阻擋膜ES3d、第3層間絕緣膜ID3d依序疊層之疊層體。第3層間絕緣膜ID3a~ID3d之材料，相較於作成第2層間絕緣膜ID2a、ID2b之low-k材料，係為具有更大之相對介電係數、更大之機械性強度之非low-k材料，例如SiO。蝕刻阻擋膜ES3a~ES3d係由SiCO/SiCN疊層材料乃至SiCN單層材料所組成。

此外層M8、M9係具有藉由雙鑲嵌法所形成之金屬部。此金屬部係在晶片區域CR中具有作為第1半全面配線上之第2半全面配線之功能。此外此金屬部，係在密封環區域SR中作成密封環SL之一部分。此外此金屬部係在虛設區域DR中，作成設於第3疊層體LB3內之第3區域Ra3。

第3區域Ra3係具有在俯視下以彼此重疊之方式設於第3疊層體LB3內之複數個第3金屬層L3、及將複數個第3金屬層L3予以彼此連接之導孔V3。第3區域Ra3之俯視布局，如圖11所示，係由與第3金屬層L3對應之1邊之長度LW3之正方形狀、及與導孔V3對應之1邊之長度LV3之正方形狀所組成。與導孔V3對應之正方形狀，係沿著與第3金屬層L3對應之正方形狀之外周部而排列複數個。長度LW3係與長度LW0~LW2(圖8~圖10)之各個相等，例如為1.5μm。此外，例如圖中，長度SV3=0.68μm、長度SW3=0.5μm。在俯視下導孔V3係沿著第3金屬層L3之4個邊而配置於第3金屬層L3周邊(以下將此配置稱為導孔V3周邊配置)。

此外第3區域Ra3係在俯視下與第2區域Ra2重疊。此外第3區域Ra3並未藉由導孔與第2區域Ra2連接，而且在與第2區域Ra2之間夾著第3層間絕緣膜ID3a。

主要參照圖4，第3區域Ra3係在俯視下，於虛設區域DR中具有30%以上50%以下之佔有面積，而且具有1平方μm以上4平方μm以下之面積之圖案。第1區域Ra1及第2區域Ra2之各個，亦具有同樣之佔有面積、及同樣之面積之圖案。

此外第3區域Ra3係在俯視下規則性排列。關於沿著密封環SL之延伸方向之方向，第3區域Ra3係以同一間隔排列成直線狀。此外關於與密封環SL之延伸方向正交之方向(圖4之橫方向)，第3區域Ra3係以同一間隔排列成交錯狀。換言之，形成於相鄰之行之第3區域Ra3係彼此錯開特定之間距(pitch)而形成。再換言之，第3區域Ra3係在俯視下沿著複數個行而配置，而配置於相鄰之行之第3區域Ra3係藉由交替配置而成為交錯配置。藉此而避開密封環SL與切割面DS沿著與密封環SL之延伸方向正交之方向而藉由層間絕緣膜直線性地聯繫。第1區域Ra1及第2區域Ra2之各個亦同樣排列。

另外，層M1~M9之各個所具有之金屬部，係具有位於底面部及側面部之阻障(barrier)金屬部、及由此阻障金屬部所覆蓋之Cu(銅)部。例如第2區域Ra2係如圖12所示，具有阻障金屬部BMa、BMb、Cu部CLa、CLb。

此外，開口部OP之正下方之第1區域Ra1、第2區域Ra2及第3區域Ra3亦可不形成。藉此，即容易以自動外觀檢查裝置來觀察之後所說明之由於崩角TP所引起之層間絕緣膜之剝落之狀態。亦即具有容易進行不良之解析之效果。

接著說明半導體裝置SD1之製造方法。圖13係為概略性表示本發明之實施形態1之半導體裝置之製造方法所使用之晶圓之俯視布局之圖。參照圖13，首先藉由通常之晶圓製程(process)步驟形成晶圓WF。晶圓WF係在俯視布局中，具有複數個半導體裝置SD1、及切斷區域RR。各半導體裝置SD1係在俯視布局中，具有晶片區域CR、包圍晶片區域CR之密封環區域SR、包圍密封環區域SR之外周之虛設區域DR。

圖14係為概略性表示本發明之實施形態1之半導體裝置之製造方法之切割步驟之樣貌之部分剖面圖。參照圖14，藉由切割刀DB緊壓於切斷區域RR，沿著虛設區域DR之外周而切斷晶圓WF。藉由此切割步驟，可獲得從晶圓WF切出之半導體裝置SD1。

接著詳細說明在切割步驟中會產生之裂縫之伸展路徑。首先說明裂縫之伸展路徑之一般論。圖15係為用以說明一般之半導體裝置中之裂縫之伸展路徑之概略性之部分剖面圖。

參照圖15，一般之半導體裝置SDO係具有半導體基板SB、形成於半導體基板SB上之絕緣膜FL、及形成於絕緣膜FL內之密封環SL。在此半導體裝置SDO之製造方法之切割步驟中，會有在半導體基板SB之切割面DS側產生崩角TP之情形。於是，裂縫朝向上方伸展之應力，以此崩角TP為起點施加於絕緣膜FL。由此應力所產生之絕緣膜FL之裂縫，在裂縫之初期階段中，係區分為裂縫CK1、裂縫CK2、及裂縫CK3之3種類。

裂縫CK1係為欲在半導體基板SB之大致正上方伸展之裂縫。由於裂縫CK1並未接近密封環區域SR而伸展，因此不會成為密封環SL破壞之原因。另一方面，裂縫CK3係為欲朝斜上方通過虛設區域DR而朝向密封環區域SR之裂縫。裂縫CK3係具有達至密封環SL而破壞此之可能性。

此外，裂縫CK2係為欲朝斜上方僅通過虛設區域DR而從半導體裝置SDO貫穿之裂縫。此種裂縫於絕緣膜FL具有大致均一之機械性強度之情形下，係維持初期階段之路線，而朝斜上方僅通過虛設區域DR而從半導體裝置SDO貫穿。然而具有絕緣膜FL愈上方機械性強度愈大之疊層結構之情形下，裂縫朝向上方在途中被妨礙，而會有在具有朝向密封環SL之路線之裂縫CK2V(圖中虛線箭頭)產生變化之情形。以此種疊層結構而言，係例如有在由ULK材料所組成之膜上疊層有由low-k材料所組成之膜之結構、及在由low-k材料所組成之膜上疊層有由非low-k材料所組成之膜之結構等。在具有此種疊層結構之半導體裝置中，係有密封環SL被裂縫CK2V破壞之可能性。

接著說明對於半導體裝置SD1施加欲使裂縫CK2(圖15)產生之應力之情形中之實際之裂縫之伸展路徑之一例。茲假定未設有第1區域Ra1~第3區域Ra3，則在第1疊層體LB1與第2疊層體LB2之間、或第2疊層體LB2與第3疊層體LB3之間，裂縫CK即如裂縫CK2V(圖15)變化，而有此裂縫CK2V達至密封環SL之可能性。然而在本實施形態中，裂縫以達至密封環SL之前貫穿半導體裝置SD1之上方之方式誘導。以下詳細說明此裂縫之伸展路徑。

參照圖16，在箭頭a，以初期階段而言裂縫係通過層間絕緣膜ID0、蝕刻阻擋膜ES1a、及第1層間絕緣膜ID1a而達至第1區域Ra1之底面。

在箭頭b，裂縫之路線係朝沿著第1區域Ra1之底面之橫方向之朝向變化。此係由於裂縫由金屬所組成，因此無法朝具有較大機械性強度之第1區域Ra1中伸展，而伸展於第1區域Ra1與第1層間絕緣膜ID1a之界面之故。此外由於此界面係為金屬與絕緣體之界面，因此密著強度較小。由於此密著強度較小，因此裂縫更進一步欲伸展於此界面。

在箭頭c，完成通過第1區域Ra1之底面之裂縫之路線，係返回在應力狀態之上原本之路線之斜上方向(圖15之裂縫CK2之方向)。再者通過罩蓋膜CP1a、蝕刻阻擋膜ES1b、第1層間絕緣膜ID1b、罩蓋膜CP1b、蝕刻阻擋膜ES1c、第1層間絕緣膜ID1c、罩蓋膜CP1c、蝕刻阻擋膜ES1d、第1層間絕緣膜ID1d、及罩蓋膜CP1d而達至第2疊層體LB2之底面。在此，裂縫通過箭頭c之位於靠密封環SL側(圖中之左側)之第1區域Ra1所具有之複數個第1金屬層L1之間之可能性較小。此係由於彼此對向之1對第1金屬層L1之間之區域，係藉由導孔V1補強，因此難以產生裂縫之故。

在箭頭d，裂縫之路線係朝沿著第1疊層體LB1與第2疊層體LB2之界面之橫方向之朝向變化。亦即裂縫難以朝圖中之上方向伸展。此理由係由於箭頭d之上方之區域，絕緣膜之厚度較厚，而且材料特性上之機械性強度較大之故。此外由於上述界面係用以形成第1區域Ra1之雙鑲嵌法中之CMP(Chemical Mechanical Polishing，化學機械研磨)面，因此界面強度相對較小。因此裂縫係更進一步欲伸展於此界面。

在箭頭e，在由第1區域Ra1與第2區域Ra2所夾著之區域中，裂縫係朝第2疊層體LB2內伸展。此係由於在由第1區域Ra1與第2區域Ra2所夾著之區域中，絕緣膜之厚度變得較小，因此易於產生裂縫之故。侵入於第2疊層體LB2內之裂縫之路線，係返回在應力狀態之上原本之路線之斜上方向(圖15之裂縫CK2之方向)。再者裂縫係通過蝕刻阻擋膜ES2a與第2層間絕緣膜ID2a而達至第2區域Ra2之底面。

在箭頭f~i，裂縫與上述之箭頭b~e同樣伸展。在箭頭j、k，裂縫與上述之箭頭b、c同樣伸展。亦即，裂縫不會到達密封環區域SR而在虛設區域DR中貫穿半導體裝置SD1之上方。其結果，在半導體裝置SD1形成裂縫CK(圖3)。

如以上對於本實施形態之半導體裝置SD1施加欲使裂縫CK2(圖15)產生之應力之情形下，到達密封環SL之裂縫CK2V(圖15)之產生係被防止，然而在虛設區域DR內產生貫穿半導體裝置SD1之上方之裂縫CK(圖3)。此外藉由導孔V1周邊配置、導孔V2周邊配置及導孔V3周邊配置，裂縫難以在第1~第3區域Ra1~Ra3之內部伸展，因此可使裂縫更有效地逸退至上部。

另外關於對於半導體裝置SD1施加欲使裂縫CK3(圖15)產生之應力之情形亦與上述同樣。

接著說明相對於本實施形態之比較例。圖17係為概略性表示比較例之半導體裝置之構成之部分剖面圖。參照圖17，比較例之半導體裝置SDC係具有金屬部之區域RaC。區域RaC係具有第1金屬層L10、第1區域Ra1、第2區域Ra2、第3區域Ra3、及導孔V1C、V2C、V3C。藉由導孔V1C、V2C、V3C，金屬層L0、第1區域Ra1、第2區域Ra2、及第3區域Ra3係被一體化。因此區域RaC係成為難以產生裂縫之一整塊之區域。

圖18係為將沿著圖17之XVIII-XVIII線之概略性之剖面圖、與俯視下之裂縫之伸展路徑予以重疊之圖。主要參照圖18，區域RaC係如上所述為難以產生裂縫之區域，而且係以將包含層間絕緣膜ID0及第1疊層體LB1~第3疊層體LB3(圖17)之疊層體LB朝厚度方向貫過之方式形成。因此圖中箭頭所示之裂縫無法侵入區域RaC。其結果，裂縫會有以穿過區域RaC之方式，而伸展於較區域RaC更易於產生裂縫之疊層體LB中之情形。再者會有裂縫達至密封環SL，而破壞此之情形。

依據本實施形態之半導體裝置SD1，如圖16所示，在第2疊層體LB2之一部分中，在第1區域Ra1及第2區域Ra2之間，形成夾著包含第2層間絕緣膜ID2a之絕緣膜之部分(例如箭頭e之周邊部分)。由於此部分係夾在第1區域Ra1及第2區域Ra2之間，因此具有較小之膜厚。此外此部分，係未進行藉由導孔連接之補強。因此此部分係成為在第2疊層體LB2易於局部性產生裂縫之部分。由於此易於產生裂縫之部分之存在，如箭頭e所示，裂縫易於從具有機械性強度較小之第1層間絕緣膜ID1a~ID1d之第1疊層體LB1，朝具有機械性強度較大之第2層間絕緣膜ID2a、ID2b之第2疊層體LB2伸展。亦即，裂縫易於朝向圖中之上方伸展，因此在裂縫達至密封環SL之前易於貫穿半導體裝置SD1之上方。因而抑制由於裂縫所導致密封環SL之破壞，故可獲得可靠性高之半導體裝置SD1。

此外，與圖4所示之第3區域Ra3同樣，第1區域Ra1及第2區域Ra2之各個係在俯視下，佔有30%以上50%以下之面積。藉此，均衡性良好地確保箭頭c及箭頭e(圖16)之各個所示之產生裂縫之區域，因此如圖16所示可將裂縫引導至半導體裝置SD1之上方。

此外，金屬層L0、第1區域Ra1、第2區域Ra2、及第3區域Ra3(圖8~圖11)之各個係在俯視下，具有1平方μm以上4平方μm以下之面積之圖案。

在切割步驟中藉由切割刀DB(圖14)之切斷之際，於金屬層L0、第1區域Ra1、第2區域Ra2、及第3區域Ra3飛散之情形下上述面積為4平方μm以下之情形下，由於此金屬片之面積，與在切割步驟中大量所使用之砥粒之剖面積同程度，因此幾乎不會伴隨著此金屬片產生實質之不良影響。此外若上述面積未達1平方μm，則在俯視下，用以使箭頭e(圖16)之裂縫產生之區域之面積將不充分，而使引導裂縫至上方之作用變小。

另一方面，若此面積超過4平方μm，則在切割步驟中藉由切割刀DB(圖14)之切斷之際，由於較在切割步驟中大量所使用之砥粒之剖面積大，因此切斷時藉由砥粒實際加工之面積變大，而成為引起切斷毛邊之產生所導致之半導體裝置可靠性降低、及切斷碎屑附著於刀所導致之切斷不良之主要原因。

此外半導體裝置SD1係具有較第1層間絕緣膜ID1a~ID1d(圖5)之機械性強度具有更大之機械性強度之層間絕緣膜ID0(圖5)。藉此，在層M1(圖2)中，使用機械性強度較層M2~M5(圖2)更大之層間絕緣膜材料。藉此，即可應用在半導體裝置SD1之設計上之理由上通常所選擇之層間絕緣膜材料之組合。例如，可藉由low-k材料形成層間絕緣膜ID0，而且藉由ULK材料形成第1層間絕緣膜ID1a~ID1d。或者，例如，可藉由非low-k材料形成層間絕緣膜ID0，而且藉由low-k材料形成第1層間絕緣膜ID1a~ID1d。

此外本實施形態之半導體裝置SD1(圖5)係與比較例之半導體裝置SDC(圖17)不同，不具有導孔V1C、V2C、V3C。因此可將半導體裝置之設計作業簡單化相當於導孔V1C、V2C、V3C之份。

此外如圖4所示，關於與密封環SL之延伸方向正交之方向(圖4之橫方向)，第3區域Ra3係排列成交錯狀。藉此，抑制在密封環SL與切割面DS之間，沿著與密封環SL之延伸方向正交之方向(圖中橫方向)為直線性，而且不會受到第3區域Ra3之作用之裂縫產生。關於第1區域Ra1及第2區域Ra2亦同樣。

(實施形態2)圖19係為概略性表示本發明之實施形態2之半導體裝置之構成之部分剖面圖。圖20係為沿著圖19之XX-XX線之概略性之剖面圖。圖21~圖23之各個係為沿著圖20之XXI-XXI線、XXII-XXII線、及XXIII-XXIII線之概略性之剖面圖。另外圖20~23之各個之剖面位置，係與實施形態1之圖4~圖7對應。

主要參照圖20~圖23，本實施形態之半導體裝置SD2，係具有第1區域Rb1、第2區域Rb2、及第3區域Rb3，以取代半導體裝置SD1(圖5)之第1區域Ra1、第2區域Ra2、及第3區域Ra3之各個。第1區域Rb1、第2區域Rb2、及第3區域Rb3之各個係不具有導孔。

第2區域Rb2係在俯視下，與第1區域Rb1之一部分重疊，而且以從密封環區域SR離開之方式設在從第1區域Rb1之位置錯開之位置。此外，第3區域Rb3係在俯視下，與第2區域Rb2之一部分重疊，而且以從密封環區域SR離開之方式設在從第2區域Rb2之位置錯開之位置。

另外，關於上述以外之構成，由於係與上述之實施形態1之構成大致相同，因此關於同一或對應之要素係賦予同一符號，且不重複其說明。

圖24係為概略性表示本發明之實施形態2之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。另外圖24係為相當於實施形態1之圖16之圖。

參照圖24，在俯視下，將夾在第1區域Rb1及第2區域Rb2之間之部分之上側封閉之第2區域Rb2，係以從密封環SL離開之方式設在從第1區域Rb1之位置錯開之位置。因此，伸展於此夾著之部分之箭頭f之裂縫，在從密封環區域SR更離開之位置(圖中右方之位置)，不會被第2區域Rb2遮住，而可朝向上方(參照箭頭g)。

同樣地，在俯視下，將夾在第2區域Rb2及第3區域Rb3之間之部分之上側封閉之第3區域Rb3，係以從密封環SL離開之方式設在從第2區域Rb2之位置錯開之位置。因此，伸展於此部分之箭頭j之裂縫，在從密封環區域SR更離開之位置(圖中右方之位置)，不會被第3區域Rb3遮住，而可朝向上方(參照箭頭k)。

因此，相較於在俯視下之第2區域Rb2及第3區域Rb3之各個位置無錯開之情形，在裂縫達至密封環SL之前易於貫穿半導體裝置SD2之上方。因而抑制由於裂縫所導致密封環SL破壞之產生，故可獲得可靠性高之半導體裝置SD2。

(實施形態3)圖25~圖27之各個係為概略性表示本發明之實施形態3之半導體裝置之構成之部分剖面圖。另外圖25~圖27之各個之剖面位置，係與實施形態2之圖21~23之剖面位置對應。

主要參照圖25~圖27，本實施形態之半導體裝置SD3，係具有第1區域Ra1、第2區域Ra2、及第3區域Ra3，以取代實施形態2之半導體裝置SD2(圖21)之第1區域Rb1、第2區域Rb2、及第3區域Rb3之各個。

另外，關於上述以外之構成，由於係與上述之實施形態2之構成大致相同，因此關於同一或對應之要素係賦予同一符號，且不重複其說明。

圖28係為概略性表示本發明之實施形態3之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。另外圖28係為相當於實施形態2中之圖24之圖。

參照圖28，將夾在第1區域Ra1及第2區域Ra2之間之部分之上側封閉之第2區域Ra2，係以從密封環SL離開之方式設在從第1區域Ra1之位置錯開之位置。因此，伸展於此部分之箭頭f之裂縫，在從密封環區域SR更離開之位置(圖中右方之位置)，不會被第2區域Ra2遮住，而可朝向上方(參照箭頭g)。

同樣地，將夾在第2區域Ra2及第3區域Ra3之間之部分之上側封閉之第3區域Ra3，係以從密封環SL離開之方式設在從第2區域Ra2之位置錯開之位置。因此，伸展於此部分之箭頭j之裂縫，在從密封環區域SR更離開之位置(圖中右方之位置)，不會被第3區域Ra3遮住，而可朝向上方(參照箭頭k)。

因此，相較於第2區域Ra2及第3區域Ra3之各個位置無錯開之情形，在裂縫達至密封環SL之前易於貫穿半導體裝置SD3之上方。因而抑制由於裂縫所導致密封環SL破壞之產生，故可獲得可靠性高之半導體裝置SD3。

此外，各第1區域Ra1所具有之複數個第1金屬層L1係藉由導孔V1彼此連接。藉由此彼此對向之1對第1金屬層L1之間之區域，係由於由導孔V1所為之補強而難以產生裂縫。因而裂縫通過箭頭c之位於靠密封環SL側(圖中之左側)之第1區域Ra1所具有之複數個第1金屬層L1之間之可能性變小。亦即，如箭頭c所示，可更確實將裂縫引導至第1疊層體LB1之上端。藉此，在從密封環區域SR更離開之位置(圖中右方之位置)中，如箭頭e所示，可使第1疊層體LB1上之伸展於第2疊層體LB2內之裂縫產生。

此外，各第2區域Ra2所具有之複數個第2金屬層L2係藉由導孔V2彼此連接。藉由此彼此對向之1對第2金屬層L2之間之區域，係由於由導孔V2所為之補強而難以產生裂縫。因而裂縫通過箭頭g之位於靠密封環SL側(圖中之左側)之第2區域Ra2所具有之複數個第2金屬層L2之間之可能性變小。亦即，如箭頭g所示，可更確實將裂縫引導至第2疊層體LB2之上端。藉此，在從密封環區域SR更離開之位置(圖中右方之位置)中，如箭頭i所示，可使第2疊層體LB2上之伸展於第3疊層體LB3內之裂縫產生。

此外，各第3區域Ra3所具有之複數個第3金屬層L3係藉由導孔V3彼此連接。藉由此彼此對向之1對第3金屬層L3之間之區域，係由於由導孔V3所為之補強而難以產生裂縫。因而裂縫通過箭頭k之位於靠密封環SL側(圖中之左側)之第3區域Ra3所具有之複數個第3金屬層L3之間之可能性變小。亦即，如箭頭k所示，可更確實將裂縫引導至第3疊層體LB3之上端。藉此，在從密封環區域SR更離開之位置(圖中右方之位置)中，可使裂縫貫穿半導體裝置SD3之上方。

(實施形態4)圖29係為概略性表示本發明之實施形態4之半導體裝置之構成之部分剖面圖。圖30~圖32之各個，係為沿著圖29之XXX-XXX線、XXXI-XXXI線、及XXXII-XXXII線之概略性之剖面圖。另外，圖29~32之各個之剖面位置，係與實施形態1之圖4~圖7對應。

主要參照圖29，在本實施形態之半導體裝置SD4中，關於與密封環SL之延伸方向正交之方向(圖29之橫方向)，第3區域Ra3之俯視布局，原則上係由以同一間隔排列成交錯狀之個別圖案所組成。然而在以虛線DC區分之區域中，係如圖中二點鏈線所示，於排列之中途欠缺一部分之圖案，而在此部分未形成有第3區域Ra3。

此外，關於第1區域Ra1及第2區域Ra2之各個俯視布局，亦與上述之第3區域Ra3之俯視布局同樣。

圖33係為概略性表示本發明之實施形態4之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。另外圖33係為相當於實施形態1中之圖16之圖。

主要參照圖33，在本實施形態中，相較於實施形態1(圖16)，箭頭b上之第1區域Ra1、及相對於此靠密封環SL側(圖中之左側)之第1區域Ra1之間隔係大幅離開。亦即，箭頭b之裂縫、及相對於此裂縫離開密封環SL方向(圖中之左方向)而位於之第1區域Ra1之下面，亦即易於產生裂縫之面之距離係被充分確保。藉此，抑制箭頭b之裂縫朝靠密封環SL側(圖中之左側)之第1區域Ra1之下面伸展，亦即裂逢朝橫方向而非箭頭c之方向伸展。換言之如箭頭c所示，可更確實將裂縫引導至第1疊層體LB1之上端。藉此，可更確實使裂縫貫穿半導體裝置SD4之上方。

(實施形態5)圖34係為概略性表示本發明之實施形態5之半導體裝置之構成之部分剖面圖。圖35~圖37之各個，係為沿著圖34之XXXV-XXXV線、XXXVI-XXXVI線、及XXXVII-XXXVII線之概略性之剖面圖。另外，圖34~37之各個之剖面位置，係與實施形態2之圖20~圖23對應。

主要參照圖34，關於與密封環SL之延伸方向正交之方向(圖34之橫方向)，第3區域Rb3之俯視布局，原則上係由以同一間隔排列成交錯狀之個別圖案所組成。然而如以虛線DC劃分之區域所示，於排列之中途欠缺一部分之圖案，而在此部分未形成有第3區域Rb3。

此外，關於第1區域Rb1及第2區域Rb2之各個俯視布局，亦與上述之第3區域Rb3之俯視布局同樣，在排列之中途欠缺一部分之圖案。

依據本實施形態，與實施形態4同樣，在由虛線DC(圖34)所劃分之區域中，可更確實將裂縫引導至上方。藉此，即可更確實使裂縫貫穿半導體裝置SD5之上方。

(實施形態6)圖38~圖40之各個，係為概略性表示本發明之實施形態6之半導體裝置之構成之部分剖面圖。另外，圖38~40之各個之剖面位置，係與實施形態5之圖35~圖37對應。

主要參照圖38~圖40，本實施形態之半導體裝置SD6，係具有第1區域Ra1、第2區域Ra2、及第3區域Ra3，以取代實施形態5之半導體裝置SD5(圖35~圖37)之第1區域Rb1、第2區域Rb2、及第3區域Rb3之各個。

另外，關於上述以外之構成，由於係與上述之實施形態5之構成大致相同，因此關於同一或對應之要素係賦予同一符號，且不重複其說明。

依據本實施形態，可獲得與實施形態5同樣之效果。此外各第1區域Ra1所具有之複數個第1金屬層L1係藉由導孔V1彼此連接。藉由此彼此對向之1對第1金屬層L1之間之區域，係由於由導孔V1所為之補強而難以產生裂縫。因而裂縫通過第1區域Ra1所具有之複數個第1金屬層L1之間之可能性變小。因而，可更確實將裂縫引導至第1疊層體LB1之上端。

此外，各第2區域Ra2所具有之複數個第2金屬層L2係藉由導孔V2彼此連接。藉由此彼此對向之1對第2金屬層L2之間之區域，係由於由導孔V2所為之補強而難以產生裂縫。因而裂縫通過第2區域Ra2所具有之複數個第2金屬層L2之間之可能性變小。因而，可更確實將裂縫引導至第2疊層體LB2之上端。

此外，各第3區域Ra3所具有之複數個第3金屬層L3係藉由導孔V3彼此連接。藉由此彼此對向之1對第3金屬層L3之間之區域，係由於由導孔V3所為之補強而難以產生裂縫。因而裂縫通過第3區域Ra3所具有之複數個第3金屬層L3之間之可能性變小。因而，可更確實將裂縫引導至第3疊層體LB3之上端。藉此，在從密封環區域SR更離開之位置(圖中右方之位置)中，可使裂縫貫穿半導體裝置SD6之上方。

(實施形態7)圖41係為概略性表示本發明之實施形態7之半導體裝置之構成之部分剖面圖。圖42~圖45之各個，係為沿著圖41之XLII-XLII線、XLIII-XLIII線、及XLIV-XLIV線之剖面圖。另外，圖41~45之各個之剖面位置，係與實施形態1之圖4~圖7對應。

主要參照圖41，在本實施形態之半導體裝置SD7中，關於與密封環SL之延伸方向正交之方向(圖41之橫方向)，第3區域Ra3係排列成每2個之交錯狀。

依據本實施形態，與實施形態1同樣，抑制在密封環SL與切割面DS之間，沿著與密封環SL之延伸方向正交之方向(圖中橫方向)為直線性，而且不會受到第3區域Ra3之作用之裂縫產生。關於第1區域Ra1及第2區域Ra2亦同樣。

(實施形態8)圖45係為概略性表示本發明之實施形態8之半導體裝置之構成之部分剖面圖。圖46~圖48之各個，係為沿著圖45之XLVI-XLVI線、XLVII-XLVII線、及XLVIII-XLVIII線之概略性之剖面圖。另外，圖45~48之各個之剖面位置，係與實施形態7之圖41~圖44對應。

主要參照圖45，在本實施形態之半導體裝置SD8中，關於與密封環SL之延伸方向正交之方向(圖45之橫方向)，第3區域Ra3之俯視布局，原則上，係為由排列成每2個之交錯狀之個別圖案所組成。然而在以虛線DC劃分之區域中，係如圖中二點鏈線所示，於排列之中途欠缺一部分之圖案，而在此部分未形成有第3區域Ra3。此外，關於第1區域Ra1及第2區域Ra2之各個俯視布局，亦與上述之第3區域Ra3之俯視布局同樣，在排列之中途欠缺一部分之圖案。

另外，關於上述以外之構成，由於係與上述之實施形態7之構成大致相同，因此關於同一或對應之要素係賦予同一符號，且不重複其說明。

依據本實施形態，可獲得與實施形態7同樣之效果。此外與實施形態4同樣，在由虛線DC(圖45)所劃分之區域中，可更確實將裂縫引導至上方。藉此，即可更確實使裂縫貫穿半導體裝置SD8之上方。

(實施形態9)圖49係為概略性表示本發明之實施形態9之半導體裝置之構成之部分剖面圖。圖50~圖52之各個，係為沿著圖49之L-L線、LI-LI線、及LII-LII線之概略性之剖面圖。另外，圖49~52之各個之剖面位置，係與實施形態1之圖4~圖7對應。

主要參照圖49，在本實施形態之半導體裝置SD9中，第3區域Ra3在俯視下，係具有沿著與密封環SL之延伸方向交叉之方向AL之排列、及沿著與方向AL作成角度TH之方向之排列。第1區域Ra1及第2區域Ra2之各個亦在俯視下具有同樣之排列。

依據本實施形態，第1區域Ra1、第2區域Ra2、及第3區域Ra3之各個之排列，係包含沿著相對於方向AL作成角度TH之方向之排列。藉此，防止沿著方向AL伸展之裂縫從切割面DS僅經由層間絕緣膜而直線性達至密封環SL。

上述之實施形態3~9之半導體裝置SD3~9係與實施形態1、2之半導體裝置SD1、SD2同樣，具有絕緣膜75、76、配線77、保護膜78、開口部OP、層M1、及較層M1下側(半導體基板SB側)之結構(在實施形態3~9中未圖示)。

此次所揭示之實施形態在所有點均為例示，不應被認為用以限制。本發明之範圍係由請求項之範圍而非上述之說明所示，其意圖在包含與請求項範圍均等之涵義及在範圍內之所有變更。

(產業上之可利用性)

本發明尤其可利於應用在具有包圍晶片區域之密封環之半導體裝置及其製造方法。

71．．．半導體元件

72．．．元件分離絕緣膜

73、75、76、78．．．絕緣膜

74．．．接點

77．．．配線

78．．．保護膜

BMa、BMb．．．阻障金屬部

CK、CK1~CK3、CK2V．．．裂縫

CLa、CLb．．．Cu部

CP1a~CP1d．．．罩蓋膜

CR．．．晶片區域

DB．．．切割刀

DR．．．虛設區域

DS．．．切割面

ES1a~ES1d、ES2a、ES2b、ES3a~ES3d．．．蝕刻阻擋膜

ID0．．．層間絕緣膜

ID1a~ID1d．．．第1層間絕緣膜

ID2a、ID2b．．．第2層間絕緣膜

ID3a~ID3d．．．第3層間絕緣膜

L0．．．金屬層

L1．．．第1金屬層

L2．．．第2金屬層

L3．．．第3金屬層

LB1．．．第1疊層體

LB2．．．第2疊層體

LB3．．．第3疊層體

M1~M9．．．層

Ra1、Rb1．．．第1區域

Ra2、Rb2．．．第2區域

Ra3、Rb3．．．第3區域

RR．．．切斷區域

SB．．．半導體基板

SDC、SDO、SD1~SD9．．．半導體裝置

SL．．．密封環

SR．．．密封環區域

TP．．．崩角

V1~V3．．．導孔

WF．．．晶圓

圖1係為概略性表示本發明之實施形態1之半導體裝置之俯視布局之圖。

圖2係為沿著圖1之II-II線之概略性之剖面圖。

圖3係為概略性表示圖2中產生裂縫之情形之樣貌之剖面圖。

圖4係為沿著圖2之IV-IV線之概略性之剖面圖。

圖5係為沿著圖4之V-V線之概略性之剖面圖。

圖6係為沿著圖4之VI-VI線之概略性之剖面圖。

圖7係為沿著圖4之VII-VII線之概略性之剖面圖。

圖8係為表示本發明之實施形態1之半導體裝置之層間絕緣膜內所設之金屬層之俯視布局之概略圖。

圖9係為表示本發明之實施形態1之半導體裝置之第1疊層體內所設之第1區域之俯視布局之概略圖。

圖10係為表示本發明之實施形態1之半導體裝置之第2疊層體內所設之第2區域之俯視布局之概略圖。

圖11係為表示本發明之實施形態1之半導體裝置之第3疊層體內所設之第3區域之俯視布局之概略圖。

圖12係為圖5之第2區域之周邊之放大圖。

圖13係為表示本發明之實施形態1之半導體裝置之製造方法所使用之晶圓之俯視布局之概略圖。

圖14係為概略性表示本發明之實施形態1之半導體裝置之製造方法之切割步驟之樣貌之部分剖面圖。

圖15係為用以說明一般之半導體裝置中之裂縫之伸展路徑之概略性之部分剖面圖。

圖16係為概略性表示本發明之實施形態1之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。

圖17係為概略性表示比較例之半導體裝置之構成之部分剖面圖。

圖18係為將沿著圖17之XVIII-XVIII線之概略性之剖面圖、及俯視下之裂縫之伸展路徑予以重疊之圖。

圖19係為概略性表示本發明之實施形態2之半導體裝置之構成之部分剖面圖。

圖20係為沿著圖19之XX-XX線之概略性之剖面圖。

圖21係為沿著圖20之XXI-XXI線之概略性之剖面圖。

圖22係為沿著圖20之XXII-XXII線之概略性之剖面圖。

圖23係為沿著圖20之XXIII-XXIII線之概略性之剖面圖。

圖24係為概略性表示本發明之實施形態2之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。

圖25係為概略性表示本發明之實施形態3之半導體裝置之構成之部分剖面圖。

圖26係為概略性表示本發明之實施形態3之半導體裝置之構成之部分剖面圖。

圖27係為概略性表示本發明之實施形態3之半導體裝置之構成之部分剖面圖。

圖28係為概略性表示本發明之實施形態3之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。

圖29係為概略性表示本發明之實施形態4之半導體裝置之構成之部分剖面圖。

圖30係為沿著圖29之XXX-XXX線之概略性之剖面圖。

圖31係為沿著圖29之XXXI-XXXI線之概略性之剖面圖。

圖32係為沿著圖29之XXXII-XXXII線之概略性之剖面圖。

圖33係為概略性表示本發明之實施形態4之半導體裝置中之裂縫之伸展路徑之一例之部分剖面圖。

圖34係為概略性表示本發明之實施形態5之半導體裝置之構成之部分剖面圖。

圖35係為沿著圖34之XXXV-XXXV線之概略性之剖面圖。

圖36係為沿著圖34之XXXVI-XXXVI線之概略性之剖面圖。

圖37係為沿著圖34之XXXVII-XXXVII線之概略性之剖面圖。

圖38係為概略性表示本發明之實施形態6之半導體裝置之構成之部分剖面圖。

圖39係為概略性表示本發明之實施形態6之半導體裝置之構成之部分剖面圖。

圖40係為概略性表示本發明之實施形態6之半導體裝置之構成之部分剖面圖。

圖41係為概略性表示本發明之實施形態7之半導體裝置之構成之部分剖面圖。

圖42係為沿著圖41之XLII-XLII線之概略性之剖面圖。

圖43係為沿著圖41之XLIII-XLIII線之概略性之剖面圖。

圖44係為沿著圖41之XLIV-XLIV線之概略性之剖面圖。

圖45係為概略性表示本發明之實施形態8之半導體裝置之構成之部分剖面圖。

圖46係為沿著圖45之XLVI-XLVI線之概略性之剖面圖。

圖47係為沿著圖45之XLVII-XLVII線之概略性之剖面圖。

圖48係為沿著圖45之XLVIII-XLVIII線之概略性之剖面圖。

圖49係為概略性表示本發明之實施形態9之半導體裝置之構成之部分剖面圖。

圖50係為沿著圖49之L-L線之概略性之剖面圖。

圖51係為沿著圖49之LI-LI線之概略性之剖面圖。

圖52係為沿著圖49之LII-LII線之概略性之剖面圖。