JP2004296904A - 半導体装置、半導体装置の製造方法 - Google Patents
半導体装置、半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板と、半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜１２，１８，２３と、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面を覆い、その少なくとも外側の側面に導電バリア層１５ａ，２１ａ，２５ａを有して形成された導電体１５，２１，２５と、導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜２８とを具備する。
【選択図】 図３
【解決手段】半導体基板と、半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜１２，１８，２３と、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面を覆い、その少なくとも外側の側面に導電バリア層１５ａ，２１ａ，２５ａを有して形成された導電体１５，２１，２５と、導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜２８とを具備する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に、比誘電率が３．８以下の絶縁膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
多層化された層間絶縁膜を有する半導体装置（半導体チップ）において、半導体チップ周縁における層間絶縁膜側面をシールしてその信頼性を向上する構造の例として、下記特許文献１に開示されたものがある。これによるとシールする部材には配線などと同材質の導電体が用いられている。
【０００３】
【特許文献１】
特開２０００−２７７４６５号公報
【０００４】
【発明が解決しようとする課題】
近年、半導体装置のさらなる動作速度向上のため、配線抵抗の低抵抗化や、配線の静電容量を低減するように層間絶縁膜の低誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行されている。また、層間絶縁膜は単純なＳｉＯ２膜からフッ素をドープしたＳｉＯ２膜や、あるいは有機成分を含むＳｉＯ２膜をはじめとする低比誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。ちなみに、層間絶縁膜の比誘電率（容量係数）κとしては、従来の４．２から最近では３以下のものも用いられようとしている。
【０００５】
半導体チップに切り出すためのダイシング工程では、その機械的ストレスにより半導体チップとしての信頼性を劣化させることのないように考慮が必要である。この点は、特に層間絶縁膜として上記のような低比誘電率膜が採用されつつある現状において重要である。低比誘電率膜は、例えば、その材料の密度を小さくしたり、あるいは材料中の誘電分極性を排除するなどして得られる。材料密度の低減は、例えば材料を多孔質化（ポーラス化）することにより達成され、このような低比誘電率膜はヤング率などの機械的物性値が低い。
【０００６】
また、低比誘電率膜には、膜中の誘電率を下げるため極性の低い膜構造を採用したものがある。これによると、低比誘電率膜同士、あるいは低比誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が小さくなる。
【０００７】
低比誘電率膜自体の機械的強度の低さや、低比誘電率膜を含む積層膜の界面における密着強度の低さは、ダイシング工程での不都合を生じる原因となり、その結果半導体装置としての信頼性を劣化させることが考えられる。すなわち、ダイシング工程の機械的ストレスが、容易に層間絶縁膜に微小な剥がれや破壊（クラック、バリなど）を生じさせる。層間絶縁膜の破砕面に微小な膜剥がれなどが発生すると、その後の組立工程で膜剥がれが広がり問題が顕在化する。
【０００８】
そこで、ダイシング時の不都合を解消するためには、例えば上記特許文献１に示されるようなダイシング部に溝構造を有する半導体ウエハを採用することができる。この構造では、さらに、層間絶縁膜の側面を導電体でシールすることにより層間絶縁膜への水などの浸入をくい止めることによる信頼性向上の効果もあると考えられる。しかしながら、シールする導電体自体の腐蝕などによる劣化も信頼性にかかわることに注意する必要がある。すなわち、劣化するとシール部材としての有効性が損なわれてしまうおそれがあるからである。
【０００９】
本発明は、上記した事情を考慮してなされたもので、絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆い、その少なくとも外側の側面に導電バリア層を有して形成された導電体と、前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜とを具備することを特徴とする。
【００１１】
また、本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆う導電体と、前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第２の絶縁膜の直下から前記導電体の直下にわたって延在するように形成された耐腐蝕性導電体とを具備することを特徴とする。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法は、半導体ウエハ上に比誘電率が３．８以下の第１の絶縁膜を形成する第１の工程と、前記ウエハにおけるダイシングラインの少なくとも交差点付近で、前記ダイシングラインを挟んで対向しかつ前記第１の絶縁膜を貫通する溝を形成する第２の工程と、前記溝内に導電バリア層を介して導電体層を形成して前記溝を埋め込む第３の工程と、前記導電体層が埋め込まれた溝に挟まれる前記ダイシングラインの少なくとも交差点付近の前記第１の絶縁膜を除去する第４の工程と、前記第１の絶縁膜の除去により露出した前記導電バリア層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第５の工程と、前記第５の工程の後に前記ウエハをダイシングする第６の工程とを具備することを特徴とする。
【００１３】
また、本発明の別の態様に係る半導体装置の製造方法は、半導体ウエハにおけるダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように耐腐蝕性導電体層を形成する第１の工程と、前記耐腐蝕性導電体層が形成されたウエハ全面に比誘電率が３．８以下の第１の絶縁膜を形成する第２の工程と、前記ウエハにおける前記ダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように前記第１の絶縁膜を貫通する溝を形成する第３の工程と、前記溝内に導電体層を形成して前記溝を埋め込む第４の工程と、前記導電体層を貫通して前記耐腐蝕性導電体層に達するように、前記半導体ウエハにおける前記ダイシングラインの少なくとも交差点付近で前記ダイシングラインを内包する溝を形成する第５の工程と、前記溝内に露出した前記導電体層および前記耐腐蝕性導電体層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第６の工程と、前記第６の工程の後に前記ウエハをダイシングする第７の工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の一態様に係る半導体装置によれば、半導体基板上には比誘電率が３．８以下という比較的低比誘電率の絶縁膜が形成される。また半導体基板の少なくとも四隅付近において、絶縁膜の側面には、この低比誘電率の絶縁膜を覆う導電体が存在し、さらにこの導電体の外側の側面を覆って比誘電率が３．８超である第２の絶縁膜が存在する。導電体は、少なくとも第２の絶縁膜側に導電バリア層を有する。
【００１５】
すなわち、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面が導電体によりシールされ、第１の絶縁膜への水の浸入の防止効果が発揮される。また、導電体が第２の絶縁膜によって覆われていることによってもこの効果が向上する。さらに、この導電体の少なくとも外側の側面が導電バリア層のため耐腐蝕性があり、これ自体の劣化が大きく抑制される。
【００１６】
なお、比誘電率が３．８以下の低比誘電率膜には、フッ素がドープされたＳｉＯ２膜（ＳｉＯＦ膜：κ＝３．４〜３．７）、有機シリカ膜（κ＝２．５〜３．０）、ＭＳＱ膜（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ膜：κ＝２．７〜３．０、多孔質化することによりκ＝２．０〜２．５）、ＨＳＱ膜（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ 膜：κ＝３．５〜３．８、多孔質化することによりκ≒２．２）、ＰＡＥ膜（ｐｏｌｙａｒｙｌｅｔｈｅｒ 膜：κ＝２．７〜２．９、多孔質化することによりκ＝２．０〜２．２）、ＰＴＦＥ膜（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ膜：κ＝２．１）などがある。ちなみに、例えばフッ素がドープされたＳｉＯ２膜のヤング率は約４０ＧＰａと比較的小さな値である。
【００１７】
ここで、実施態様としての半導体装置においては、前記導電体は、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、およびタングステン（Ｗ）からなる群より選択された一種を含有する前記導電バリア層を有し、かつ、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を主成分とする。
【００１８】
また、本発明の別の態様に係る半導体装置によれば、半導体基板上には比誘電率が３．８以下という比較的低比誘電率の絶縁膜が形成される。また半導体基板の少なくとも四隅付近において、絶縁膜の側面には、この低比誘電率の絶縁膜を覆う導電体が存在し、さらにこの導電体の外側の側面を覆って比誘電率が３．８超である第２の絶縁膜が存在する。また、半導体基板の少なくとも四隅付近で第２の絶縁膜直下から導電体直下にわたって耐腐蝕性導電体が形成されている。
【００１９】
すなわち、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面が導電体によりシールされ、第１の絶縁膜への水の浸入の防止効果が発揮される。また、導電体が第２の絶縁膜によって覆われていることによってもこの効果が向上する。さらに、半導体基板の少なくとも四隅付近で第２の絶縁膜直下から導電体直下にわたって耐腐蝕性導電体が形成されているので、その耐腐蝕性の分、シール性の維持効果が高い。したがって、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置が提供される。
【００２０】
ここで、実施態様としては、前記導電体は、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を有する。
【００２１】
また、実施態様として、前記耐腐蝕性導電体は、前記半導体基板の全周縁に形成されてもよい。
【００２２】
また、実施態様として、前記耐腐蝕性導電体はタングステン（Ｗ）である。耐腐蝕性導電体として代表的なものである。
【００２３】
さらに、上記の一態様に係る半導体装置および別の態様に係る半導体装置では、共通して以下の実施態様とすることができる。
【００２４】
すなわち、実施態様としての半導体装置において、前記第２の絶縁膜は、前記第１の絶縁膜の上側をも覆い、前記第１の絶縁膜の上側に位置する前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備してもよい。第１の絶縁膜の上側に位置する第２の絶縁膜を貫通して例えばパッド配線を形成するものである。
【００２５】
また、実施態様として、前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備してもよい。導電体パターンを例えば配線とすることができる。さらには、この導電体パターンを上記導電体の内側の半導体基板上でリング状に形成することでいわゆるガードリング（ｇｕａｒｄ ｒｉｎｇ）とすることもできる。これによれば、さらに第１の絶縁膜への水の浸入を防止し信頼性が向上する。
【００２６】
また、実施態様として、前記第１の絶縁膜が、複数の層からなるようにしてもよい。例えば配線の多層化を図るものである。
【００２７】
また、実施態様として、前記導電体が、前記第１の絶縁膜の全側面を覆うリング状に形成されてもよい。リング状に形成されることでさらに信頼性を向上することができる。
【００２８】
また、実施態様として、前記第２の絶縁膜は、ＳｉＯ、ＳｉＮ、ＳｉＣ、およびＳｉＣＮからなる群より選択された一種とすることができる。比誘電率が３．８超のものとして代表的なものである。
【００２９】
また、本発明の一態様に係る半導体装置の製造方法によれば、上記一態様に係る半導体装置を製造できる。よって、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置の製造方法を提供できる。
【００３０】
また、本発明の別の態様に係る半導体装置の製造方法によれば、上記別の態様に係る半導体装置を製造できる。よって、同様に絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置の製造方法を提供できる。
【００３１】
これらの製造方法の実施態様としては、前記第１、第２、および第３の工程（上記一態様の場合）、または、前記第２、第３、および第４の工程（上記別の態様の場合）が、複数回繰り返されるようにしてもよい。この繰り返しにより多層の配線を形成することができる。
【００３２】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１ないし図３は、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図である。これらの図は図番の順に続図になっており、さらに図１ないし図３の各図では（ａ）、（ｂ）の順に工程が進行する。
【００３３】
まず、図１（ａ）に示す構造を形成する。ウエハ状態の半導体基板１０上に比誘電率が３．８超の絶縁膜１１を成膜し、さらにその上に膜厚０．５μｍの比誘電率が例えば２．５の絶縁膜（ｌｏｗ−ｋ膜）１２を全面成膜する。なお、半導体基板１０上の所定の領域には図示していないがトランジスタなどの素子が形成されている。また、比誘電率が３．８超の絶縁膜１１には、周知の方法により必要な位置に素子とのコンタクトのための縦方向の導電体が形成される。
【００３４】
次に、配線（導電体パターン）１４を形成するための溝、およびダイシング部１７付近の図示するような導電体１５、１６を形成するための溝を、レジスト（図示せず）に対するリソグラフィー法によるパターニングと絶縁膜１２に対するＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法を適用して形成する。そして形成された溝の側壁および底面を含めて全面に導電バリア層（例えばＴａＮやＴａ）１４ａ、１５ａ、１６ａを、さらにその上にＣｕ層をそれぞれ例えばＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で成膜する。
【００３５】
なお、導電体１５、１６を形成するための溝は、ダイシングラインを内包するように設定された線状のダイシング部１７を挟んで向い合う溝である。この溝は絶縁膜１２を貫通し、少なくとも完成されるべき半導体チップとしての四隅付近に設けられる。図でダイシング部１７は紙面に垂直な方向に延びている。
【００３６】
次に、上記ＰＶＤで形成された膜をシードとして電解めっきにより銅膜を成長させ上記形成された溝を銅で埋める。さらに絶縁膜１２上に成長した銅膜および導電バリア層１４ａ、１５ａ、１６ａをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で除去し、導電バリア層１４ａと内部導電体（銅）１４ｂからなる配線１４、および導電バリア層１５ａ、１６ａと内部導電体（銅）１５ｂ、１６ｂからなる導電体１５、１６を図示するように形成する。導電体１５、１６は図示するように基板面方向に沿って、銅がバリア材で挟まれた３層構造になる。
【００３７】
続いて、例えばＳｉＣＮからなるトップバリア膜１３を全面的に例えば５０ｎｍ成膜する。トップバリア膜１３は絶縁膜であり、上側に位置する配線などとの接続を要する位置では、上層の絶縁膜についてのビアホールの開孔時に除去される。
【００３８】
次に、図１（ｂ）に示す構造を形成する。まず、図１（ａ）に示す状態に続いて、膜厚１μｍの比誘電率が例えば２．５の絶縁膜（ｌｏｗ−ｋ膜）１８を全面成膜する。絶縁膜１８は絶縁膜１２と同様のものを用いることができる。そして、配線２０の一部としてのビアを形成するためのビアホール（例えば直径０．３μｍ）およびダイシング部１７付近の図示するような導電体２１、２２を形成するための溝を、レジスト（図示せず）に対するリソグラフィー法によるパターニングと絶縁膜１８およびトップバリア膜１３に対するＲＩＥ法とを適用して形成する。
【００３９】
さらに、配線（導電体パターン）２０を形成するための溝を、絶縁膜１８の厚さの約半分の０．５μｍの深さで同様なリソグラフィー法によるパターニングとＲＩＥ法とを適用して形成する。配線２０には、必要な位置に図示するように下層との接続のためのビア（導電性接続体）が含まれる。
【００４０】
そして形成された溝およびビアホールの側壁および底面を含めて全面に導電バリア層（材質は例えばＴａＮやＴａ）２０ａ、２１ａ、２２ａを、さらにその上にＣｕ層をそれぞれ例えばＰＶＤ法で成膜する。なお、導電体２１、２２を形成するための溝は、下に位置する導電体１５、１６に重なるように位置設定しておく。この溝は絶縁膜１８およびトップバリア膜１３を貫通する。
【００４１】
次に、上記ＰＶＤで形成された膜をシードとして電解めっきにより銅膜を成長させ上記溝を銅で埋める。さらに絶縁膜１８上に成長した銅膜および導電バリア層２０ａ、２１ａ、２２ａをＣＭＰ法で除去し、導電バリア層２０ａと内部導電体（銅）２０ｂからなる配線２０、および導電バリア層２１ａ、２２ａと内部導電体（銅）２１ｂ、２２ｂからなる導電体２１、２２を図示するように形成する。続いて、例えばＳｉＣＮからなるトップバリア膜１９を全面的に例えば５０ｎｍ成膜する。トップバリア膜１９は絶縁膜であり、上側に位置する配線などとの接続を要する位置では、上層の絶縁膜についてのビアホールの開孔時に除去される。
【００４２】
図１（ｂ）についての以上の説明は、導電バリア層２４ａと内部導電体（銅）２４ｂからなる配線（導電体パターン）２４、および導電バリア層２５ａ、２６ａと内部導電体（銅）２５ｂ、２６ｂからなる導電体２５、２６、並びに絶縁膜２３およびトップバリア膜１９について、それぞれ、導電バリア層２０ａと内部導電体（銅）２０ｂからなる配線２０、および導電バリア層２１ａ、２２ａと内部導電体（銅）２１ｂ、２２ｂからなる導電体２１、２２、並びに絶縁膜１８およびトップバリア膜１３と同様である。なお、この例では、以上のように配線を有するｌｏｗ−ｋの絶縁膜を３層（絶縁膜１２、１８、２３）形成したが、同様にしてさらに多層化することもできる（例えば計６層ないし１１層）。
【００４３】
次に、図２（ａ）に示すようにダイシング部１７に溝を加工・形成する。具体的には、まず、フォトリソグラフィー法によりダイシング部１７上のみを開口するように、絶縁膜２３上に形成されたフォトレジスト２７をパターニングする。そして、バリア材や銅を除去せずに絶縁膜２３、１８、１２を除去できる例えばウエット液で絶縁膜２３、１８、１２などをエッチング除去する。ウエット液には例えばフッ酸（ＨＦ）を用いることができる。このエッチングにおいてｌｏｗ−ｋの絶縁膜１２の下に位置する絶縁膜１１もわずかに除去されることがあるが特に問題はない。
【００４４】
なお、このエッチングは、絶縁膜２３、１８、１２などの合計の厚さにより、ＲＩＥ法のようなドライエッチングと上記ウエットエッチングとを使い分けるようにしてもよい。すなわち、厚みが比較的薄い場合にはドライエッチングを用いても生産性にはあまり影響がない。ドライエッチングでは導電体２５、２６などとの選択比の高い条件を用いる。
【００４５】
エッチングが終了したら、次に、図２（ｂ）に示すように、例えばＴＥＯＳ（テトラエチルオルソシリケートグラス）による比誘電率４．２の絶縁膜２８を全面に成膜しダイシング部１７の溝の側壁および底面にもこれを堆積させる。さらに、図３（ａ）に示すように、絶縁膜２８の一部を開孔し例えばアルミニウムのパッド２９（導電体パターン）を配線２４と接続するように形成する。最後に、パッド２９のうちの外部との接続部位を除いた全面に例えば比誘電率４．７のＳｉＮからなるパッシベーション膜３０を形成する。パッシベーション膜３０は、ダイシング部１７の溝の側壁および底面にも堆積させる。
【００４６】
以上のようにして製造された半導体ウエハには、図３（ｂ）に示すように、ダイシング部１７に溝３１が形成され、溝３１の内部にダイシングラインＤＬが存在することになる。半導体装置として組み立てるには、この半導体ウエハをダイシングラインＤＬで切断して半導体チップとして切り離し、切り離された半導体チップを例えばボンディングワイヤで外部と電気接続したうえでパッケージングする。
【００４７】
この実施形態では、あらかじめダイシング部１７に溝３１を形成すること、およびチップとしての少なくとも四隅においてダイシング部１７の両側に導電体２５、２６などの壁を形成しておくことで、κ＝３．８以下の絶縁膜１２、１８、２３において生じやすいダイシング時のクラックを防ぐことができる。特に、導電体２５、２６などの壁により、パッシベーション膜３０にクラックが入った場合でも、絶縁膜１２、１８、２３より硬い導電体２５、２６などの壁により多層の配線２４、２０、１４に達するようなクラックの進行を防ぐことが可能となる。
【００４８】
さらに、パッシベーション膜３０にクラック等が入った場合にクラックを介して半導体チップの内部に水が浸入することも、導電体２５、２６などの壁が防止し得る。しかも、この導電体２５、２６などの外側の側面が導電バリア層２５ａ、２６ａなどからなり耐腐蝕性を有する。導電バリア層２５ａ、２６ａは、前述のように、例えばＴａなどの高融点のメタルやこれを含有するＴａＮからなる。これらの導電物質は、ＣｕやＡｌのような配線の主成分として多用される低融点メタルに比べて腐食しにくい。
【００４９】
したがって、腐蝕（コロージョン）により導電体２５、２６などがシール機能を喪失するまでの時間は大幅に延長される。よって、絶縁膜１２、１８、２３への水の浸入を有効に防止し信頼性向上に好適な半導体装置が提供される。この点は、後述するように、導電体２５、２６などによる壁を半導体基板１０上でリング状に形成した場合にさらに顕著である。なお、半導体チップ内に水が浸入すると、配線１４、２０、２４などの腐蝕が発生しその結果オープン不良やショート不良に至りやすくなる。また半導体チップとしての外観にも影響がある。
【００５０】
この実施形態における耐腐蝕性の向上は、ダイシングのための溝３１を形成するのに、導電体２５、２６などをエッチング除去するに及ばないことに起因している。すなわち、溝３１を形成するため導電体２５、２６などをエッチング除去する場合には、エッチングで形成される溝の側壁には導電バリア層が存在し得ず、腐蝕しやすい表面となってしまう。しかも、エッチングの後処理が不十分な場合には溝にエッチング時の副生成物質として例えばＲＩＥ時のガスが付着残留する。例えば導電体２５、２６などの露出面が銅である場合には、パッシベーション膜３０のクラックなどによって微量の水が浸入しても残留物と反応し腐蝕が発生する可能性がある。
【００５１】
また、この実施形態では、半導体チップを切り出す前のウエハの状態で、ダイシングラインＤＬを内包するようにあらかじめ溝３１が形成された状態となる。よってダイシング工程が容易化される。また、チップとして切り離された状態において、第１の絶縁膜である絶縁膜（ｌｏｗ−ｋ膜）１２、１８、２３が少なくとも半導体チップの四隅付近で導電体１５、２１、２５（１６、２２、２６）、さらに第２の絶縁膜である絶縁膜２８やパッシベーション膜３０によって覆われるので、低比誘電率である絶縁膜１２、１８、２３が保護される。
【００５２】
また、ダイシングのための溝３１を形成するためのエッチング対象が絶縁膜１２、１８、２３となるので、金属をエッチングするより生産性が高く、この点は配線を有する絶縁膜がさらに積層され、例えば厚さで１０μｍ程度の６層ないし１０層まで多層化された場合一段と有利になる。加えて、導電体２５、２６などに挟まれた絶縁膜２３、１８、１２などのエッチングは、導電体２５、２６などとの材質の相違に起因してこれをドライではなくウエットで容易に行なうことが可能であり、この点でもより生産性が向上する。これはエッチングの際、選択比を利用して基板面方向へのサイドエッチングを制御し得る構造にしたことによる利点である。
【００５３】
図４は、上記のようにして形成された半導体ウエハの模式的な上面図（一例）である。図４においてすでに説明した部位と同一相当の部位には同一符号を付してある。
【００５４】
図４に再度示すように、溝３１内部にダイシングラインＤＬが存在し、ダイシングラインＤＬの交差点付近では、半導体チップとしての四隅に沿って基板面横方向に３層構造の導電体２５、２６などが存在する。なお、半導体チップとしての四隅近くに沿ってのみ導電体２５、２６などを設けたのは、形状的特性から特にこの部位がパッケージング工程時や製品としての使用時の応力発生の大きい部位だからである。すなわち、応力発生による信頼性の低下に備えるうえで、特に重要な部位であることによる。また、例えば絶縁層数がさほど多くなくダイシングの困難性がそれほど顕著にならない場合などは、溝３１も適宜ダイシングラインＤＬの交差点付近のみに設けるようにしてもよい。
【００５５】
図５は、上記のようにして形成された半導体ウエハの模式的な上面図（別の例）である。図５においてすでに説明した部位と同一相当の部位には同一符号を付してある。この例では、基板面横方向に３層構造の導電体２５、２６などは個々の半導体チップに対しリング状に形成されている。このようにすることでさらにクラックの進入や水の浸入が防止され得るため信頼性向上が期待できる。
【００５６】
実際にｌｏｗ−ｋの絶縁膜を１１層としたものを半導体ウエハとして製造してこれをダイシングし、切り出された半導体チップにワイヤーボンディングを行ないパッケージングした。これを分解して調べたところ、図４に示すような四隅のみに導電体などが存在する場合でも、ｌｏｗ−ｋの絶縁膜に膜剥がれやクラックなどのダメージは見られなかった。また、ｌｏｗ−ｋの絶縁膜の下に位置する比誘電率３．８超の絶縁膜のうち、ダイシングにより半導体チップの側面に露出する部位にも膜剥がれやクラックなどのダメージは特に見られなかった。
【００５７】
さらに、パッケージングの後１５０℃の耐久試験（ＴＣＴ：ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｅ ｔｅｓｔ）を５００時間行ない、その後に１００℃、１００％ＲＨの高湿試験を１００時間行なった。この試験後のパッケージを分解したが、ｌｏｗ−ｋの絶縁膜にクラックや剥がれのダメージは発生せず、かつダイシング部分に隣接する導電体や配線に腐蝕は発生しなかった。
【００５８】
なお、以上の説明では、導電体１５、２１、２５（１６、２２、２６）の構造として、内部導電体がＣｕ、外側（導電バリア層）がＴａまたはＴａＮとなる例を挙げているが、内部導電体をＡｌやＳｎ、外側をＴｉ、Ｚｒ、Ｗまたはこれらを含む合金もしくは化合物とするようにしてもよい。また、絶縁膜２８およびパッシベーション膜３０は、それぞれ、ＴＥＯＳによる膜（ＳｉＯ膜）とＳｉＮ膜としたが、これ以外にもＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどから適宜選択して用いてもよい。
【００５９】
次に、比較例について述べる。まず、図６に断面構成を示すように、図３（ｂ）に示す構成から溝３１および導電体１５、１６、２１、２２、２５、２６を取り除いた構造のウエハ状態の試料を用意した。ただし、ｌｏｗ−ｋの絶縁膜１２、１８、２３はさらに多層化して計１１層のものとした。
【００６０】
このようにして形成されたウエハをダイシング部でカットし、切り出された半導体チップにワイヤーボンディングを行いパッケージングした。これを分解して調べたところ、ｌｏｗ−ｋの絶縁膜に膜剥がれやクラックが観察された。特に、ワイヤーボンディングされた箇所を樹脂で封止する際の熱とストレスで膜剥がれが大きく広がり、一部のワイヤーボンディングされたパッドや上層の絶縁膜の配線などでオープン不良が発生していた。このようにダイシング用の溝がない構成では、絶縁膜などの積層厚が厚い場合に、水の浸入防止以前の問題が発生し得る。
【００６１】
さらに、別の比較例として、上記比較例と同様に導電体２５、２６などによる壁のない構成で、絶縁膜１２、１８、２３などが計１１層の試料について、ダイシング部１７に溝を形成してダイシングが容易化される構造にする試みを行った。具体的には図７に示すように、パターニングされたフォトレジスト２７をマスクとして、フルオロカーボン（ＣＦ）系ガスを使用するドライエッチングによって絶縁膜１２、１８、２３などに溝形成を行ない、この後フォトレジスト２７を除去したうえで、図３（ｂ）に示したような絶縁膜２８、パッシベーション膜３０を形成した。しかし、１１層の絶縁膜の膜厚が１０μｍ以上あり１枚のウエハを処理するのに３０分かかり生産性と製造コストに問題があった。
【００６２】
また、ウエットでエッチング処理してみたが、ダイシング部１７から基板面横方向に１０μｍ程度サイドエッチングが進み、除去されるべき範囲を大きく超えて絶縁膜がエッチングされてしまった。また、その際に各層の絶縁膜の界面付近のウエット耐性が悪く、界面にスリット状のエッチングが発生しているところが観察された。水の浸入防止以前の問題である。
【００６３】
次に、本発明の別の実施形態に係る半導体装置を図８を参照して説明する。図８は、本発明の別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図である。図８において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００６４】
この実施形態は、絶縁膜１２、１８、２３にいわゆるガードリングを設けるようにしたものである。ガードリングは、半導体チップの周縁近傍の層間絶縁膜内部に設けられた導電体の枠であり、そのさらに内側の絶縁膜を水の浸入から保護する機能を有する。この実施形態においてガードリングとしてのビアリング３２、３３、３４は、図３に示した実施形態の配線１４、２０、２４や導電体１５、２１、２５を形成する工程と同じ工程により形成できる。すなわち、ビアリング３２、３３、３４は、それぞれ内部導電体３２ｂ、３３ｂ、３４ｂと導電バリア層３２ａ、３３ａ、３４ａとからなっており、かつ図示の紙面に垂直の方向に延びて形成されることにより全体としてリング状になる。
【００６５】
図９は、図８に示すように形成された半導体ウエハの上面を模式的に示す図である。図９において、すでに説明した部位と同一相当の部位には同一符号を付してある。この例では、半導体チップの四隅のみに導電体２５（２６）などを設けた場合に、さらにその内部に、ガードリングとしてのビアリング３４（３２、３３）を設けるようにしている。このような構成によればビアリング３４（３２、３３）によりその内部への水の浸入防止効果はさらに高くなる。なお、ガードリングは、複数の枠状に形成してさらにその効果を高めることもできる。
【００６６】
次に、本発明のさらに別の実施形態に係る半導体装置の製造方法を図１０ないし図１２を参照して説明する。図１０ないし図１２は、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図である。これらの図は図番の順に続図になっており、さらに図１０ないし図１２の各図では（ａ）、（ｂ）の順に工程が進行する。また、これらの図において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００６７】
まず、図１０（ａ）に示す構造を形成する。図１（ａ）に示した構造との違いは、絶縁膜１１の一部領域に耐腐蝕性導電体４１、４２を形成すること、およびダイシング部１７を内包するように、内部導電体１５Ａｂと導電バリア層１５Ａａとからなる導電体１５Ａを形成することである。導電体１５Ａ、内部導電体１５Ａｂ、および導電バリア層１５Ａａは、図１（ａ）に示した構造において、これら符号中のＡがないものと同様の材質からなる。以下図１０（ｂ）で使用される符号中「Ａ」が含まれるものも、それぞれ図１（ｂ）に示した構造において符号中にＡがないものと同様の関係を有する。
【００６８】
耐腐蝕性導電体４１は、半導体基板１０上に形成されたトランジスタなどの素子（図示せず）とのコンタクトのための導電体である。この導電体４１の形成は、周知の方法を用いて行うことができる。すなわち、例えば、絶縁膜１１にコンタクトホールを形成し、形成されたコンタクトホール内に例えばＴｉＮからなる導電バリア層を例えばＰＶＤ法で形成し、さらにＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によりＷを成膜してコンタクトホール内を埋め込むことによる。
【００６９】
耐腐蝕性導電体４２は、その占める領域として導電体１５Ａのほぼ底面下に位置するように設定されるが、その形成方法は上記の導電体４１と同様に同時に行うことができる。なお、耐腐蝕性導電体４２の幅は、導電体１５Ａより大きくてもよい。
【００７０】
次に、図１０（ｂ）に示す構造を形成する。図１（ｂ）に示す構造との違いは、ダイシング部１７を内包するように形成された導電体１５Ａに重なる位置に、内部導電体２１Ａｂと導電バリア層２１Ａａとからなる導電体２１Ａを形成することである。また、この導電体２１Ａに重なるように、内部導電体２５Ａｂと導電バリア層２５Ａａとからなる導電体２５Ａを形成することである。この実施形態でも、ｌｏｗ−ｋの絶縁膜を３層（絶縁膜１２、１８、２３）形成する以外に、同様にしてさらに多層化することもできる。
【００７１】
次に、図１１（ａ）に示すようにダイシング部１７に溝を加工・形成する。具体的には、まず、フォトリソグラフィー法によりダイシング部１７上のみを開口するように、絶縁膜２３上に形成されたフォトレジスト２７をパターニングする。そして、内部導電体２５Ａｂ、２１Ａｂ、１５Ａｂ（銅）を除去する例えばＨ２Ｏ２とＨＣｌの混合液ウエット液によるエッチングと、導電バリア層２５Ａａ、２１Ａａ、１５Ａａを除去するＣｌ系のガスによるドライエッチングとを交互に行なう。これにより図示するように耐腐蝕性導電体４２に達する溝が形成される。なお、ここで導電体２５Ａ、２１Ａ、１５Ａのエッチングに当たっては、耐腐蝕性導電体４２との選択比の高い条件を用いることで、耐腐蝕性導電体４２をエッチングストッパーとして利用することが可能である。
【００７２】
次に示す図１１（ｂ）、図１２（ａ）、図１２（ｂ）については、それぞれ、すでに説明した図２（ｂ）、図３（ａ）、図３（ｂ）とほぼ同様である。
【００７３】
この実施形態でも、あらかじめダイシング部１７に溝３１を形成すること、およびチップとしての少なくとも四隅においてダイシング部１７の両側に導電体２５Ａ等の壁を形成しておくことで、κ＝３．８以下の絶縁膜１２、１８、２３において生じやすいダイシング時のクラックを防ぐことができる。特に、導電体２５Ａ等の壁により、パッシベーション膜３０にクラックが入った場合でも、絶縁膜１２、１８、２３より硬い導電体２５Ａ等の壁により多層の配線２４、２０、１４に達するようなクラックの進行を防ぐことが可能となる。
【００７４】
さらに、第２の絶縁膜としての絶縁膜２８、パッシベーション膜３０の直下から導電体１５Ａの直下にわたって耐腐蝕性導電体４２が存在することが別の効果を発揮する。すなわち、チップとして切り離された状態では、その少なくとも四隅付近で絶縁膜２８と基板１０との間に露出して耐腐蝕性導電体４２が存在する。よって、これ自体耐腐蝕性を有することと、ｌｏｗ−ｋの絶縁膜１２、１８、２３の直下ではチップとしての少なくとも四隅付近で絶縁膜１１の側面の露出が防止されるようになることから、信頼性をさらに向上させる。なお、半導体チップの四隅以外やｌｏｗ−ｋの絶縁膜１２、１８、２３の直下以外、例えば耐腐蝕性導電体４２の下方で一部絶縁膜１１の側面が露出する場合であっても耐腐蝕性導電体４２が形成される分だけ耐腐蝕性が向上し信頼性改善になる。
【００７５】
また、このようにして製造された半導体ウエハでも、図１２（ｂ）に示すように、ダイシング部１７に溝３１が形成され、溝３１の内部にダイシングラインＤＬが存在することになる。よってダイシング工程が容易化される。ちなみに、ｌｏｗ−ｋの絶縁膜１２、１８、２３をさらに多層化して１１層とし、図１１（ａ）に示す導電体２５Ａ等のエッチングを行なわず溝３１を形成しなかったものを比較のため半導体ウエハとして製造したところ、ダイシング時にダイシングブレードに銅が付着し正常なダイシングが妨げられた。
【００７６】
また、図１０ないし図１２に示す実施形態では、チップとして切り離された状態において、第１の絶縁膜であるｌｏｗ−ｋの絶縁膜１２、１８、２３が少なくとも半導体チップの四隅付近で導電体１５Ａ、２１Ａ、２５Ａ、さらに第２の絶縁膜である絶縁膜２８やパッシベーション膜３０によって覆われるので、低比誘電率である絶縁膜１２、１８、２３が保護され信頼性の向上もなされる。
【００７７】
実際にｌｏｗ−ｋの絶縁膜を１１層としたものを半導体ウエハとして製造しこれをダイシングし、切り出された半導体チップにワイヤーボンディングを行いパッケージングした。これを分解して調べたところ、図４に示すような四隅のみに導電体などが存在する場合でもｌｏｗ−ｋの絶縁膜に膜剥がれやクラックなどのダメージは見られなかった。また、ｌｏｗ−ｋの絶縁膜の下に位置する比誘電率が３．８超の絶縁膜にも膜剥がれやクラックなどのダメージは特に見られなかった。
【００７８】
なお、この実施形態においても図４に示したように導電体２５Ａなどを四隅付近のみに設けるほかに、図５に示したようにこれをリング状に形成する場合があり得る。いずれの場合にも、耐腐蝕性導電体４２についてはリング状に配置するように形成することができる。さらに図９に示したように別途ビアリング３４等を設け水の浸入防止効果を向上するようにしてもよい。
【００７９】
また、内部導電体１５Ａｂ、２１Ａｂ、２５ＡｂはＣｕのほかにＡｌやＳｎなどとしてもよい。なお、内部導電体１５Ａｂ、２１Ａｂ、２５Ａｂに対し、耐腐蝕性導電体４２と同様それ自体耐腐蝕性を有するタングステンを用いた場合は、銅に比較してドライでもウエットでもエッチングしにくいため、生産性の点では不利になる。
【００８０】
次に、本発明のさらに別の実施形態に係る半導体装置を図１３を参照して説明する。図１３は、本発明のさらに別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図である。図１３において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００８１】
この実施形態は、図１ないし図３を用いて説明した実施形態に対して、図１０ないし図１３に示した実施形態における耐腐蝕性導電体４１、４２を追加して構成したものである。したがってその効果は重畳的になる。しかも、ダイシング部１７の絶縁膜２３、１８、１２をウエット液でエッチング除去する際に、耐腐蝕性導電体４２をエッチングストッパーとして利用することもできる。この場合においても、さらに図９に示したように別途ビアリング３４等を設け水の浸入防止効果を向上するようにしてもよい。
【００８２】
【発明の効果】
以上詳述したように、本発明によれば、導電バリア層または耐腐蝕性導電体により耐腐蝕性が発揮され、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図２】図１の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図３】図２の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図４】図１ないし図３に示したプロセスにより形成された半導体ウエハの模式的な上面図（一例）。
【図５】図１ないし図３に示したプロセスにより形成された半導体ウエハの模式的な上面図（別の例）。
【図６】図１ないし図３に示したプロセスにより形成された半導体装置に対する一比較例を示す模式的な断面図。
【図７】図１ないし図３に示したプロセスにより形成された半導体装置に対する別の比較例を示す模式的な断面図。
【図８】本発明の別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図。
【図９】図８に示した半導体装置の模式的な上面図。
【図１０】本発明のさらに別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１１】図１０の続図であって、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１２】図１１の続図であって、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１３】本発明のさらに別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図。
【符号の説明】
１０…半導体基板 １１…絶縁膜（比誘電率３．８超） １２、１８、２３…絶縁膜（ｌｏｗ−ｋ） １３、１９…トップバリア膜 １４、２０、２４…配線 １５、１６、２１、２２、２５、２６、１５Ａ、２１Ａ、２５Ａ…導電体 １５ａ、１６ａ、２１ａ、２２ａ、２５ａ、２６ａ、１５Ａａ、２１Ａａ、２５Ａａ…導電バリア層 １５ｂ、１６ｂ、２１ｂ、２２ｂ、２５ｂ、２６ｂ、１５Ａｂ、２１Ａｂ、２５Ａｂ…内部導電体 １７…ダイシング部 ２７…フォトレジスト２８…絶縁膜（比誘電率３．８超） ２９…パッド ３０…パッシベーション膜 ３１…溝 ３２、３３、３４…ビアリング ３２ａ、３３ａ、３４ａ…導電バリア層 ３２ｂ、３３ｂ、３４ｂ…内部導電体 ４１、４２…耐腐蝕性導電体
ＤＬ…ダイシングライン
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に、比誘電率が３．８以下の絶縁膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
多層化された層間絶縁膜を有する半導体装置（半導体チップ）において、半導体チップ周縁における層間絶縁膜側面をシールしてその信頼性を向上する構造の例として、下記特許文献１に開示されたものがある。これによるとシールする部材には配線などと同材質の導電体が用いられている。
【０００３】
【特許文献１】
特開２０００−２７７４６５号公報
【０００４】
【発明が解決しようとする課題】
近年、半導体装置のさらなる動作速度向上のため、配線抵抗の低抵抗化や、配線の静電容量を低減するように層間絶縁膜の低誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行されている。また、層間絶縁膜は単純なＳｉＯ２膜からフッ素をドープしたＳｉＯ２膜や、あるいは有機成分を含むＳｉＯ２膜をはじめとする低比誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。ちなみに、層間絶縁膜の比誘電率（容量係数）κとしては、従来の４．２から最近では３以下のものも用いられようとしている。
【０００５】
半導体チップに切り出すためのダイシング工程では、その機械的ストレスにより半導体チップとしての信頼性を劣化させることのないように考慮が必要である。この点は、特に層間絶縁膜として上記のような低比誘電率膜が採用されつつある現状において重要である。低比誘電率膜は、例えば、その材料の密度を小さくしたり、あるいは材料中の誘電分極性を排除するなどして得られる。材料密度の低減は、例えば材料を多孔質化（ポーラス化）することにより達成され、このような低比誘電率膜はヤング率などの機械的物性値が低い。
【０００６】
また、低比誘電率膜には、膜中の誘電率を下げるため極性の低い膜構造を採用したものがある。これによると、低比誘電率膜同士、あるいは低比誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が小さくなる。
【０００７】
低比誘電率膜自体の機械的強度の低さや、低比誘電率膜を含む積層膜の界面における密着強度の低さは、ダイシング工程での不都合を生じる原因となり、その結果半導体装置としての信頼性を劣化させることが考えられる。すなわち、ダイシング工程の機械的ストレスが、容易に層間絶縁膜に微小な剥がれや破壊（クラック、バリなど）を生じさせる。層間絶縁膜の破砕面に微小な膜剥がれなどが発生すると、その後の組立工程で膜剥がれが広がり問題が顕在化する。
【０００８】
そこで、ダイシング時の不都合を解消するためには、例えば上記特許文献１に示されるようなダイシング部に溝構造を有する半導体ウエハを採用することができる。この構造では、さらに、層間絶縁膜の側面を導電体でシールすることにより層間絶縁膜への水などの浸入をくい止めることによる信頼性向上の効果もあると考えられる。しかしながら、シールする導電体自体の腐蝕などによる劣化も信頼性にかかわることに注意する必要がある。すなわち、劣化するとシール部材としての有効性が損なわれてしまうおそれがあるからである。
【０００９】
本発明は、上記した事情を考慮してなされたもので、絶縁膜として低比誘電率膜を有する半導体装置において、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆い、その少なくとも外側の側面に導電バリア層を有して形成された導電体と、前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜とを具備することを特徴とする。
【００１１】
また、本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆う導電体と、前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜と、前記半導体基板の少なくとも四隅付近で前記第２の絶縁膜の直下から前記導電体の直下にわたって延在するように形成された耐腐蝕性導電体とを具備することを特徴とする。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法は、半導体ウエハ上に比誘電率が３．８以下の第１の絶縁膜を形成する第１の工程と、前記ウエハにおけるダイシングラインの少なくとも交差点付近で、前記ダイシングラインを挟んで対向しかつ前記第１の絶縁膜を貫通する溝を形成する第２の工程と、前記溝内に導電バリア層を介して導電体層を形成して前記溝を埋め込む第３の工程と、前記導電体層が埋め込まれた溝に挟まれる前記ダイシングラインの少なくとも交差点付近の前記第１の絶縁膜を除去する第４の工程と、前記第１の絶縁膜の除去により露出した前記導電バリア層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第５の工程と、前記第５の工程の後に前記ウエハをダイシングする第６の工程とを具備することを特徴とする。
【００１３】
また、本発明の別の態様に係る半導体装置の製造方法は、半導体ウエハにおけるダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように耐腐蝕性導電体層を形成する第１の工程と、前記耐腐蝕性導電体層が形成されたウエハ全面に比誘電率が３．８以下の第１の絶縁膜を形成する第２の工程と、前記ウエハにおける前記ダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように前記第１の絶縁膜を貫通する溝を形成する第３の工程と、前記溝内に導電体層を形成して前記溝を埋め込む第４の工程と、前記導電体層を貫通して前記耐腐蝕性導電体層に達するように、前記半導体ウエハにおける前記ダイシングラインの少なくとも交差点付近で前記ダイシングラインを内包する溝を形成する第５の工程と、前記溝内に露出した前記導電体層および前記耐腐蝕性導電体層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第６の工程と、前記第６の工程の後に前記ウエハをダイシングする第７の工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の一態様に係る半導体装置によれば、半導体基板上には比誘電率が３．８以下という比較的低比誘電率の絶縁膜が形成される。また半導体基板の少なくとも四隅付近において、絶縁膜の側面には、この低比誘電率の絶縁膜を覆う導電体が存在し、さらにこの導電体の外側の側面を覆って比誘電率が３．８超である第２の絶縁膜が存在する。導電体は、少なくとも第２の絶縁膜側に導電バリア層を有する。
【００１５】
すなわち、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面が導電体によりシールされ、第１の絶縁膜への水の浸入の防止効果が発揮される。また、導電体が第２の絶縁膜によって覆われていることによってもこの効果が向上する。さらに、この導電体の少なくとも外側の側面が導電バリア層のため耐腐蝕性があり、これ自体の劣化が大きく抑制される。
【００１６】
なお、比誘電率が３．８以下の低比誘電率膜には、フッ素がドープされたＳｉＯ２膜（ＳｉＯＦ膜：κ＝３．４〜３．７）、有機シリカ膜（κ＝２．５〜３．０）、ＭＳＱ膜（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ膜：κ＝２．７〜３．０、多孔質化することによりκ＝２．０〜２．５）、ＨＳＱ膜（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ 膜：κ＝３．５〜３．８、多孔質化することによりκ≒２．２）、ＰＡＥ膜（ｐｏｌｙａｒｙｌｅｔｈｅｒ 膜：κ＝２．７〜２．９、多孔質化することによりκ＝２．０〜２．２）、ＰＴＦＥ膜（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ膜：κ＝２．１）などがある。ちなみに、例えばフッ素がドープされたＳｉＯ２膜のヤング率は約４０ＧＰａと比較的小さな値である。
【００１７】
ここで、実施態様としての半導体装置においては、前記導電体は、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、およびタングステン（Ｗ）からなる群より選択された一種を含有する前記導電バリア層を有し、かつ、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を主成分とする。
【００１８】
また、本発明の別の態様に係る半導体装置によれば、半導体基板上には比誘電率が３．８以下という比較的低比誘電率の絶縁膜が形成される。また半導体基板の少なくとも四隅付近において、絶縁膜の側面には、この低比誘電率の絶縁膜を覆う導電体が存在し、さらにこの導電体の外側の側面を覆って比誘電率が３．８超である第２の絶縁膜が存在する。また、半導体基板の少なくとも四隅付近で第２の絶縁膜直下から導電体直下にわたって耐腐蝕性導電体が形成されている。
【００１９】
すなわち、半導体基板の少なくとも四隅付近で第１の絶縁膜の側面が導電体によりシールされ、第１の絶縁膜への水の浸入の防止効果が発揮される。また、導電体が第２の絶縁膜によって覆われていることによってもこの効果が向上する。さらに、半導体基板の少なくとも四隅付近で第２の絶縁膜直下から導電体直下にわたって耐腐蝕性導電体が形成されているので、その耐腐蝕性の分、シール性の維持効果が高い。したがって、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置が提供される。
【００２０】
ここで、実施態様としては、前記導電体は、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を有する。
【００２１】
また、実施態様として、前記耐腐蝕性導電体は、前記半導体基板の全周縁に形成されてもよい。
【００２２】
また、実施態様として、前記耐腐蝕性導電体はタングステン（Ｗ）である。耐腐蝕性導電体として代表的なものである。
【００２３】
さらに、上記の一態様に係る半導体装置および別の態様に係る半導体装置では、共通して以下の実施態様とすることができる。
【００２４】
すなわち、実施態様としての半導体装置において、前記第２の絶縁膜は、前記第１の絶縁膜の上側をも覆い、前記第１の絶縁膜の上側に位置する前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備してもよい。第１の絶縁膜の上側に位置する第２の絶縁膜を貫通して例えばパッド配線を形成するものである。
【００２５】
また、実施態様として、前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備してもよい。導電体パターンを例えば配線とすることができる。さらには、この導電体パターンを上記導電体の内側の半導体基板上でリング状に形成することでいわゆるガードリング（ｇｕａｒｄ ｒｉｎｇ）とすることもできる。これによれば、さらに第１の絶縁膜への水の浸入を防止し信頼性が向上する。
【００２６】
また、実施態様として、前記第１の絶縁膜が、複数の層からなるようにしてもよい。例えば配線の多層化を図るものである。
【００２７】
また、実施態様として、前記導電体が、前記第１の絶縁膜の全側面を覆うリング状に形成されてもよい。リング状に形成されることでさらに信頼性を向上することができる。
【００２８】
また、実施態様として、前記第２の絶縁膜は、ＳｉＯ、ＳｉＮ、ＳｉＣ、およびＳｉＣＮからなる群より選択された一種とすることができる。比誘電率が３．８超のものとして代表的なものである。
【００２９】
また、本発明の一態様に係る半導体装置の製造方法によれば、上記一態様に係る半導体装置を製造できる。よって、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置の製造方法を提供できる。
【００３０】
また、本発明の別の態様に係る半導体装置の製造方法によれば、上記別の態様に係る半導体装置を製造できる。よって、同様に絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置の製造方法を提供できる。
【００３１】
これらの製造方法の実施態様としては、前記第１、第２、および第３の工程（上記一態様の場合）、または、前記第２、第３、および第４の工程（上記別の態様の場合）が、複数回繰り返されるようにしてもよい。この繰り返しにより多層の配線を形成することができる。
【００３２】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１ないし図３は、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図である。これらの図は図番の順に続図になっており、さらに図１ないし図３の各図では（ａ）、（ｂ）の順に工程が進行する。
【００３３】
まず、図１（ａ）に示す構造を形成する。ウエハ状態の半導体基板１０上に比誘電率が３．８超の絶縁膜１１を成膜し、さらにその上に膜厚０．５μｍの比誘電率が例えば２．５の絶縁膜（ｌｏｗ−ｋ膜）１２を全面成膜する。なお、半導体基板１０上の所定の領域には図示していないがトランジスタなどの素子が形成されている。また、比誘電率が３．８超の絶縁膜１１には、周知の方法により必要な位置に素子とのコンタクトのための縦方向の導電体が形成される。
【００３４】
次に、配線（導電体パターン）１４を形成するための溝、およびダイシング部１７付近の図示するような導電体１５、１６を形成するための溝を、レジスト（図示せず）に対するリソグラフィー法によるパターニングと絶縁膜１２に対するＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法を適用して形成する。そして形成された溝の側壁および底面を含めて全面に導電バリア層（例えばＴａＮやＴａ）１４ａ、１５ａ、１６ａを、さらにその上にＣｕ層をそれぞれ例えばＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で成膜する。
【００３５】
なお、導電体１５、１６を形成するための溝は、ダイシングラインを内包するように設定された線状のダイシング部１７を挟んで向い合う溝である。この溝は絶縁膜１２を貫通し、少なくとも完成されるべき半導体チップとしての四隅付近に設けられる。図でダイシング部１７は紙面に垂直な方向に延びている。
【００３６】
次に、上記ＰＶＤで形成された膜をシードとして電解めっきにより銅膜を成長させ上記形成された溝を銅で埋める。さらに絶縁膜１２上に成長した銅膜および導電バリア層１４ａ、１５ａ、１６ａをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で除去し、導電バリア層１４ａと内部導電体（銅）１４ｂからなる配線１４、および導電バリア層１５ａ、１６ａと内部導電体（銅）１５ｂ、１６ｂからなる導電体１５、１６を図示するように形成する。導電体１５、１６は図示するように基板面方向に沿って、銅がバリア材で挟まれた３層構造になる。
【００３７】
続いて、例えばＳｉＣＮからなるトップバリア膜１３を全面的に例えば５０ｎｍ成膜する。トップバリア膜１３は絶縁膜であり、上側に位置する配線などとの接続を要する位置では、上層の絶縁膜についてのビアホールの開孔時に除去される。
【００３８】
次に、図１（ｂ）に示す構造を形成する。まず、図１（ａ）に示す状態に続いて、膜厚１μｍの比誘電率が例えば２．５の絶縁膜（ｌｏｗ−ｋ膜）１８を全面成膜する。絶縁膜１８は絶縁膜１２と同様のものを用いることができる。そして、配線２０の一部としてのビアを形成するためのビアホール（例えば直径０．３μｍ）およびダイシング部１７付近の図示するような導電体２１、２２を形成するための溝を、レジスト（図示せず）に対するリソグラフィー法によるパターニングと絶縁膜１８およびトップバリア膜１３に対するＲＩＥ法とを適用して形成する。
【００３９】
さらに、配線（導電体パターン）２０を形成するための溝を、絶縁膜１８の厚さの約半分の０．５μｍの深さで同様なリソグラフィー法によるパターニングとＲＩＥ法とを適用して形成する。配線２０には、必要な位置に図示するように下層との接続のためのビア（導電性接続体）が含まれる。
【００４０】
そして形成された溝およびビアホールの側壁および底面を含めて全面に導電バリア層（材質は例えばＴａＮやＴａ）２０ａ、２１ａ、２２ａを、さらにその上にＣｕ層をそれぞれ例えばＰＶＤ法で成膜する。なお、導電体２１、２２を形成するための溝は、下に位置する導電体１５、１６に重なるように位置設定しておく。この溝は絶縁膜１８およびトップバリア膜１３を貫通する。
【００４１】
次に、上記ＰＶＤで形成された膜をシードとして電解めっきにより銅膜を成長させ上記溝を銅で埋める。さらに絶縁膜１８上に成長した銅膜および導電バリア層２０ａ、２１ａ、２２ａをＣＭＰ法で除去し、導電バリア層２０ａと内部導電体（銅）２０ｂからなる配線２０、および導電バリア層２１ａ、２２ａと内部導電体（銅）２１ｂ、２２ｂからなる導電体２１、２２を図示するように形成する。続いて、例えばＳｉＣＮからなるトップバリア膜１９を全面的に例えば５０ｎｍ成膜する。トップバリア膜１９は絶縁膜であり、上側に位置する配線などとの接続を要する位置では、上層の絶縁膜についてのビアホールの開孔時に除去される。
【００４２】
図１（ｂ）についての以上の説明は、導電バリア層２４ａと内部導電体（銅）２４ｂからなる配線（導電体パターン）２４、および導電バリア層２５ａ、２６ａと内部導電体（銅）２５ｂ、２６ｂからなる導電体２５、２６、並びに絶縁膜２３およびトップバリア膜１９について、それぞれ、導電バリア層２０ａと内部導電体（銅）２０ｂからなる配線２０、および導電バリア層２１ａ、２２ａと内部導電体（銅）２１ｂ、２２ｂからなる導電体２１、２２、並びに絶縁膜１８およびトップバリア膜１３と同様である。なお、この例では、以上のように配線を有するｌｏｗ−ｋの絶縁膜を３層（絶縁膜１２、１８、２３）形成したが、同様にしてさらに多層化することもできる（例えば計６層ないし１１層）。
【００４３】
次に、図２（ａ）に示すようにダイシング部１７に溝を加工・形成する。具体的には、まず、フォトリソグラフィー法によりダイシング部１７上のみを開口するように、絶縁膜２３上に形成されたフォトレジスト２７をパターニングする。そして、バリア材や銅を除去せずに絶縁膜２３、１８、１２を除去できる例えばウエット液で絶縁膜２３、１８、１２などをエッチング除去する。ウエット液には例えばフッ酸（ＨＦ）を用いることができる。このエッチングにおいてｌｏｗ−ｋの絶縁膜１２の下に位置する絶縁膜１１もわずかに除去されることがあるが特に問題はない。
【００４４】
なお、このエッチングは、絶縁膜２３、１８、１２などの合計の厚さにより、ＲＩＥ法のようなドライエッチングと上記ウエットエッチングとを使い分けるようにしてもよい。すなわち、厚みが比較的薄い場合にはドライエッチングを用いても生産性にはあまり影響がない。ドライエッチングでは導電体２５、２６などとの選択比の高い条件を用いる。
【００４５】
エッチングが終了したら、次に、図２（ｂ）に示すように、例えばＴＥＯＳ（テトラエチルオルソシリケートグラス）による比誘電率４．２の絶縁膜２８を全面に成膜しダイシング部１７の溝の側壁および底面にもこれを堆積させる。さらに、図３（ａ）に示すように、絶縁膜２８の一部を開孔し例えばアルミニウムのパッド２９（導電体パターン）を配線２４と接続するように形成する。最後に、パッド２９のうちの外部との接続部位を除いた全面に例えば比誘電率４．７のＳｉＮからなるパッシベーション膜３０を形成する。パッシベーション膜３０は、ダイシング部１７の溝の側壁および底面にも堆積させる。
【００４６】
以上のようにして製造された半導体ウエハには、図３（ｂ）に示すように、ダイシング部１７に溝３１が形成され、溝３１の内部にダイシングラインＤＬが存在することになる。半導体装置として組み立てるには、この半導体ウエハをダイシングラインＤＬで切断して半導体チップとして切り離し、切り離された半導体チップを例えばボンディングワイヤで外部と電気接続したうえでパッケージングする。
【００４７】
この実施形態では、あらかじめダイシング部１７に溝３１を形成すること、およびチップとしての少なくとも四隅においてダイシング部１７の両側に導電体２５、２６などの壁を形成しておくことで、κ＝３．８以下の絶縁膜１２、１８、２３において生じやすいダイシング時のクラックを防ぐことができる。特に、導電体２５、２６などの壁により、パッシベーション膜３０にクラックが入った場合でも、絶縁膜１２、１８、２３より硬い導電体２５、２６などの壁により多層の配線２４、２０、１４に達するようなクラックの進行を防ぐことが可能となる。
【００４８】
さらに、パッシベーション膜３０にクラック等が入った場合にクラックを介して半導体チップの内部に水が浸入することも、導電体２５、２６などの壁が防止し得る。しかも、この導電体２５、２６などの外側の側面が導電バリア層２５ａ、２６ａなどからなり耐腐蝕性を有する。導電バリア層２５ａ、２６ａは、前述のように、例えばＴａなどの高融点のメタルやこれを含有するＴａＮからなる。これらの導電物質は、ＣｕやＡｌのような配線の主成分として多用される低融点メタルに比べて腐食しにくい。
【００４９】
したがって、腐蝕（コロージョン）により導電体２５、２６などがシール機能を喪失するまでの時間は大幅に延長される。よって、絶縁膜１２、１８、２３への水の浸入を有効に防止し信頼性向上に好適な半導体装置が提供される。この点は、後述するように、導電体２５、２６などによる壁を半導体基板１０上でリング状に形成した場合にさらに顕著である。なお、半導体チップ内に水が浸入すると、配線１４、２０、２４などの腐蝕が発生しその結果オープン不良やショート不良に至りやすくなる。また半導体チップとしての外観にも影響がある。
【００５０】
この実施形態における耐腐蝕性の向上は、ダイシングのための溝３１を形成するのに、導電体２５、２６などをエッチング除去するに及ばないことに起因している。すなわち、溝３１を形成するため導電体２５、２６などをエッチング除去する場合には、エッチングで形成される溝の側壁には導電バリア層が存在し得ず、腐蝕しやすい表面となってしまう。しかも、エッチングの後処理が不十分な場合には溝にエッチング時の副生成物質として例えばＲＩＥ時のガスが付着残留する。例えば導電体２５、２６などの露出面が銅である場合には、パッシベーション膜３０のクラックなどによって微量の水が浸入しても残留物と反応し腐蝕が発生する可能性がある。
【００５１】
また、この実施形態では、半導体チップを切り出す前のウエハの状態で、ダイシングラインＤＬを内包するようにあらかじめ溝３１が形成された状態となる。よってダイシング工程が容易化される。また、チップとして切り離された状態において、第１の絶縁膜である絶縁膜（ｌｏｗ−ｋ膜）１２、１８、２３が少なくとも半導体チップの四隅付近で導電体１５、２１、２５（１６、２２、２６）、さらに第２の絶縁膜である絶縁膜２８やパッシベーション膜３０によって覆われるので、低比誘電率である絶縁膜１２、１８、２３が保護される。
【００５２】
また、ダイシングのための溝３１を形成するためのエッチング対象が絶縁膜１２、１８、２３となるので、金属をエッチングするより生産性が高く、この点は配線を有する絶縁膜がさらに積層され、例えば厚さで１０μｍ程度の６層ないし１０層まで多層化された場合一段と有利になる。加えて、導電体２５、２６などに挟まれた絶縁膜２３、１８、１２などのエッチングは、導電体２５、２６などとの材質の相違に起因してこれをドライではなくウエットで容易に行なうことが可能であり、この点でもより生産性が向上する。これはエッチングの際、選択比を利用して基板面方向へのサイドエッチングを制御し得る構造にしたことによる利点である。
【００５３】
図４は、上記のようにして形成された半導体ウエハの模式的な上面図（一例）である。図４においてすでに説明した部位と同一相当の部位には同一符号を付してある。
【００５４】
図４に再度示すように、溝３１内部にダイシングラインＤＬが存在し、ダイシングラインＤＬの交差点付近では、半導体チップとしての四隅に沿って基板面横方向に３層構造の導電体２５、２６などが存在する。なお、半導体チップとしての四隅近くに沿ってのみ導電体２５、２６などを設けたのは、形状的特性から特にこの部位がパッケージング工程時や製品としての使用時の応力発生の大きい部位だからである。すなわち、応力発生による信頼性の低下に備えるうえで、特に重要な部位であることによる。また、例えば絶縁層数がさほど多くなくダイシングの困難性がそれほど顕著にならない場合などは、溝３１も適宜ダイシングラインＤＬの交差点付近のみに設けるようにしてもよい。
【００５５】
図５は、上記のようにして形成された半導体ウエハの模式的な上面図（別の例）である。図５においてすでに説明した部位と同一相当の部位には同一符号を付してある。この例では、基板面横方向に３層構造の導電体２５、２６などは個々の半導体チップに対しリング状に形成されている。このようにすることでさらにクラックの進入や水の浸入が防止され得るため信頼性向上が期待できる。
【００５６】
実際にｌｏｗ−ｋの絶縁膜を１１層としたものを半導体ウエハとして製造してこれをダイシングし、切り出された半導体チップにワイヤーボンディングを行ないパッケージングした。これを分解して調べたところ、図４に示すような四隅のみに導電体などが存在する場合でも、ｌｏｗ−ｋの絶縁膜に膜剥がれやクラックなどのダメージは見られなかった。また、ｌｏｗ−ｋの絶縁膜の下に位置する比誘電率３．８超の絶縁膜のうち、ダイシングにより半導体チップの側面に露出する部位にも膜剥がれやクラックなどのダメージは特に見られなかった。
【００５７】
さらに、パッケージングの後１５０℃の耐久試験（ＴＣＴ：ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｅ ｔｅｓｔ）を５００時間行ない、その後に１００℃、１００％ＲＨの高湿試験を１００時間行なった。この試験後のパッケージを分解したが、ｌｏｗ−ｋの絶縁膜にクラックや剥がれのダメージは発生せず、かつダイシング部分に隣接する導電体や配線に腐蝕は発生しなかった。
【００５８】
なお、以上の説明では、導電体１５、２１、２５（１６、２２、２６）の構造として、内部導電体がＣｕ、外側（導電バリア層）がＴａまたはＴａＮとなる例を挙げているが、内部導電体をＡｌやＳｎ、外側をＴｉ、Ｚｒ、Ｗまたはこれらを含む合金もしくは化合物とするようにしてもよい。また、絶縁膜２８およびパッシベーション膜３０は、それぞれ、ＴＥＯＳによる膜（ＳｉＯ膜）とＳｉＮ膜としたが、これ以外にもＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどから適宜選択して用いてもよい。
【００５９】
次に、比較例について述べる。まず、図６に断面構成を示すように、図３（ｂ）に示す構成から溝３１および導電体１５、１６、２１、２２、２５、２６を取り除いた構造のウエハ状態の試料を用意した。ただし、ｌｏｗ−ｋの絶縁膜１２、１８、２３はさらに多層化して計１１層のものとした。
【００６０】
このようにして形成されたウエハをダイシング部でカットし、切り出された半導体チップにワイヤーボンディングを行いパッケージングした。これを分解して調べたところ、ｌｏｗ−ｋの絶縁膜に膜剥がれやクラックが観察された。特に、ワイヤーボンディングされた箇所を樹脂で封止する際の熱とストレスで膜剥がれが大きく広がり、一部のワイヤーボンディングされたパッドや上層の絶縁膜の配線などでオープン不良が発生していた。このようにダイシング用の溝がない構成では、絶縁膜などの積層厚が厚い場合に、水の浸入防止以前の問題が発生し得る。
【００６１】
さらに、別の比較例として、上記比較例と同様に導電体２５、２６などによる壁のない構成で、絶縁膜１２、１８、２３などが計１１層の試料について、ダイシング部１７に溝を形成してダイシングが容易化される構造にする試みを行った。具体的には図７に示すように、パターニングされたフォトレジスト２７をマスクとして、フルオロカーボン（ＣＦ）系ガスを使用するドライエッチングによって絶縁膜１２、１８、２３などに溝形成を行ない、この後フォトレジスト２７を除去したうえで、図３（ｂ）に示したような絶縁膜２８、パッシベーション膜３０を形成した。しかし、１１層の絶縁膜の膜厚が１０μｍ以上あり１枚のウエハを処理するのに３０分かかり生産性と製造コストに問題があった。
【００６２】
また、ウエットでエッチング処理してみたが、ダイシング部１７から基板面横方向に１０μｍ程度サイドエッチングが進み、除去されるべき範囲を大きく超えて絶縁膜がエッチングされてしまった。また、その際に各層の絶縁膜の界面付近のウエット耐性が悪く、界面にスリット状のエッチングが発生しているところが観察された。水の浸入防止以前の問題である。
【００６３】
次に、本発明の別の実施形態に係る半導体装置を図８を参照して説明する。図８は、本発明の別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図である。図８において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００６４】
この実施形態は、絶縁膜１２、１８、２３にいわゆるガードリングを設けるようにしたものである。ガードリングは、半導体チップの周縁近傍の層間絶縁膜内部に設けられた導電体の枠であり、そのさらに内側の絶縁膜を水の浸入から保護する機能を有する。この実施形態においてガードリングとしてのビアリング３２、３３、３４は、図３に示した実施形態の配線１４、２０、２４や導電体１５、２１、２５を形成する工程と同じ工程により形成できる。すなわち、ビアリング３２、３３、３４は、それぞれ内部導電体３２ｂ、３３ｂ、３４ｂと導電バリア層３２ａ、３３ａ、３４ａとからなっており、かつ図示の紙面に垂直の方向に延びて形成されることにより全体としてリング状になる。
【００６５】
図９は、図８に示すように形成された半導体ウエハの上面を模式的に示す図である。図９において、すでに説明した部位と同一相当の部位には同一符号を付してある。この例では、半導体チップの四隅のみに導電体２５（２６）などを設けた場合に、さらにその内部に、ガードリングとしてのビアリング３４（３２、３３）を設けるようにしている。このような構成によればビアリング３４（３２、３３）によりその内部への水の浸入防止効果はさらに高くなる。なお、ガードリングは、複数の枠状に形成してさらにその効果を高めることもできる。
【００６６】
次に、本発明のさらに別の実施形態に係る半導体装置の製造方法を図１０ないし図１２を参照して説明する。図１０ないし図１２は、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図である。これらの図は図番の順に続図になっており、さらに図１０ないし図１２の各図では（ａ）、（ｂ）の順に工程が進行する。また、これらの図において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００６７】
まず、図１０（ａ）に示す構造を形成する。図１（ａ）に示した構造との違いは、絶縁膜１１の一部領域に耐腐蝕性導電体４１、４２を形成すること、およびダイシング部１７を内包するように、内部導電体１５Ａｂと導電バリア層１５Ａａとからなる導電体１５Ａを形成することである。導電体１５Ａ、内部導電体１５Ａｂ、および導電バリア層１５Ａａは、図１（ａ）に示した構造において、これら符号中のＡがないものと同様の材質からなる。以下図１０（ｂ）で使用される符号中「Ａ」が含まれるものも、それぞれ図１（ｂ）に示した構造において符号中にＡがないものと同様の関係を有する。
【００６８】
耐腐蝕性導電体４１は、半導体基板１０上に形成されたトランジスタなどの素子（図示せず）とのコンタクトのための導電体である。この導電体４１の形成は、周知の方法を用いて行うことができる。すなわち、例えば、絶縁膜１１にコンタクトホールを形成し、形成されたコンタクトホール内に例えばＴｉＮからなる導電バリア層を例えばＰＶＤ法で形成し、さらにＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によりＷを成膜してコンタクトホール内を埋め込むことによる。
【００６９】
耐腐蝕性導電体４２は、その占める領域として導電体１５Ａのほぼ底面下に位置するように設定されるが、その形成方法は上記の導電体４１と同様に同時に行うことができる。なお、耐腐蝕性導電体４２の幅は、導電体１５Ａより大きくてもよい。
【００７０】
次に、図１０（ｂ）に示す構造を形成する。図１（ｂ）に示す構造との違いは、ダイシング部１７を内包するように形成された導電体１５Ａに重なる位置に、内部導電体２１Ａｂと導電バリア層２１Ａａとからなる導電体２１Ａを形成することである。また、この導電体２１Ａに重なるように、内部導電体２５Ａｂと導電バリア層２５Ａａとからなる導電体２５Ａを形成することである。この実施形態でも、ｌｏｗ−ｋの絶縁膜を３層（絶縁膜１２、１８、２３）形成する以外に、同様にしてさらに多層化することもできる。
【００７１】
次に、図１１（ａ）に示すようにダイシング部１７に溝を加工・形成する。具体的には、まず、フォトリソグラフィー法によりダイシング部１７上のみを開口するように、絶縁膜２３上に形成されたフォトレジスト２７をパターニングする。そして、内部導電体２５Ａｂ、２１Ａｂ、１５Ａｂ（銅）を除去する例えばＨ２Ｏ２とＨＣｌの混合液ウエット液によるエッチングと、導電バリア層２５Ａａ、２１Ａａ、１５Ａａを除去するＣｌ系のガスによるドライエッチングとを交互に行なう。これにより図示するように耐腐蝕性導電体４２に達する溝が形成される。なお、ここで導電体２５Ａ、２１Ａ、１５Ａのエッチングに当たっては、耐腐蝕性導電体４２との選択比の高い条件を用いることで、耐腐蝕性導電体４２をエッチングストッパーとして利用することが可能である。
【００７２】
次に示す図１１（ｂ）、図１２（ａ）、図１２（ｂ）については、それぞれ、すでに説明した図２（ｂ）、図３（ａ）、図３（ｂ）とほぼ同様である。
【００７３】
この実施形態でも、あらかじめダイシング部１７に溝３１を形成すること、およびチップとしての少なくとも四隅においてダイシング部１７の両側に導電体２５Ａ等の壁を形成しておくことで、κ＝３．８以下の絶縁膜１２、１８、２３において生じやすいダイシング時のクラックを防ぐことができる。特に、導電体２５Ａ等の壁により、パッシベーション膜３０にクラックが入った場合でも、絶縁膜１２、１８、２３より硬い導電体２５Ａ等の壁により多層の配線２４、２０、１４に達するようなクラックの進行を防ぐことが可能となる。
【００７４】
さらに、第２の絶縁膜としての絶縁膜２８、パッシベーション膜３０の直下から導電体１５Ａの直下にわたって耐腐蝕性導電体４２が存在することが別の効果を発揮する。すなわち、チップとして切り離された状態では、その少なくとも四隅付近で絶縁膜２８と基板１０との間に露出して耐腐蝕性導電体４２が存在する。よって、これ自体耐腐蝕性を有することと、ｌｏｗ−ｋの絶縁膜１２、１８、２３の直下ではチップとしての少なくとも四隅付近で絶縁膜１１の側面の露出が防止されるようになることから、信頼性をさらに向上させる。なお、半導体チップの四隅以外やｌｏｗ−ｋの絶縁膜１２、１８、２３の直下以外、例えば耐腐蝕性導電体４２の下方で一部絶縁膜１１の側面が露出する場合であっても耐腐蝕性導電体４２が形成される分だけ耐腐蝕性が向上し信頼性改善になる。
【００７５】
また、このようにして製造された半導体ウエハでも、図１２（ｂ）に示すように、ダイシング部１７に溝３１が形成され、溝３１の内部にダイシングラインＤＬが存在することになる。よってダイシング工程が容易化される。ちなみに、ｌｏｗ−ｋの絶縁膜１２、１８、２３をさらに多層化して１１層とし、図１１（ａ）に示す導電体２５Ａ等のエッチングを行なわず溝３１を形成しなかったものを比較のため半導体ウエハとして製造したところ、ダイシング時にダイシングブレードに銅が付着し正常なダイシングが妨げられた。
【００７６】
また、図１０ないし図１２に示す実施形態では、チップとして切り離された状態において、第１の絶縁膜であるｌｏｗ−ｋの絶縁膜１２、１８、２３が少なくとも半導体チップの四隅付近で導電体１５Ａ、２１Ａ、２５Ａ、さらに第２の絶縁膜である絶縁膜２８やパッシベーション膜３０によって覆われるので、低比誘電率である絶縁膜１２、１８、２３が保護され信頼性の向上もなされる。
【００７７】
実際にｌｏｗ−ｋの絶縁膜を１１層としたものを半導体ウエハとして製造しこれをダイシングし、切り出された半導体チップにワイヤーボンディングを行いパッケージングした。これを分解して調べたところ、図４に示すような四隅のみに導電体などが存在する場合でもｌｏｗ−ｋの絶縁膜に膜剥がれやクラックなどのダメージは見られなかった。また、ｌｏｗ−ｋの絶縁膜の下に位置する比誘電率が３．８超の絶縁膜にも膜剥がれやクラックなどのダメージは特に見られなかった。
【００７８】
なお、この実施形態においても図４に示したように導電体２５Ａなどを四隅付近のみに設けるほかに、図５に示したようにこれをリング状に形成する場合があり得る。いずれの場合にも、耐腐蝕性導電体４２についてはリング状に配置するように形成することができる。さらに図９に示したように別途ビアリング３４等を設け水の浸入防止効果を向上するようにしてもよい。
【００７９】
また、内部導電体１５Ａｂ、２１Ａｂ、２５ＡｂはＣｕのほかにＡｌやＳｎなどとしてもよい。なお、内部導電体１５Ａｂ、２１Ａｂ、２５Ａｂに対し、耐腐蝕性導電体４２と同様それ自体耐腐蝕性を有するタングステンを用いた場合は、銅に比較してドライでもウエットでもエッチングしにくいため、生産性の点では不利になる。
【００８０】
次に、本発明のさらに別の実施形態に係る半導体装置を図１３を参照して説明する。図１３は、本発明のさらに別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図である。図１３において、すでに説明した部位と同一相当の部位には同一符号を付してその説明を省略する。
【００８１】
この実施形態は、図１ないし図３を用いて説明した実施形態に対して、図１０ないし図１３に示した実施形態における耐腐蝕性導電体４１、４２を追加して構成したものである。したがってその効果は重畳的になる。しかも、ダイシング部１７の絶縁膜２３、１８、１２をウエット液でエッチング除去する際に、耐腐蝕性導電体４２をエッチングストッパーとして利用することもできる。この場合においても、さらに図９に示したように別途ビアリング３４等を設け水の浸入防止効果を向上するようにしてもよい。
【００８２】
【発明の効果】
以上詳述したように、本発明によれば、導電バリア層または耐腐蝕性導電体により耐腐蝕性が発揮され、絶縁膜への水の浸入を有効に防止し信頼性向上に好適な半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図２】図１の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図３】図２の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図４】図１ないし図３に示したプロセスにより形成された半導体ウエハの模式的な上面図（一例）。
【図５】図１ないし図３に示したプロセスにより形成された半導体ウエハの模式的な上面図（別の例）。
【図６】図１ないし図３に示したプロセスにより形成された半導体装置に対する一比較例を示す模式的な断面図。
【図７】図１ないし図３に示したプロセスにより形成された半導体装置に対する別の比較例を示す模式的な断面図。
【図８】本発明の別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図。
【図９】図８に示した半導体装置の模式的な上面図。
【図１０】本発明のさらに別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１１】図１０の続図であって、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１２】図１１の続図であって、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示すプロセス図。
【図１３】本発明のさらに別の実施形態に係る半導体装置（ウエハ状態）を模式的な断面で示す図。
【符号の説明】
１０…半導体基板 １１…絶縁膜（比誘電率３．８超） １２、１８、２３…絶縁膜（ｌｏｗ−ｋ） １３、１９…トップバリア膜 １４、２０、２４…配線 １５、１６、２１、２２、２５、２６、１５Ａ、２１Ａ、２５Ａ…導電体 １５ａ、１６ａ、２１ａ、２２ａ、２５ａ、２６ａ、１５Ａａ、２１Ａａ、２５Ａａ…導電バリア層 １５ｂ、１６ｂ、２１ｂ、２２ｂ、２５ｂ、２６ｂ、１５Ａｂ、２１Ａｂ、２５Ａｂ…内部導電体 １７…ダイシング部 ２７…フォトレジスト２８…絶縁膜（比誘電率３．８超） ２９…パッド ３０…パッシベーション膜 ３１…溝 ３２、３３、３４…ビアリング ３２ａ、３３ａ、３４ａ…導電バリア層 ３２ｂ、３３ｂ、３４ｂ…内部導電体 ４１、４２…耐腐蝕性導電体
ＤＬ…ダイシングライン
Claims (15)
- 半導体基板と、
前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、
前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆い、その少なくとも外側の側面に導電バリア層を有して形成された導電体と、
前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜と
を具備することを特徴とする半導体装置。 - 前記導電体は、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、およびタングステン（Ｗ）からなる群より選択された一種を含有する前記導電バリア層を有し、かつ、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を主成分とすることを特徴とする請求項１記載の半導体装置。
- 半導体基板と、
前記半導体基板上に形成され、比誘電率が３．８以下である第１の絶縁膜と、
前記半導体基板の少なくとも四隅付近で前記第１の絶縁膜の側面を覆う導電体と、
前記導電体の外側の側面を覆い、比誘電率が３．８超である第２の絶縁膜と、
前記半導体基板の少なくとも四隅付近で前記第２の絶縁膜の直下から前記導電体の直下にわたって延在するように形成された耐腐蝕性導電体と
を具備することを特徴とする半導体装置。 - 前記導電体は、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびスズ（Ｓｎ）からなる群より選択された一種を有することを特徴とする請求項３記載の半導体装置。
- 前記耐腐蝕性導電体は、前記半導体基板の全周縁に形成されたことを特徴とする請求項３記載の半導体装置。
- 前記耐腐蝕性導電体は、タングステン（Ｗ）であることを特徴とする請求項３記載の半導体装置。
- 前記第２の絶縁膜は、前記第１の絶縁膜の上側をも覆い、
前記第１の絶縁膜の上側に位置する前記第２の絶縁膜を貫通して設けられた導電体パターンをさらに具備することを特徴とする請求項１または３記載の半導体装置。 - 前記第１の絶縁膜に埋め込み形成された導電体パターンをさらに具備することを特徴とする請求項１または３記載の半導体装置。
- 前記第１の絶縁膜が、複数の層からなることを特徴とする請求項１または３記載の半導体装置。
- 前記導電体が、前記第１の絶縁膜の全側面を覆うリング状に形成されていることを特徴とする請求項１または３記載の半導体装置。
- 前記第２の絶縁膜は、ＳｉＯ、ＳｉＮ、ＳｉＣ、およびＳｉＣＮからなる群より選択された一種であることを特徴とする請求項１または３記載の半導体装置。
- 半導体ウエハ上に比誘電率が３．８以下の第１の絶縁膜を形成する第１の工程と、
前記ウエハにおけるダイシングラインの少なくとも交差点付近で、前記ダイシングラインを挟んで対向しかつ前記第１の絶縁膜を貫通する溝を形成する第２の工程と、
前記溝内に導電バリア層を介して導電体層を形成して前記溝を埋め込む第３の工程と、
前記導電体層が埋め込まれた溝に挟まれる前記ダイシングラインの少なくとも交差点付近の前記第１の絶縁膜を除去する第４の工程と、
前記第１の絶縁膜の除去により露出した前記導電バリア層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第５の工程と、
前記第５の工程の後に前記ウエハをダイシングする第６の工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第１、第２、および第３の工程は、複数回繰り返されることを特徴とする請求項１２記載の半導体装置の製造方法。
- 半導体ウエハにおけるダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように耐腐蝕性導電体層を形成する第１の工程と、
前記耐腐蝕性導電体層が形成されたウエハ全面に比誘電率が３．８以下の第１の絶縁膜を形成する第２の工程と、
前記ウエハにおける前記ダイシングラインの少なくとも交差点付近で、該ダイシングラインを内包するように前記第１の絶縁膜を貫通する溝を形成する第３の工程と、
前記溝内に導電体層を形成して前記溝を埋め込む第４の工程と、
前記導電体層を貫通して前記耐腐蝕性導電体層に達するように、前記半導体ウエハにおける前記ダイシングラインの少なくとも交差点付近で前記ダイシングラインを内包する溝を形成する第５の工程と、
前記溝内に露出した前記導電体層および前記耐腐蝕性導電体層を覆うように比誘電率３．８超の第２の絶縁膜を形成する第６の工程と、
前記第６の工程の後に前記ウエハをダイシングする第７の工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第２、第３、および第４の工程は、複数回繰り返されることを特徴とする請求項１４記載の半導体装置の製造方法。
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