JP2011222939A - 半導体ウエハとその製造方法、及び半導体チップ - Google Patents

半導体ウエハとその製造方法、及び半導体チップ Download PDF

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Abstract

【課題】半導体チップ領域内へのクラック伝播を抑制でき新規な構造を持つ金属リングを有する半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子が形成された第１半導体チップ領域と、半導体素子が形成された第２半導体チップ領域と、第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、第１半導体チップ領域は、第１半導体チップ領域に形成された半導体素子を囲む金属リングを含み、金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の第１半導体チップ領域外側の側面が、下側金属層の外側の側面と揃っているか、または、下側金属層の外側の側面に対して第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている。
【選択図】図２−３

Description

本発明は、半導体ウエハを切断して個々の半導体チップを分離する技術に関する。
半導体ウエハ上に、スクライブ領域を介して多数の半導体チップが形成される。半導体ウエハがスクライブ領域で切断されて、個々の半導体チップが分離される。切断時にスクライブ領域で発生したクラックが、半導体チップ内に伝播すると、半導体チップが破壊される。
通常、半導体チップには、その縁に沿って耐湿リングが形成される。耐湿リングのさらに外側に、半導体チップ内へのクラック伝播を抑制するための金属リングを形成する技術が提案されている。クラック伝播を抑制する金属リングに関し、クラック伝播抑制効果をより高める技術が望まれる。
特開２００８−２７０７２０号公報
本発明の一目的は、半導体チップ領域内へのクラック伝播を抑制でき新規な構造を持つ金属リングを有する半導体ウエハ、そのような半導体ウエハの製造方法、及び、そのような半導体ウエハから分割された半導体チップを提供することである。
本発明の一観点によれば、半導体素子が形成された第１半導体チップ領域と、半導体素子が形成された第２半導体チップ領域と、前記第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、前記第１半導体チップ領域は、前記第１半導体チップ領域に形成された半導体素子を囲む金属リングを含み、前記金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第１半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている半導体ウエハが提供される。
金属リングの第１半導体チップ領域外側側面の、庇状に突き出す構造が抑制されている。これにより、金属リングの第１半導体チップ領域外側側面に沿ったクラックの伝播が容易になり、クラック伝播に起因した金属リングの破壊が抑制される。第１半導体チップ領域内へのクラック伝播が抑制される。
図１は、本発明の実施例によるクラック防御リング構造を備えた半導体ウエハを概略的に示す平面図である。 図２Ａ〜図２Ｄは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図２Ｅ、図２Ｆは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図３は、第１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックが層間絶縁膜界面を伝播する場合）。 図４は、実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックが基板内を伝播する場合）。 図５は、第１実施例の変形例の半導体ウエハを示す概略断面図である。 図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図７は、第２実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である。 図８は、第３実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図９は、第３実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である。 図１０は、第４実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１１Ａ〜図１１Ｃは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１１Ｄは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１１Ｅは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１１Ｆは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１１Ｇは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１１Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。 図１２は、第６実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１３は、第７実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１４は、第８実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１５は、第９実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１６は、クラック防御リングのスクライブ領域側側面に生じた庇状部分を示す概略断面図である。 図１７は、第１０実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図１８は、第１０実施例の変形例の半導体ウエハの概略的な厚さ方向断面図である。 図１９は、第１１実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。 図２０は、第１１実施例の変形例の半導体ウエハの概略的な厚さ方向断面図である。
まず、図１〜図４を参照して、本発明の第１実施例によるクラック防御リング構造について説明する。ここで、金属層を積層して形成されたクラック防御リングと、その下方に配置されるクラック防御絶縁膜と、クラック防御リングの最上層の金属層上面を露出するクラック防御窓とを含む構造を、クラック防御リング構造と呼ぶこととする。
図１は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を概略的に示す平面図である。半導体ウエハ１０１上に、複数の半導体チップ領域１０２が、行列状に配置されている。隣接する半導体チップ領域１０２の間に、スクライブ領域１０３が画定されている。半導体ウエハ１０１は、スクライブ領域１０３の中心線（スクライブセンター）１０３ｃに沿って切断されて、各半導体チップ１０２が分離される。
各半導体チップ領域１０２の最外周部分に、半導体チップ領域１０２の縁に沿って、第１実施例のクラック防御リング１０５が形成されている。クラック防御リング１０５より内側を半導体チップ領域１０２と呼び、クラック防御リング１０５より外側をスクライブ領域１０３と呼ぶこととする。クラック防御リング１０５は、半導体ウエハ１０１の切断時にスクライブ領域１０３で発生したクラックの、半導体チップ領域１０２内への伝播を防御するために設けられている。
各半導体チップ領域１０２の、クラック防御リング１０５の内側に、半導体チップ領域１０２の縁に沿って、耐湿リング１０４が形成されている。耐湿リング１０４の内側に、所望の多数の半導体素子が形成されている。各半導体チップ領域１０２のサイズ（チップサイズ）は、例えば５ｍｍ角程度である。スクライブ領域１０３の幅は、例えば５０μｍ程度である。
なお、後述のように、クラック防御リング１０５の高さ方向下方にクラック防御絶縁膜２２が形成され、クラック防御リング１０５の上にクラック防御窓２３が形成される。クラック防御絶縁膜２２及びクラック防御窓２３も、それぞれ、半導体チップ領域１０２の縁に沿って形成される。
次に、第１実施例のクラック防御リング構造を備えた半導体ウエハの製造工程、及び、クラック防御リング等の構造について説明する。
図２Ａ〜図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図であり、図１の一点鎖線ＡＡ´に沿った（すなわち、半導体チップ領域１０２内のあるトランジスタＴＲが形成された部分から、スクライブセンター１０３ｃまでの）、半導体ウエハ１０１の断面が示されている。図２Ｇが、半導体ウエハ１０１の完成状態を示す。
なお、以下に説明するように、耐湿リング１０４及びクラック防御リング１０５は、トランジスタＴＲに接続される多層配線の形成工程、つまり、コンタクト層となる金属層と、配線層となる金属層とを繰り返し積層する工程を流用して形成される。
耐湿リング１０４及びクラック防御リング１０５は、配線として用いられるものではないが、以下説明の便宜上、耐湿リング１０４及びクラック防御リング１０５を形成する各金属層も、コンタクト層や配線層と呼ぶこともある。また、耐湿リング１０４及びクラック防御リング１０５のコンタクト層を埋め込む凹部を、コンタクトホールと呼ぶこともある。なお、コンタクトホールと、そこに埋め込まれるコンタクト層を、同一の参照符号で示すこととする。
また、以下の説明で、トランジスタＴＲに接続する配線を形成する金属層の参照符号には「Ｔ」を付し、耐湿リング１０４を形成する金属層の参照符号には「Ｍ」を付して、クラック防御リング１０５を形成する金属層と区別する。
図２Ａを参照する。シリコン基板（半導体基板）２１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔを形成する。同時に、素子分離絶縁膜２２Ｔを形成する工程を流用して、クラック防御絶縁膜２２を形成する。
クラック防御絶縁膜２２は、図２Ｇに示すように、クラック防御リング１０５の下方（ただし、後述のように、直下には限定されず、高さ方向について下方）に形成され、クラック防御リング１０５と同様に、（平面視上）トランジスタＴＲ等の半導体素子を囲む。なお、説明上、クラック防御リング１０５のスクライブ領域１０３側の端を、半導体チップ領域１０２とスクライブ領域１０３との境界に設定している。
図２Ａに戻って説明を続ける。ＳＴＩによるクラック防御絶縁膜２２の厚さ（基板２１に形成された、クラック防御絶縁膜２２を埋め込む溝の深さ）は、素子分離絶縁膜２２Ｔと等しく、例えば３２０ｎｍ程度である。クラック防御絶縁膜２２の幅は、例えば１μｍ程度である。
素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
図２Ｂを参照する。トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に酸化シリコン膜を厚さ２０ｎｍ程度堆積し、この酸化シリコン膜上に窒化シリコン膜を厚さ８０ｎｍ程度堆積する。さらに、この窒化シリコン膜上に、ホウ素リンシリケートガラス（ＢＰＳＧ）膜を厚さ１３００ｎｍ程度堆積するか、またはテトラエトキシシラン（ＴＥＯＳ）による酸化シリコン膜を厚さ１０００ｎｍ程度堆積する。なお、ＢＰＳＧ膜を形成するときは、例えば６５０℃、１２０秒程度のアニールを行うことが好ましい。
そして、ＢＰＳＧ膜またはＴＥＯＳによる酸化シリコン膜の上面を化学機械研磨（ＣＭＰ）で平坦化した後、さらに酸化シリコン膜を厚さ１００ｎｍ程度堆積して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１を形成する各膜の堆積には、例えば化学気相堆積（ＣＶＤ）が用いられる。第１層間絶縁膜ｆ１の厚さは、例えば９５０ｎｍ程度である。
次に、第１層間絶縁膜ｆ１の上に、フォトリソグラフィにより、トランジスタＴＲのソース／ドレイン領域に接続する配線の第１コンタクト層１ｃＴ、耐湿リング１０４の第１コンタクト層（最下層の金属層）１ｃＭ、及びクラック防御リング１０５の第１コンタクト層（最下層の金属層）１ｃの形状で開口したレジストパターンＲＰ１を形成する。
レジストパターンＲＰ１をマスクとし、第１層間絶縁膜ｆ１をエッチングして、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの形成後、レジストパターンＲＰ１を除去する。
コンタクトホール１ｃＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１コンタクト層１ｃＭの幅は、例えば０．２５μｍ程度である。また、コンタクトホール１ｃの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１コンタクト層１ｃの幅は、例えば、耐湿リング１０４の第１コンタクト層１ｃＭの幅と同様に、０．２５μｍ程度である。なお、以下、コンタクトホールの幅とコンタクト層の幅を区別せずに説明することがある。なお、クラック防御リング１０５のコンタクト層の幅は、耐湿リング１０４のコンタクト層の幅と一致させる必要はない。一例として一致させる場合を説明している。
クラック防御リング１０５の第１コンタクト層１ｃは、半導体チップ領域１０２に縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。そして、第１コンタクト層１ｃの上方に後に形成される第１配線層１ｃ等の配線層や、第２コンタクト層２ｃ等のコンタクト層も、それぞれ、半導体チップ領域１０２に縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。
図２Ｃを参照する。第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。なお、積層膜をこのように表記するとき、最も左側の材料の膜が、最も下側（基板側）に形成されることを意味する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ３０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
クラック防御リング１０５の第１コンタクト層１ｃは、（例えば）クラック防御絶縁膜２２上に配置される。図示の例では、平面視上、第１コンタクト層１ｃがクラック防御絶縁膜２２と部分的に重なっているが、全部が重なった（つまり、クラック防御絶縁膜２２の幅内に第１コンタクト層１ｃが内包されるような）配置にもできる。さらには、後述のように、第１コンタクト層１ｃがクラック防御絶縁膜２２と重ならない（第１コンタクト層１ｃのスクライブ領域１０３側の端に対し、クラック防御絶縁膜２２の半導体チップ領域１０２側の端が、一致しているか、スクライブ領域１０３側にある）配置にもできる。
ただし、クラック防御絶縁膜２２のスクライブ領域１０３側の端が、クラック防御リング１０５の最下層である第１コンタクト層１ｃのスクライブ領域１０３側の端よりも、スクライブ領域１０３側に位置するように、クラック防御絶縁膜２２が配置されている。
次に、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを覆って第１層間絶縁膜ｆ１上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の、Ａｌ膜下側のＴｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ３６０ｎｍ程度、Ａｌ膜上側のＴｉ膜は例えば厚さ５ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは５２５ｎｍ程度であり）、これらの各膜はスパッタリングで堆積される。
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第１配線層１ｗＴ、１ｗＭ、及び１ｗの形状のレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。なお、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜のエッチング等に、公知のアルミニウム配線形成技術を用いることができる。第１配線層１ｗＴ、１ｗＭ、及び１ｗの形成後、レジストパターンＲＰ２を除去する。
耐湿リング１０４の第１配線層１ｗＭの幅は、例えば３μｍ〜５μｍであり、クラック防御リング１０５の第１配線層１ｗの幅は、例えば１μｍ〜４μｍ（典型的には３μｍ程度）である。
第１配線層１ｗＴ、１ｗＭ、及び１ｗは、それぞれ、配線の第１コンタクト層１ｃＴ上、耐湿リング１０４の第１コンタクト層１ｃＭ上、及びクラック防御リング１０５の第１コンタクト層１ｃ上に重なって配置される。
第１実施例のクラック防御リング１０５では、第１コンタクト層１ｃと第１配線層１ｗが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１コンタクト層１ｃのスクライブ領域１０３側の端の位置と、第１配線層１ｗのスクライブ領域１０３側の端の位置とを、設計上一致させる。
図２Ｄを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第１層間絶縁膜ｆ１上に、第２層間絶縁膜ｆ２を形成する。第２層間絶縁膜ｆ２は、例えば以下のようにして形成される。第１層間絶縁膜ｆ１上に、ＣＶＤで酸化シリコン膜を厚さ７５０ｎｍ程度堆積し、この酸化シリコン膜上に、ＣＶＤでＴＥＯＳによる酸化シリコン膜を厚さ１１００ｎｍ程度堆積する。そして、ＴＥＯＳによる酸化シリコン膜の上面をＣＭＰで平坦化して、第２層間絶縁膜ｆ２が形成される。第２層間絶縁膜ｆ２の厚さは、例えば１μｍ程度であり、第１配線層１ｗＴ、１ｗＭ、及び１ｗ上に残る厚さが、例えば４６０ｎｍ程度となる。
次に、第２層間絶縁膜ｆ２の上に、フォトリソグラフィにより、配線の第２コンタクト層２ｃＴ、耐湿リング１０４の第２コンタクト層２ｃＭ、及びクラック防御リング１０５の第２コンタクト層２ｃの形状で開口したレジストパターンＲＰ３を形成する。
レジストパターンＲＰ３をマスクとし、第２層間絶縁膜ｆ２をエッチングして、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃを形成する。コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの形成後、レジストパターンＲＰ３を除去する。
耐湿リング１０４の第２コンタクト層２ｃＭの幅、及びクラック防御リング１０５の第２コンタクト層２ｃの幅は、それぞれ、例えば、第１コンタクト層１ｃＭ及び１ｃの幅と同様に、例えば０．２５μｍ程度である。
図２Ｅを参照する。第２層間絶縁膜ｆ２上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ４０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第２層間絶縁膜ｆ２を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内に、それぞれ、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを残す。
第２コンタクト層２ｃは、第１配線層１ｗ上に重なって配置される。第１実施例のクラック防御リング１０５では、第１配線層１ｗと第２コンタクト層２ｃが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１配線層１ｗのスクライブ領域１０３側の端の位置と、第２コンタクト層２ｃの埋め込まれるコンタクトホール２ｃのスクライブ領域１０３側の端の位置とを、設計上一致させる。
そして、第１実施例のクラック防御リング１０５は、さらに上層に形成されるコンタクト層、配線層も、スクライブ領域１０３側の端をぴったり一致させて重なるように形成される。つまり、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が、平滑になるように形成される。
次に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを覆って第２層間絶縁膜ｆ２上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。このＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜は、第１層間絶縁膜ｆ１上に形成したＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜と同様にして形成される。
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第２配線層２ｗＴ、２ｗＭ、及び２ｗの形状のレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第２配線層２ｗＴ、２ｗＭ、及び２ｗを残す。第２配線層２ｗＴ、２ｗＭ、及び２ｗの形成後、レジストパターンＲＰ４を除去する。
耐湿リング１０４の第２配線層２ｗＭ、及びクラック防御リング１０５の第２配線層２ｗの幅は、それぞれ、例えば、第１配線層１ｗＭ及び１ｗの幅と同様である。また、上述のように、クラック防御リング１０５の第２配線層２ｗは、第２コンタクト層２ｃと、スクライブ領域１０３側の端を揃えて形成される。
図２Ｆを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを形成し、第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第２層間絶縁膜ｆ２を形成し、さらに第２層間絶縁膜ｆ２中に第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを形成したのと同様な工程を繰り返して、多層配線を形成するとともに、耐湿リング１０４及びクラック防御リング１０５を形成する。図示の例では、最上層のコンタクト層として、第５層間絶縁膜ｆ５中の第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃまでが形成される。
耐湿リング１０４の第３〜第５コンタクト層３ｃＭ〜５ｃＭの幅と高さは、例えば、第２コンタクト層２ｃＭの幅と高さと同様である。クラック防御リング１０５の第３〜第５コンタクト層３ｃ〜５ｃの幅と高さは、例えば、第２コンタクト層２ｃの幅と高さと同様である。
耐湿リング１０４の第３、第４配線層３ｗＭ、４ｗＭの幅と高さは、例えば、第１、第２配線層１ｗＭ、２ｗＭの幅と高さと同様である。クラック防御リング１０５の第３、第４配線層３ｗ、４ｗの幅と高さは、例えば、第１、第２配線層１ｗ、２ｗの幅と高さと同様である。
さらに、第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃを覆って第５層間絶縁膜ｆ５上に、最上層の金属層となるＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の、Ｔｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ７００ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは８６０ｎｍ程度であり）、スパッタリングで堆積される。
次に、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第５配線層５ｗＴ、５ｗＭ、及び５ｗの形状のレジストパターンＲＰ５を形成する。レジストパターンＲＰ５をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜をエッチングして、第５配線層５ｗＴ、５ｗＭ、及び５ｗを残す。第５配線層５ｗＴ、５ｗＭ、及び５ｗの形成後、レジストパターンＲＰ５を除去する。
耐湿リング１０４の第５配線層５ｗＭの幅は、例えば、下層の配線層１ｗＭ等と同様に、３μｍ〜５μｍである。クラック防御リング１０５の第５配線層１ｗの幅は、例えば、下層の配線層１ｗ等と同様に、１μｍ〜４μｍ（典型的には３μｍ程度）である。
このようにして、多層配線形成工程（及び耐湿リング１０４の形成工程）を流用して、第１実施例のクラック防御リング１０５が形成される。上述のように、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が平らに形成される。
なお、クラック防御リング１０５は、耐湿リング１０４に接触しないように形成する。つまり、クラック防御リング１０５と耐湿リング１０４の、向かい合う配線層端同士がある程度の間隔を開けるように形成される。耐湿リング１０４の配線層端と、クラック防御リング１０５の配線層端との距離は、例えば１μｍ程度（最大５μｍ程度）である。
図２Ｇを参照する。第５配線層５ｗＴ、５ｗＭ、及び５ｗを覆って、第５層間絶縁膜ｆ５上に、カバー絶縁膜ｆ６を形成する。カバー絶縁膜ｆ６は、例えば、第５層間絶縁膜ｆ５上にＣＶＤで酸化シリコン膜を厚さ７００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ７００ｎｍ程度堆積して形成される。
次に、カバー絶縁膜ｆ６の上に、フォトリソグラフィにより、多層配線の配線層５ｗＴの上面を露出するコンタクト窓（パッド窓）２３Ｔ、及び、クラック防御リング１０５の配線層５ｗの上面を露出するクラック防御窓２３の形状で開口したレジストパターンＲＰ６を形成する。
レジストパターンＲＰ６をマスクとし、カバー絶縁膜ｆ６をエッチングして、コンタクト窓２３Ｔ及びクラック防御窓２３を形成する。コンタクト窓２３Ｔ及びクラック防御窓２３の形成後、レジストパターンＲＰ６を除去する。
このように、クラック防御窓２３は、配線用のコンタクト窓２３Ｔの形成工程を流用して形成される。コンタクト窓２３Ｔ及びクラック防御窓２３を形成するエッチングは、例えば、ＣＦ４、ＣＨＦ３、Ａｒ等の組合せによる混合ガスを用いて行われる。なお、コンタクト窓２３Ｔのエッチングは、通常、オーバーエッチングの条件で行なわれる。後述の第２実施例のクラック防御窓２３Ａの形成工程では、オーバーエッチングを利用して積層絶縁膜の途中の深さに達する凹部を形成する。
クラック防御窓２３は、クラック防御リング１０５の上に、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。クラック防御窓２３は、クラック防御リング１０５の最上層の金属層５ｗを覆うカバー絶縁膜ｆ６を、半導体チップ領域１０２側とスクライブ領域１０３側とに分離する。
クラック防御窓２３の幅は、例えば１μｍ〜２μｍ（典型的には１．５μｍ）である。第１実施例のクラック防御窓２３は、その幅が、クラック防御リング１０５の配線層５ｗの幅内に収まるように配置される。すなわち、クラック防御窓２３の底に、配線層５ｗの上面の一部が露出するが、カバー絶縁膜ｆ６や下層の層間絶縁膜ｆ５等は露出しない。
なお、必要に応じて、カバー絶縁膜ｆ６の上に、ポリイミド等の絶縁膜２４が形成される。絶縁膜２４は、コンタクト窓２３Ｔを露出し、また、耐湿リング１０４よりスクライブ領域１０３側にはみ出さないパターンで形成される。すなわち、絶縁膜２４は、クラック防御窓２３には掛からない。
以上のようにして、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
図３及び図４を参照して、第１実施例のクラック防御リング構造の機能について説明する。図３及び図４は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。
図３は、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、積層された層間絶縁膜同士の界面に沿って伝播する場合を示す。クラック２０２の伝播経路を矢印で示す。
ダイシングソー２０１の近傍で発生し、積層絶縁膜ＩＦ内の高さで横方向（面内方向）に伝播したクラック２０２は、クラック防御リング１０５の、スクライブ領域１０３側の側面１０５ｐに到達する。側面１０５ｐに到達すると、クラック２０２の伝播方向が縦方向（厚さ方向）に変わり、クラック２０２は、クラック防御リング１０５と積層絶縁膜ＩＦとの界面に沿って（つまり側面１０５ｐに沿って）伝播する。
第１実施例のクラック防御リング１０５は、側面１０５ｐが平滑に形成されていることにより、クラック２０２を、側面１０５ｐに沿ってスムーズに伝播させる。
比較例として、例えば、配線層のスクライブ領域１０３側の端が、コンタクト層のそれに比べてスクライブ領域側に大きく突き出した凹凸状の側面を持ったクラック防御リングについて考える。このようなクラック防御リングの側面に沿ってクラックが伝播しようとすると、クラックは、凹凸に沿って伝播方向を変えることとなる。これに起因して、コンタクト層上に庇状に突き出した配線層の部分を、クラックが突き上げるような力が発生し、配線層がコンタクト層から剥がれてクラック防御リングが破壊されやすい。クラック防御リングが破壊されれば、クラックが半導体チップ領域１０２内部に伝播してしまう。
第１実施例のクラック防御リング１０５は、平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されており、半導体チップ領域１０２内部へのクラック２０２の侵入を効果的に抑制する。
側面１０５ｐに沿って伝播したクラック２０２は、クラック防御窓２３に到達して終端する。クラック防御窓２３が形成されておらず、クラック防御リングの最上層の金属層上に絶縁膜が残っていると、最上層の金属層の上面とこの絶縁膜との界面に沿って、クラックが半導体チップ領域内部に伝播しやすい。クラック防御窓２３は、クラック防御リング１０５上でクラック２０２を終端させることにより、半導体チップ領域１０２内部へのクラック２０２の侵入を効果的に抑制する。
なお、クラック防御窓２３よりスクライブ領域１０３側のカバー絶縁膜ｆ６は、スクライブ領域１０３の全幅を覆って、スクライブ領域１０３の上面を平坦にしている。スクライブ領域１０３内に凹凸（島状の構造）があると、その角部にダイシングソーが当たったときにクラックが発生しやすい。例えばこのような構造で、スクライブ領域１０３の上面を平坦にすることにより、クラックの発生は抑制されやすい。
図４は、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、基板２１内を通って伝播する場合を示す。クラック２０２の伝播経路を矢印で示す。図３に示したような、層間絶縁膜同士の界面でクラックが生じる場合と比較すると少ないが、図４に示すように、基板２１中でクラック２０２が生じる場合もある。
ダイシングソー２０１の近傍で発生し、基板２１の表層部分の高さで横方向に伝播したクラック２０２は、クラック防御絶縁膜２２の、スクライブ領域１０３側の側面２２ｐｓに到達する。クラック２０２は、その後、クラック防御絶縁膜２２の内部を伝播するよりも、応力の集中した、基板２１とクラック防御絶縁膜２２との界面に沿って伝播しやすい。
基板２１とクラック防御絶縁膜２２との界面２２ｐｓに沿って伝播し、基板表面に到達したクラック２０２は、さらに、クラック防御絶縁膜２２と第１層間絶縁膜ｆ１との界面に沿って（クラック防御絶縁膜２２の上面に沿って）伝播して、クラック防御リング１０５の側面１０５ｐの最下部に到達する。側面１０５ｐに到達した後のクラック２０２の伝播の経路は、図３を参照して説明したものと同様である。
クラック防御絶縁膜２２のスクライブ領域１０３側の端が、クラック防御リング１０５の最下層の金属層１ｃのスクライブ領域１０３側の端よりも、スクライブ領域１０３側に配置されている。これにより、ダイシングソー２０１側から基板２１内を伝播したクラックを、クラック防御絶縁膜２２の側面と上面に沿って、クラック防御リング１０５の側面１０５ｐに導くことができる。
なお、クラック防御絶縁膜２２とクラック防御リング１０５とは重なっていなくてもよい。つまり、クラック防御リング１０５の最下層の金属層１ｃの直下にクラック防御絶縁膜２２が配置されないようにすることもできる。
この場合は、平面視上、クラック防御リング１０５の最下層の金属層１ｃからスクライブ領域１０３側にずれて、クラック防御絶縁膜２２が配置される。クラック防御絶縁膜２２の半導体チップ領域１０２側の端も（側面２２ｐｃも）、スクライブ領域１０３側の端と同様に（側面２２ｐｓと同様に）、金属層１ｃのスクライブ領域１０３側の端より、スクライブ領域１０３側に配置される。あるいは、クラック防御絶縁膜２２の半導体チップ領域１０２側の端が、金属層１ｃのスクライブ領域１０３側の端と一致するようにしてもよい。
図４を参照して、クラック防御絶縁膜２２のスクライブ領域１０３側の側面２２ｐｓに到達したクラック２０２が、そのまま上方に伝播して基板表面に到達する伝播経路について説明した。これに比べれば少ないと考えられるが、クラック防御絶縁膜２２のスクライブ領域１０３側の側面２２ｐｓに到達したクラック２０２が、クラック防御絶縁膜２２の下に回りこんで、クラック防御絶縁膜２２の半導体チップ領域１０２側の側面２２ｐｃを通って基板表面に到達する伝播経路も考えられる。
クラック防御リング１０５と重ならないようスクライブ領域１０３側にずらしてクラック防御絶縁膜２２を位置させる配置では、防御絶縁膜２２の半導体チップ領域１０２側の側面２２ｐｃを通って基板表面に到達したクラックも、（さらに基板２１と第１層間絶縁膜ｆ１との界面を伝播して）クラック防御リング１０５の側面１０５ｐに導かれる。
このように、基板深さ方向に入り込んで形成されたクラック防御絶縁膜２２は、基板中を伝播したクラックを、基板との界面に沿って基板上面に導くことができる。
なお、スクライブ領域１０３の幅を狭めるために、クラック防御リング構造に要する幅は狭くしたい。この観点からは、クラック防御絶縁膜２２とクラック防御リング１０５とは重なりを持って配置されるのが好ましい。
なお、素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２として、ＳＴＩの他に、局所酸化シリコン（ＬＯＣＯＳ）による絶縁膜を用いることもできる。ただし、ＬＯＣＯＳによるクラック防御絶縁膜とする場合は、ＳＴＩの場合に比べて、クラックがクラック防御絶縁膜２２の下に回りこむ確率が増えると思われる。従って、クラック防御リング１０５と重ならないようスクライブ領域１０３側にずらしてクラック防御絶縁膜２２を位置させる配置が望ましいであろう。
以上説明したように、第１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
図５は、第１実施例の変形例の半導体ウエハ１０１を示す概略断面図である。本変形例では、スクライブ領域１０３に、モニタ用のトランジスタＴＲＭとそれに接続された多層配線とを含むモニタ回路１０６が形成されている。モニタ回路１０６は、半導体チップ領域１０２内に製造される回路と同時に形成することができる。なお、スクライブ領域１０３内の平坦性を高めるため、モニタ回路１０６のコンタクト窓以外の部分では、カバー絶縁膜ｆ６が残されている。
次に、図６及び図７を参照して、第２実施例によるクラック防御リング構造について説明する。
図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。なお、第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第２実施例と第１実施例の違いは、クラック防御窓の構造である。また、それに伴って、クラック防御リングの配線層幅が変更されている。
第２実施例のクラック防御窓２３Ａは、半導体チップ領域１０２側の側壁が、クラック防御リング１０５の最上層の配線層５ｗの上面上に配置されているが、スクライブ領域１０３側の側壁が、クラック防御リング１０５の最上層の配線層５ｗの上面から、スクライブ領域１０３側にはみ出して配置されている。そして、スクライブ領域１０３側にはみ出した部分で、クラック防御窓２３Ａの底が、積層絶縁膜ＩＦの途中の深さまで到達し、クラック防御窓２３Ａの凹部内に、クラック防御リング１０５の側面１０５ｐが露出している。
第２実施例のクラック防御窓２３Ａも、第１実施例のクラック防御窓２３と同様に、配線のコンタクト窓２３Ｔを形成するエッチング工程を流用して形成することができる。ただし、第２実施例では、エッチングマスクとなるレジストパターンＲＰ６Ａを、上述のようなクラック防御窓２３Ａの構造に対応した形状とする。つまり、クラック防御窓２３Ａを画定するレジストパターンＲＰ６Ａの開口は、半導体チップ領域１０２側で配線層５ｗと重なるが、スクライブ領域１０３側では配線層５ｗの外側のカバー絶縁膜ｆ６及びその下方の層間絶縁膜ｆ５等と重なる。
上述のように、配線のコンタクト窓２３Ｔを形成するエッチングは、通常、オーバーエッチングの条件で行なわれる。第２実施例のレジストパターンＲＰ６Ａをマスクとしたエッチングにおいて、クラック防御窓２３Ａの配線層５ｗに重なる開口部分では、底に配線層５ｗの上面が露出し、それ以上クラック防御窓２３Ａは深くならない。
一方、クラック防御窓２３Ａの配線層５ｗの外側の開口部分では、配線層５ｗの上面より深い場所まで、積層絶縁膜ＩＦがエッチングされる。図６に示す例では、カバー絶縁膜ｆ６と第５層間絶縁膜ｆ５とがエッチングされている。このようにして、第２実施例では、クラック防御リング１０５の側面１０５ｐを露出する深さのクラック防御窓２３Ａが形成される。
第２実施例のクラック防御窓２３Ａの幅は、例えば１μｍ〜３μｍ程度（典型的には１．５μｍ程度）である。なお、第１実施例のクラック防御窓２３の幅は、例えば１μｍ〜２μｍ程度（典型的には１．５μｍ程度）であった。
第１実施例では、クラック防御窓２３が幅内に収まるように、クラック防御リング１０５の最上層の配線層５ｗの幅を、例えば３μｍ程度に太く形成していた。第２実施例では、クラック防御窓２３Ａを配線層５ｗの幅内に収める必要がないので、配線層５ｗ等を、第１実施例に比べて細く形成することができる。第２実施例の配線層５ｗ（及びその下層の配線層１ｗ〜４ｗ）の幅は、例えば１μｍ〜３μｍ程度（典型的には１．５μｍ程度）である。
図７は、第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。図３と同様に、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、積層された層間絶縁膜同士の界面に沿って伝播する状況を示す。クラック２０２の伝播経路を矢印で示す。
第２実施例のクラック防御リング構造では、クラック防御窓２３Ａの底が、クラック防御リング１０５の途中の高さまで達するように深く形成され、クラック防御窓２３Ａ内に、クラック防御リング１０５の側面１０５ｐが露出している。
これにより、クラック２０２が側面１０５ｐに沿ってクラック防御窓２３Ａの底まで伝播する距離を短くできる。すなわち、クラック２０２を早く終端させることができる。クラック防御リング１０５の途中の高さでクラック２０２を終端させられるので、クラック防御リング１０５が破壊される危険性が低減される。このように、第２実施例のクラック防御リング構造は、半導体チップ領域１０２内部へのクラック２０２の侵入を、より効果的に抑制する。
なお、第２の実施例について、次のような変形例も考えられる。ダイシングソー２０１によるチップ分割を容易にするという観点からは、スクライブ領域１０３の積層絶縁膜ＩＦは薄い方が好ましい。クラック防御窓２３Ａのスクライブ領域１０３側の側壁の位置を、スクライブセンター側にずらし開口幅を広げていくと、スクライブ領域１０３を挟んで対向するクラック防御リング構造の、クラック防御窓２３Ａ同士がつながる。つまり、スクライブ領域１０３の全幅に亘るクラック防御窓２３Ａとなる。このような構造のクラック防御窓２３Ａとすると、スクライブ領域１０３に残る積層絶縁膜ＩＦを薄くできるので、チップ分割が容易になる。このような構造のクラック防御窓２３Ａを形成するときは、このようなクラック防御窓２３Ａに対応するレジストパターン形状としてエッチングが行なわれる。
次に、図８及び図９を参照して、第３実施例によるクラック防御リング構造について説明する。
図８は、第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。なお、第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第３実施例と第１実施例の違いは、クラック防御リングの構造である。
第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面１０５ｐを平滑な面(基板表面に対して垂直な面)に形成した。一方、第３実施例のクラック防御リング１０５Ａは、スクライブ領域１０３側の側面１０５Ａｐを、階段状に形成して、上方ほど半導体チップ領域１０２側に近づくように、全体として傾斜させる。
第３実施例のクラック防御リング１０５Ａも、第１実施例のクラック防御リング１０５と同様に、多層配線の形成工程を流用して形成される。ただし、第３実施例のクラック防御リング１０５Ａでは、下側金属層のスクライブ領域１０３側の端に対し、その上に重ねられる上側金属層のスクライブ領域１０３側の端が半導体チップ領域１０２側に引き下がって配置されるようにして、順次金属層が積層される。
具体的には例えば、第１実施例を一部変更して、第３実施例のクラック防御リング１０５Ａは、以下のように形成される。クラック防御リング１０５Ａの第１コンタクト層１ｃ〜第５コンタクト層５ｃ、及び、第１配線層１ｗ〜第５配線層５ｗの幅や高さは、第１実施例のクラック防御リング１０５のそれと同様とする。例えば、第１コンタクト層１ｃ〜第５コンタクト層５ｃの幅はそれぞれ０．２５μｍであり、第１配線層１ｗ〜第５配線層５ｗの幅は、例えばそれぞれ３μｍである。
第１実施例と同様にして、第１層間絶縁膜ｆ１に、第１コンタクト層１ｃが形成される。第１コンタクト層１ｃ上に重ねられる第１配線層１ｗは、そのスクライブ領域１０３側の端が、第１コンタクト層１ｃのスクライブ領域１０３側の端から、第１コンタクト層１ｃの幅の最大半分（例えば約０．１３μｍ以下）のずれ幅で、半導体チップ領域１０２側にずれて配置されるように形成される。
さらに、第１配線層１ｗ上に重ねられる第２コンタクト層２ｃは、そのスクライブ領域１０３側の端が、第１配線層１ｗのスクライブ領域１０３側の端から、例えば第２コンタクト層２ｃの幅の最大半分（例えば約０．１３μｍ以下）半導体チップ領域１０２側にずれて配置される。このような配置となるように、第２コンタクト層２ｃを埋め込むコンタクトホール２ｃが形成される。
以後、同様にして、コンタクト層上の配線層、及び配線層上のコンタクト層を、スクライブ領域１０３側の端を半導体チップ領域１０２側にずらしながら積層して、第３実施例のクラック防御リング１０５Ａが形成される。
なお、第３実施例のクラック防御リング１０５Ａは、下部よりも上部が、耐湿リング１０４側に寄っている。このため、必要に応じて、第３実施例のクラック防御リング１０５Ａの最下層の第１コンタクト層１ｃは、第１実施例に比べて、耐湿リング１０４から離して配置される。さらに、コンタクト層１ｃの位置に応じて、クラック防御絶縁膜２２が配置される。
また、第３実施例のクラック防御リング構造では、第１実施例と同様に、クラック防御窓２３が、クラック防御リング１０５Ａの最上層の配線層５ｗの上面内に収まるように形成される。
第１実施例のクラック防御リング１０５の側面１０５ｐは、平滑になるように設計され、理想的には完全に平らに仕上げられる。しかし、製造途中の各種誤差により、実際に作製される側面１０５ｐには、ある程度の凹凸が生じ得る。
第１実施例で（図３を参照して）比較例として述べたように、クラック防御リング１０５の側面１０５ｐに、下側金属層に重なる上側金属層の端部がスクライブ領域１０３側に大きく突き出した庇状部分があると、クラック防御リング１０５が破壊されやすい。
第３実施例のクラック防御リング１０５Ａでは、スクライブ領域１０３側の側面１０５Ａｐを、上方ほど半導体チップ領域１０２に近づくように、階段状に形成した。つまり、下側金属層に重なる上側金属層の外側側面を、半導体チップ領域１０２側に引き下がらせて配置した。これにより、製造途中で誤差が生じても、庇状部分が発生しにくくなり、クラック防御リング１０５Ａの破壊が、より抑制される。
なお、側面１０５ｐを垂直とした第１実施例のクラック防御リング１０５の方が、側面１０５Ａｐを傾斜させた第３実施例のクラック防御リング１０５Ａよりも、クラック防御リング設置に必要な幅を狭くすることができる。
図９は、第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。図３と同様に、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、積層された層間絶縁膜同士の界面に沿って伝播する状況を示す。クラック２０２の伝播経路を矢印で示す。
第３実施例のクラック防御リング構造でも、第１実施例のクラック防御リング構造と同様に、クラック防御リング１０５Ａの側面１０５Ａｐに沿ってクラック２０２が伝播し、クラック防御窓２３に到達して、クラック２０２が終端する。このようにして、半導体チップ領域１０２内部へのクラック２０２の侵入が抑制される。
次に、図１０を参照して、第４実施例によるクラック防御リング構造について説明する。第４実施例は、第３実施例のような、傾斜した側面１０５Ａｐを持つクラック防御リング１０５Ａに対し、第２実施例のような、クラック防御リング１０５Ａの側面１０５Ａｐを露出する深さのクラック防御窓２３Ａを適用した構造である。
第４実施例のクラック防御リング構造は、クラック防御リング１０５Ａを第３実施例と同様にして形成し、クラック防御窓２３Ａを第２実施例と同様にして形成することができる。なお、第２実施例で説明したように、クラック防御リング１０５Ａの配線層の幅を、第３実施例よりも細く形成することができる。
なお、側面１０５Ａｐが、上方から見てスクライブ領域１０３側に近づくように傾斜しているので、必要に応じて、充分に深い位置までクラック防御窓２３Ａの底が到達するように（つまり、側面１０５Ａｐの上側を充分に露出させるために）、クラック防御窓２３Ａの幅を広げる（クラック防御窓２３Ａのスクライブ領域１０３側の側壁を、スクライブ領域１０３側に離す）ことができる。
第４実施例のクラック防御リング構造は、第３実施例で説明したように庇状部分が生じにくいことに加え、第２実施例で説明したようにクラックを早く終端させられる。
以上、第１〜第４の実施例では、アルミニウム配線を用いる回路製造技術を利用して、クラック防御リング構造を形成した。なお、以下、第５〜第９の実施例で説明するように、クラック防御リング構造は、銅配線を用いる回路製造技術を利用して形成することもできる。
次に、図１１Ａ〜図１１Ｈを参照して、第５実施例によるクラック防御リング構造について説明する。なお、参照符号付与の煩雑さを避けるため、アルミニウム配線に係る第１実施例等の説明で用いた参照符号を、以下、銅配線に係る第５実施例等で重ねて用いることもある。
第５実施例は、第１実施例に対応する。つまり、平滑な側面１０５ｐを持つクラック防御リング１０５を、銅配線による多層配線の形成工程を流用して形成するものである。そして、クラック防御窓２３は、クラック防御リングの最上層の金属層上に収まる幅で形成される。
第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。図１１Ａ〜図１１Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図である。図１１Ｈが、半導体ウエハ１０１の完成状態を示す。
図１１Ａを参照する。シリコン基板２１に、例えばＳＴＩで、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔと、クラック防御絶縁膜２２とを同時に形成する。素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
次に、トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に窒化シリコン膜をＣＶＤで厚さ３０ｎｍ程度堆積し、窒化シリコン膜上にリンシリケートガラス（ＰＳＧ）膜をＣＶＤで厚さ７００ｎｍ程度堆積する。そして、ＰＳＧ膜の上面をＣＭＰで平坦化して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１の厚さは、例えば４５０ｎｍ程度である。
次に、フォトリソグラフィ及びエッチングにより、第１層間絶縁膜ｆ１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１コンタクト層を埋め込むコンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。
耐湿リング１０４の第１コンタクト層１ｃＭ、及び、クラック防御リング１０５の第１コンタクト層１１ｃの幅は、それぞれ、例えば０．１μｍ程度である。
次に、第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ１０ｎｍ程度、ＴｉＮ膜は例えば厚さ１０ｎｍ程度で、スパッタリングで堆積される。Ｗ膜は例えば厚さ２００ｎｍ程度で、ＣＶＤで堆積される。
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
図１１Ｂを参照する。第２層間絶縁膜ｆ２中の第１配線層１ｗＴ、１ｗＭ、及び１ｗは、周知のシングルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
炭化シリコン膜（厚さ３０ｎｍ程度）、酸化炭化シリコン膜（厚さ１３０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上にレジスト（トリレベル）を塗布し、レジスト（トリレベル）上にＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）を堆積する。この酸化シリコン膜上に、第１配線層１ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。
このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、配線溝１ｗ等の底に下層の第１コンタクト層１ｃ等が露出する。配線溝１ｗ等の形成された第２層間絶縁膜ｆ２として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
なお、耐湿リング１０４及びクラック防御リング１０５の配線層を埋め込む凹部も、多層配線の配線層を埋め込む凹部と同様に、配線溝と呼んでいる。また、配線溝と、そこに埋め込まれる配線層を、同一の参照符号で示すこととする。
配線溝１ｗＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１配線溝１ｗＭの幅は、例えば４μｍ程度である。また、配線溝１ｗの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１配線溝１ｗの幅は、例えば３μｍ程度である。なお、以下、配線溝の幅と配線層の幅を区別せずに説明することがある。
第１実施例と同様に、クラック防御リング１０５の第１配線層１ｗは（つまり、配線溝１ｗは）、第１コンタクト層１ｃと、スクライブ領域１０３側の端が一致するように形成される。
次に、第２層間絶縁膜ｆ２上に、第１配線溝１ｗＴ、１ｗＭ、及び１ｗの内面を覆って、バリアメタル膜として例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第２層間絶縁膜ｆ２の上面を露出させ、配線溝１ｗＴ内、１ｗＭ内、及び１ｗ内に、それぞれ、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。
図１１Ｃを参照する。第３層間絶縁膜ｆ３中の第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗは、周知のデュアルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
炭化シリコン膜（厚さ６０ｎｍ程度）、酸化炭化シリコン膜（厚さ４５０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上に、第２コンタクト層２ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト（トリレベル）を塗布し、ＴＥＯＳによる酸化シリコン膜（厚さ１４０ｎｍ程度）を堆積する。この酸化シリコン膜上に、第２配線層２ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝２ｗ等が形成される。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール２ｃ等の底に下層の第１配線層１ｗ等が露出する。第２コンタクト層２ｃ等及び第２配線層２ｗ等の形成された第３層間絶縁膜ｆ３として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
クラック防御リング１０５の第２コンタクト層２ｃ及び第２配線層２ｗは、第１配線層１ｗと、スクライブ領域１０３側の端が一致するように形成される。つまり、これに対応した配置で、コンタクトホール２ｃ及び配線溝２ｗが形成される。そして、第１実施例と同様に、さらに上層のコンタクト層及び配線層も、スクライブ領域１０３側の端を一致させて、スクライブ領域１０３側の側面が平滑となるように形成される。
第３層間絶縁膜ｆ３の上面からの配線溝２ｗＴ、２ｗＭ、及び２ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、２７５ｎｍ程度である。これに対応して、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの高さは、例えば３３５ｎｍ程度となる。
耐湿リング１０４及びクラック防御リング１０５の第２コンタクト層２ｃＭ及び２ｃの幅は、それぞれ、例えば０．１３μｍ程度である。また、耐湿リング１０４の第２配線層２ｗＭの幅は、例えば、第１配線層１ｗＭと同様に、４μｍ程度である。クラック防御リング１０５の第２配線層２ｗの幅は、例えば、第１配線層１ｗと同様に、３μｍ程度である。耐湿リング１０４、クラック防御リング１０５の配線層の幅は、以後形成される第３配線層以上の層でも変わらない。
なお、先にコンタクトホールを形成し、後に配線溝を形成する技術を例示しているが、必要に応じて、先に配線溝を形成し、後にコンタクトホールを形成する技術を適用することもできる。
次に、第３層間絶縁膜ｆ３上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面と、配線溝２ｗＴ、２ｗＭ、及び２ｗの内面とを覆って、バリアメタルとして例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第３層間絶縁膜ｆ３の上面を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内と、配線溝２ｗＴ内、２ｗＭ内、及び２ｗ内に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗとを残す。
なお、デュアルダマシン工程では、コンタクト層とその上の配線層とが同時に形成されるが、説明を容易にするため、クラック防御リングの形成部材としては、これらのコンタクト層と配線層とを、別の金属層として扱うこととする。例えば、デュアルダマシンで同時形成されたコンタクト層と配線層とに対し、「コンタクト層上に配線層が積層された」というような表現をする場合もある。
以後、第３層間絶縁膜ｆ３に第２コンタクト層及び第２配線層を形成した工程と同様な工程を繰り返して、第４〜第６層間絶縁膜ｆ４〜ｆ６に、それぞれ、第３コンタクト層３ｃ等及び第３配線層３ｗ等〜第５コンタクト層５ｃ等及び第５配線層５ｗ等を形成する。
そして、さらに、（図１１Ｄ、図１１Ｅを参照して説明するように）上層の層間絶縁膜ｆ７〜ｆ１０に、同様にしてデュアルダマシン工程で、それぞれ、第６コンタクト層６ｃ等及び第６配線層６ｗ等〜第９コンタクト層９ｃ等及び第９配線層９ｗ等が形成される。ただし、コンタクト層の幅と高さ、及び配線層の高さが、下層と異なる。
図１１Ｄを参照する。第７層間絶縁膜ｆ７中の第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗは、例えば、以下のように形成される。
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化炭化シリコン膜（厚さ９２０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）、及び酸化シリコン膜（厚さ１０ｎｍ程度）を堆積する。酸化シリコン膜上に、第６コンタクト層６ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の酸化シリコン膜が露出するまでエッチバックした後、第６配線層６ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝６ｗ等が形成される。
この後、レジストパターンが除去され、さらに、酸化シリコン膜及び窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール６ｃ等の底に下層の第５配線層５ｗ等が露出する。第６コンタクト層６ｃ等及び第６配線層６ｗ等の形成された第７層間絶縁膜ｆ７として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
第７層間絶縁膜ｆ７の上面からの配線溝６ｗＴ、６ｗＭ、及び６ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、０．５μｍ程度である。これに対応して、コンタクトホール６ｃＴ、６ｃＭ、及び６ｃの高さは、例えば０．５μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第６コンタクト層６ｃＭ及び６ｃの幅は、それぞれ、例えば０．２４μｍ程度である。
そして、銅めっきとＣＭＰにより、第７層間絶縁膜ｆ７のコンタクトホール内と配線溝内に、第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗとを形成する。
その後、第７層間絶縁膜ｆ７に第６コンタクト層６ｃＴ、６ｃＭ、６ｃ及び第６配線層６ｗＴ、６ｗＭ、６ｗを形成した工程と同様な工程を繰り返して、第８層間絶縁膜ｆ８に第７コンタクト層７ｃ等及び第７配線層７ｗ等を形成する。
図１１Ｅを参照する。第９層間絶縁膜ｆ９中の第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗは、例えば、以下のように形成される。
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化シリコン膜（厚さ１５００ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）を堆積する。窒化シリコン膜上に、第８コンタクト層８ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の窒化シリコン膜が露出するまでエッチバックした後、第８配線層８ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜の一部厚さをエッチングして、配線溝８ｗ等が形成される。
この後、レジストパターンが除去され、さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール８ｃ等の底に第７配線層７ｗ等が露出する。第８コンタクト層８ｃ等及び第８配線層８ｗ等の形成された第９層間絶縁膜ｆ９として、炭化シリコン膜、酸化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
第９層間絶縁膜ｆ９の上面からの配線溝８ｗＴ、８ｗＭ、及び８ｗの深さは、例えば、炭化シリコン膜及び酸化シリコン膜の厚さの半分程度であり、０．８μｍ程度である。これに対応して、コンタクトホール８ｃＴ、８ｃＭ、及び８ｃの高さは、例えば０．８μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第８コンタクト層８ｃＭ及び８ｃの幅は、それぞれ、例えば０．３８μｍ程度である。
そして、銅めっきとＣＭＰにより、第９層間絶縁膜ｆ９のコンタクトホール内と配線溝内に、第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗとを形成する。
その後、第９層間絶縁膜ｆ９に第８コンタクト層８ｃＴ、８ｃＭ、８ｃ及び第８配線層８ｗＴ、８ｗＭ、８ｗを形成した工程と同様な工程を繰り返して、第１０層間絶縁膜ｆ１０に第９コンタクト層９ｃ等及び第９配線層９ｗ等を形成する。
図１１Ｆを参照する。まず、第９配線層９ｗＴ、９ｗＭ、及び９ｗを覆って第１０層間絶縁膜ｆ１０上に、第１１層間絶縁膜ｆ１１を形成する。第１１層間絶縁膜ｆ１１は、例えば以下のようにして形成される。第１０層間絶縁膜ｆ１０上にＣＶＤで炭化シリコン膜を厚さ７０ｎｍ程度堆積し、この炭化シリコン膜上にＣＶＤで酸化シリコン膜を厚さ１２００ｎｍ程度堆積する。そして、この酸化シリコン膜の上面を厚さ３００ｎｍ〜４００ｎｍ程度ＣＭＰで研磨し、平坦化する。このようにして、例えば厚さ１μｍ程度の第１１層間絶縁膜ｆ１１が形成される。
次に、フォトリソグラフィ及びエッチングにより、第１１層間絶縁膜ｆ１１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０コンタクト層を埋め込むコンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。耐湿リング１０４及びクラック防御リング１０５の第１０コンタクト層１０ｃＭ及び１０ｃの幅は、それぞれ、例えば０．４８μｍ程度である。
そして、Ｔｉ膜等のバリアメタル膜及びＷ膜の堆積とＣＭＰにより、コンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃ内に、第１０コンタクト層１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。
図１１Ｇを参照する。アルミニウム配線材料を堆積しパターニングして、最上層の金属層として、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを、厚さ１１００ｎｍ程度に形成する。
図１１Ｈを参照する。第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを覆って、第１１層間絶縁膜ｆ１１上に、カバー絶縁膜ｆ１２を形成する。カバー絶縁膜ｆ１２は、例えば、第１１層間絶縁膜ｆ１１上にＣＶＤで酸化シリコン膜を厚さ１４００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ５００ｎｍ程度堆積して形成される。
次に、カバー絶縁膜ｆ１２に、フォトリソグラフィ及びエッチングにより、多層配線の配線層１０ｗを露出するコンタクト窓２３Ｔ、及び、クラック防御リング１０５の配線層１０ｗを露出するクラック防御窓２３を形成する。なお、第１実施例と同様に、必要に応じて、カバー絶縁膜ｆ１２の上に、ポリイミド等の絶縁膜２４が形成される。
第５実施例のクラック防御窓２３は、第１実施例と同様に、配線層１０ｗの幅内に収まるものである。第５実施例のクラック防御窓２３の幅は、例えば１μｍ〜３μｍ（典型的には１．５μｍ）である。
第５実施例のクラック防御リング構造の機能は、図３、図４を参照して説明した第１実施例のクラック防御リング構造の機能と同様である。
以上のようにして、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
次に、図１２を参照して、第６実施例のクラック防御リング構造について説明する。第６実施例は、第２実施例に対応する。つまり、第５実施例のクラック防御リング構造において、クラック防御窓２３Ａを、第２実施例と同様に、クラック防御リング１０５の側面１０５ｐが露出する深さに深く形成したものである。なお、図１２に示すクラック防御窓２３Ａの例では、カバー絶縁膜ｆ１２と第１１層間絶縁膜ｆ１１と第１０層間絶縁膜ｆ１０とがエッチングされている。
第６実施例のクラック防御窓２３Ａは、第２実施例のクラック防御窓２３Ａと同様にして形成することができる。第６実施例のクラック防御窓２３の幅は、例えば１μｍ〜４μｍ（典型的には２μｍ）である。
また、第２実施例と同様に、第６実施例のクラック防御リング構造は、配線層１ｗ〜１０ｗの幅を、第５実施例のそれよりも細く形成できる。第６実施例の配線層１ｗ〜１０ｗの幅は、それぞれ、例えば１μｍ〜４μｍ程度（典型的には１．５μｍ程度）である。第６実施例のクラック防御リング構造の機能は、図７を参照して説明した第２実施例のクラック防御リング構造の機能と同様である。なお、第２実施例の変形例と同様に、クラック防御窓２３Ａを、スクライブ領域１０３の全幅に亘るものとしてもよい。
次に、図１３を参照して、第７実施例のクラック防御リング構造について説明する。第７実施例は、第３実施例に対応する。つまり、クラック防御リング１０５Ａの側面１０５Ａｐを、全体として、上方ほど半導体チップ領域１０２側に近づくように傾斜させる。第７実施例のクラック防御リング１０５Ａは、第５実施例のクラック防御リング１０５の作製方法を一部変更して、作製することができる。
ただし、第７実施例のクラック防御リング１０５Ａは、中間の高さ部分で、デュアルダマシン工程で形成した金属層を含む。デュアルダマシン工程で形成するとき、コンタクト層上に形成される配線層のスクライブ領域１０３側の端は、このコンタクト層のスクライブ領域１０３側の端よりも半導体チップ領域１０２側に配置されることはない。
従って、庇状部分が形成されないようにするとき、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端が揃っているのが最も好ましいこととなる。
第３実施例と異なり、第７実施例は、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端を揃える。そして、あるデュアルダマシン工程で形成された配線層の上に、その次のデュアルダマシン工程で形成されるコンタクト層を、半導体チップ領域１０２側にずらして配置する。ずらし幅は、例えば、配線層上に形成されるこのコンタクト層の幅の半分以下とする。
コンタクト層や配線層を単層でパターニングし形成する工程の部分では、第３実施例と同様に、コンタクト層上の配線層をずらして、傾斜した側面１０５Ａｐを形成することができる。なお、このような工程の部分でも、コンタクト層とこの上の配線層のスクライブ領域１０３側の端を揃えるようにすることもできる。第７実施例のクラック防御リング構造の機能は、図９を参照して説明した第３実施例のクラック防御リング構造の機能と同様である。
次に、図１４を参照して、第８実施例によるクラック防御リング構造について説明する。第８実施例は、第４実施例に対応し、クラック防御リング１０５Ａの傾斜側面１０５Ａｐを露出する深さのクラック防御窓２３Ａを形成した構造である。
第８実施例のクラック防御リング構造は、クラック防御リング１０５Ａを第７実施例と同様にして形成し、クラック防御窓２３Ａを第６実施例と同様にして形成することができる。第８実施例のクラック防御リング構造の機能は、第４実施例のクラック防御リング構造の機能と同様である。
以上、第１〜第８の実施例では、側面が平滑（第１、第２、第５、第６実施例）または側面が階段状に傾斜した（第３、第４、第７、第８実施例）クラック防御リングについて説明した。第１〜第４実施例が、アルミニウム配線技術を用いるものであり、第５〜第８実施例が、銅配線技術を用いるものである。
第３実施例の説明で触れたように、設計上は平滑な側面としても（第１、第２、第５、第６実施例参照）、製造途中の誤差により、実際に作製されるクラック防御リングの側面には凹凸が生じる可能性がある。
つまり、図１６に示すように、側面１０５ｐに、誤差分の突き出し幅ｗｅを持った庇状部分が形成されうる。ここで、誤差が最大でどの程度となるか見積もる。
まず、アルミニウム配線技術を用いた場合の誤差について考察する（例えば第２実施例参照）。誤差の要素として、線幅ばらつきと、位置合わせばらつきとが挙げられる。位置合わせばらつきを決める許容位置ずれ量は、使用するテクノロジにより異なる。ここでは、０．１８μｍテクノロジを想定する。
線幅ばらつきとして、配線層幅のばらつきと、コンタクト層幅のばらつきとがある。配線層幅のばらつきは、配線層幅を１．５μｍとしたとき、両側で最大２０％程度（片側で最大１０％程度）と見積もられる。ここでは片側が問題となるので、０．１５μｍ程度となる。一方、コンタクト層幅のばらつきは、コンタクト層幅を０．３μｍとしたとき、両側で最大１５％程度（片側で最大７．５％程度）と見積もられる。ここでは片側が問題となるので、０．０２２５μｍ程度となる。
位置合わせばらつきを、配線層の下層コンタクト層に対する許容位置ずれ量として見積もる。許容位置ずれ量は、０．１８μｍテクノロジにおいて、最大の許容値として０．１５μｍとなる。
これらのばらつきを単純に加算すると、配線層幅ばらつき０．１５μｍ＋コンタクト層幅ばらつき０．０２２５μｍ＋位置合わせばらつき０．１５μｍ＝０．３２２５μｍとなる。ただし、これらのばらつきが同時に発生する可能性は低いので、それぞれのばらつきの２乗和のルートを取った値である０．２１μｍ程度の方が、より妥当な見積もりと考えられる。
従って、図１６に示すように、例えばコンタクト層ｎｃ上に積層された配線層ｎｗに誤差で生じた庇状部分の突き出し幅ｗｅは、最大で０．２１μｍ程度と見積もられる。一方、コンタクト層ｎｃの高さ（厚さ）ｔｃは、例えば４６０ｎｍ程度である。
下側金属層とこの上に積層された上側金属層の積層部側面の平滑さを見積もる尺度として、例えば、下側金属層の高さ（厚さ）ｔに対する、上側金属層の庇状部分の突き出し幅ｗの比ｗ／ｔを採用することができる。理想的に平滑な場合は、ｗ＝０なので、平滑さ尺度ｗ／ｔが０となる。
ここで考えている例では、コンタクト層ｎｃの高さｔｃ＝４６０ｎｍに対し、突き出し幅ｗｅが２１０ｎｍなので、最大の誤差が生じている場合の平滑さ尺度ｗ／ｔは、２１０ｎｍ／４６０ｎｍ＝０．４６程度と見積もられる。
次に、銅配線技術を用いた場合の誤差について考察する（例えば第６実施例参照）。誤差の要素はアルミニウム配線の場合と同様である。位置合わせばらつきに関し、９０ｎｍテクノロジを想定し、許容位置ずれ量が最も大きい最上層部について考察する。
配線層幅のばらつきは、配線層幅を１．５μｍとしたとき、両側で最大２０％程度（片側で最大１０％程度）と見積もられる。ここでは片側が問題となるので、０．１５μｍ程度となる。一方、コンタクト層幅を０．４μｍとしたとき、コンタクト層幅のばらつきは、両側で最大１５％程度（片側で最大７．５％程度）と見積もられる。ここでは片側が問題となるので、０．０３μｍ程度となる。
位置合わせばらつきを、配線層の下層コンタクト層に対する許容位置ずれ量として見積もる。許容位置ずれ量は、９０ｎｍテクノロジにおいて、（０．１８μｍテクノロジより緩和された）０．３μｍとなる。
これらのばらつきを単純に加算すると、配線層幅ばらつき０．１５μｍ＋コンタクト層ばらつき０．０３μｍ＋位置合わせばらつき０．３μｍ＝０．４８μｍとなる。ただし、これらのばらつきが同時に発生する可能性は低いので、これらのばらつきの２乗和のルートを取った値である０．３４μｍ程度の方が、より妥当な見積もりと考えられる。
従って、図１６に示すように、例えばコンタクト層ｎｃ上に積層された配線層ｎｗに誤差で生じた庇状部分の突き出し幅ｗｅは、最大で０．３４μｍ程度と見積もられる。一方、コンタクト層ｎｃの高さ（厚さ）ｔｃは、例えば１μｍ程度である。この場合、最大の誤差が生じている場合の平滑さ尺度ｗ／ｔは、０．３４μｍ／１μｍ＝０．３４と見積もられる。
平滑さ尺度ｗ／ｔが１より小さければ、側面に庇状部分が形成されたとしても、クラック防御リング破壊の抑制効果は、ある程度は得られるであろう。平滑さ尺度ｗ／ｔは、１／２以下となっていることがより好ましい。平滑さ尺度が０（つまり、積層金属層の外側側面が揃っている状態）であれば、さらに好ましい。
なお、上方ほど半導体チップ領域側に側面を傾斜させる場合でも（第３、第４、第７、第８実施例参照）、製造途中の誤差により、実際に作製されたクラック防御リングの側面に庇状部分が生じる可能性はないわけではない。
このような場合、庇状部分が生じている部分だけ見ると、局所的には、側面がスクライブ領域側に傾斜しているようにも見える。しかし、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて（つまり、全体として）、クラック防御リングの側面は、上方ほど半導体チップ領域側に傾斜しているといえる。
なお、平滑な側面、つまり垂直な側面を形成する場合に（第１、第２、第５、第６実施例参照）、誤差による凹凸が生じていても、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて（つまり、全体として）、クラック防御リングの側面は、基板表面に対して垂直に形成されているといえる。
以上の第１〜第８の実施例およびそれらに係る考察をまとめると、金属層が積層されて形成されたクラック防御リング（金属リング）は、クラック伝播に起因する破壊を抑制するために、ある下側金属層と、下側金属層上に重なる上側金属層について、以下のような重なり条件を満たしていることが特に望ましいといえる。
上側金属層は、半導体チップ領域外側の側面が、下側金属層の半導体チップ領域外側の側面と揃っている（平面視上一致している）か、または、下側金属層の半導体チップ領域外側の側面に対して半導体チップ領域内側に位置して（引き下がって）いるように、下側金属層上に重なっていることが望ましい。
次に、図１５を参照して、さらに、第９実施例によるクラック防御リング構造について説明する。第９実施例は、第６実施例を一部変更したものである。第６実施例との違いは、クラック防御窓の構造である。そして、クラック防御窓の構造を変えるために、最上層の第１０配線層の配置を変えている。
より詳しく説明すると、第９実施例では、第１０コンタクト層１０ｃの上に、第１０配線層１０ｗＡを、積極的に庇状部分ＰＰができるように積層している。ただし、突き出し幅は、上述の平滑さ尺度が、出来上がり時に１より小さくなるようになることが望ましい。
庇状部分ＰＰがあることにより、クラック防御窓２３Ｂを形成するエッチング時に、庇状部分ＰＰの下の層間絶縁膜がエッチングされない。クラック防御窓２３Ｂは、スクライブ領域１０３側で、クラック防御リング１０５の途中の高さまでの深さに形成されるが、庇状部分ＰＰ直下の層間絶縁膜はエッチングされないので、第１０コンタクト層１０ｃ以下の部分の側面１０５が、クラック防御窓２３Ｂ内に露出しない。
第６実施例では、クラック防御窓２３Ａ内に、クラック防御リング１０５の側面１０５ｐの銅層が露出する。クラック防御窓２３Ａを形成するエッチングに用いるチャンバが、銅層の加工と併用できるものであれば、銅層が露出しても特に問題はない。しかし、チャンバ内の銅汚染が望ましくない場合等、銅層の露出が望ましくない場合もある。そのような場合は、第９実施例のように、銅層を露出させないクラック防御窓２３Ｂを形成することができる。なお、その他、何らかの理由で最上層１０ｗＡより下の部分の側面１０５ｐを露出させたくない場合も、このような構造を適用することができる。
なお、出来上がり時に庇状部分ＰＰを確実に形成するには、第１０配線層１０ｗＡの設計時の突き出し幅をある程度大きく設定しておくのがよい。ここで、突き出し幅の設定値を見積もる。この例では、クラック防御窓２３Ｂ内で、第１０配線層１０ｗＡより下の、第１１層間絶縁膜ｆ１１と第１０層間絶縁膜ｆ１０とがエッチングされている。つまり、第１０コンタクト層１０ｃと、第９配線層９ｗと、第９コンタクト層９ｃの側面が露出しないようにしたい。
９０ｎｍテクノロジを想定し、第１０配線層１０ｗＡの下層コンタクト層１０ｃに対する位置ずれ許容の最大値が０．３μｍ、第１０コンタクト層１０ｃの下層配線層９ｗに対する位置ずれ許容の最大値が０．１μｍ、第９配線層９ｗの下層コンタクト層９ｃに対する位置ずれ許容の最大値が０．０６５μｍとしたとき、最上層配線層１０ｗＡの２層下のコンタクト層に対する最大の位置合わせばらつきは（許容位置ずれ量は）、０．３μｍ、０．１μｍ、０．０６５μｍの各々を２乗して足した和の平方根を取って、０．３３μｍと見積もられる。
一方、線幅ばらつきは、第１０配線層１０ｗ及び第９配線層９ｗに対し、それぞれ最大で０．１５μｍと見積もられる。第９コンタクト層９ｃは、配線層９ｗ、１０ｗより細いので、その線幅ばらつきが配線層９ｗ、１０ｗの線幅ばらつき内に収まると考えると、最大の線幅ばらつきは、０．１５μｍ、０．１５μｍの各々を２乗して足した和の平方根を取って、０．２１μｍと見積もられる。
従って、庇状部分ＰＰを確実に形成するという観点からは、例えば、位置合わせばらつき０．３３μｍと線幅ばらつき０．２１μｍの各々を２乗して足した和の平方根を取って得られる０．４μｍ以上を、突き出し幅として設定する。ただし、出来上がりの突き出し幅は小さくしたいので、例えば、突き出し幅の設定値を０．４μｍとする。
第１０配線層１０ｗＡで形成された庇状部分ＰＰの突き出し幅が０．４μｍであり、第９コンタクト層９ｃの高さが例えば１μｍであるとすると、平滑さ尺度は０．４μｍ／１μｍ＝０．４となり、１よりは小さくなっている。
第９実施例のクラック防御リング構造も、クラック防御窓２３Ｂは、クラック防御リング１０５の途中の高さまでに深く形成されている。クラック防御窓２３Ｂは、クラック防御リング１０５の側面１０５ｐを露出しないものの、側面１０５ｐのごく近くに形成されているので、第６実施例と同様に、クラックを導いて早く終端させる効果がある。
クラック防御リングを複数並べて多重に配置し、クラックに対する防御性をさらに高めることも有効と考えられる。
次に、図１７を参照して、第１０実施例によるクラック防御リング構造について説明する。第１０実施例は、２重のクラック防御リング１０５Ａ１及び１０５Ａ２を形成した構造である。
第４実施例と同様に、クラック防御リング１０５Ａ１及び１０５Ａ２は、アルミニウム配線技術を用いて形成し、外側側面を傾斜させ、クラック防御窓２３Ａは、内側クラック防御リング１０５Ａ１の外側側面を露出する。
外側クラック防御リング１０５Ａ２は、内側クラック防御リング１０５Ａ１を囲み、内側クラック防御リング１０５Ａ１より低く形成されており、この例では、第４配線層４ｗまでの高さに形成されている。外側クラック防御リング１０５Ａ２は、内側クラック防御リング１０５Ａ１と同時に形成することができる。
クラック防御窓２３Ａは、スクライブ領域１０３の全幅に亘る幅に形成されており、スクライブ領域１０３に残る積層絶縁膜ＩＦを薄くして、チップ分割を容易にしている。
クラック防御窓２３Ａの底に、外側クラック防御リング１０５Ａ２の上部が、この例では第４配線層４ｗが、露出している。これにより、スクライブセンター１０３ｃ側から伝わったクラックを、外側クラック防御リング１０５Ａ２の外側側面に沿って伝播させ、クラック防御窓２３Ａの底に到達させて終端させることができる。
外側クラック防御リング１０５Ａ２を、内側クラック防御リング１０５Ａ１よりも低く形成することにより、クラック防御窓２３Ａの底からの外側クラック防御リング１０５Ａ２の突き出し高さが抑制される。これにより、外側クラック防御リング１０５Ａ２の突き出し部分が剥がれてゴミとなることを抑制できる。
クラック防御絶縁膜２２は、スクライブ領域１０３側（外側）の端を、外側クラック防御リング１０５Ａ２の最下層の金属層の外側の端よりも、外側にして配置される。
本実施例では、また、内側クラック防御リング１０５Ａ１の最下層の金属層の内側に、クラック防御絶縁膜２２と同時に形成される絶縁膜２２Ａが配置されている。絶縁膜２２Ａと、クラック防御絶縁膜２２との間に、クラック防御リング１０５Ａ１及び１０５Ａ２の配置される領域２１Ａが画定される。
第１０実施例は、クラック防御リング１０５Ａ１及び１０５Ａ２を、アルミニウム配線技術を用いて形成する。例えば、第１実施例において図２Ｃを参照して説明したように、Ｔｉ／ＴｉＮ／Ｗ積層膜でコンタクト層を形成し、コンタクト層上にＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成し、これをパターニングして配線層を形成する。
配線層のパターニングは、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜上に配線層形状のレジストパターンを形成し、レジストパターンをマスクとして、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして行われる。アルミニウム配線層をパターニングするエッチングとして、例えば、Ｃｌ２、ＢＣｌ３、Ａｒ及びＣＨＦ３の混合ガスによるドライエッチングが用いられる。エッチング後、例えば、ＡＣＴを用いた薬液処理で、レジストパターンが除去される。
本実施例では、外側側面が傾斜したクラック防御リングを形成している。第３実施例で説明したように、配線層は、コンタクト層上に、半導体チップ領域１０２側に引き下がって積層される。これにより、平面視上、配線層の外側に、直下のコンタクト層の上面が露出した構造が形成される。なお、外側側面が平滑なクラック防御リングを形成する場合でも、位置ずれに起因して、配線層の外側に、コンタクト層の上面が露出することはあろう。
シリコン基板２１が、例えばｐ型基板であるとする。図１７に示すトランジスタＴＲ等、半導体素子を形成する工程に伴い、基板２１にｎ型不純物及びｐ型不純物が注入される。このような不純物注入に起因して、クラック防御リング１０５Ａ１や１０５Ａ２の、最下層の金属層の下方領域２１Ａにｐｎ接合が形成されると、以下のような不具合を招く。
アルミニウム配線層をパターニングするドライエッチングに起因して、配線層が正に帯電する。不純物注入に起因して、クラック防御リングの下方領域２１Ａにｎ型領域が形成されていると、基板がｐ型なので、表面側がｎ型で内部側がｐ型のｐｎ接合が形成される。配線層に溜まった正電荷は、このｐｎ接合に逆バイアスを加えるので、配線層中の正電荷は、基板２１に流れずにそのまま溜まることとなる。
そして、配線層に正電荷が溜まったまま、配線層上のマスクを除去する薬液処理を行うと、配線層と基板とが電極となって電池が形成され、露出したタングステンコンタクト層が溶け出してしまう。
そこで、本実施例では、クラック防御リング下方領域２１Ａへの不純物注入を制御して、クラック防御リング下方領域２１Ａにｐｎ接合を形成させない。例えば、以下のような不純物注入が行なわれる。
ｐ型ウェル形成時は、ｐ型ウェル形成領域を露出するレジストパターンを用いて、例えば、Ｂが、加速エネルギ３００ｋｅＶ、ドーズ量３．０×１０１３ｃｍ−２、ティルト角０°で注入される。
ｎ型ＭＯＳトランジスタのチャネル形成時は、ｎ型ＭＯＳトランジスタのチャネル形成領域を露出するレジストパターンを用いて、例えば、Ｂが、加速エネルギ３０ｋｅＶ、ドーズ量８．５×１０１２ｃｍ−２、ティルト角７°で注入される。
ｐ型ＭＯＳトランジスタの低ドープドレイン（ＬＤＤ）形成時は、ｐ型ＭＯＳトランジスタのＬＤＤ形成領域を露出するレジストパターンを用いて、例えばＢＦ２が、加速エネルギ５ｋｅＶ、ドーズ量３．０×１０１４ｃｍ−２、ティルト角０°で注入される。なお、複数種類の閾値電圧Ｖｔｈを持つトランジスタを形成する場合には、例えば、さらに、ＢＦ２が、加速エネルギ８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２、ティルト角０°で打ち足される。
ｐ型ＭＯＳトランジスタのソース／ドレイン形成時は、ｐ型ＭＯＳトランジスタのソース／ドレイン形成領域を露出するレジストパターンを用いて、例えば、Ｂが、加速エネルギ５ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２、ティルト角０°で、Ｆが、加速エネルギ８ｋｅＶ、ドーズ量４×１０１４ｃｍ−２、ティルト角０°で注入される。
このような、ｐ型不純物、つまり基板と同じ導電型の不純物が注入される工程では、クラック防御リング下方領域２１Ａも露出するレジストパターンとし、クラック防御リング下方領域２１Ａへの不純物注入も行なう。
一方、ｎ型ウェルや、ｐ型ＭＯＳトランジスタのチャネルや、ｎ型ＭＯＳトランジスタの低ドープドレイン（ＬＤＤ）や、ｎ型ＭＯＳトランジスタのソース／ドレインを形成するための、ｎ型不純物、つまり基板と逆導電型の不純物が注入される工程では、クラック防御リング下方領域２１Ａを覆うレジストパターンを形成し、クラック防御リング下方領域２１Ａへの不純物注入を行なわない。
クラック防御リング下方領域２１Ａを覆う部分のレジストパターンは、例えば、一端が絶縁膜２２Ａの幅内に配置され、他端がクラック防御絶縁膜２２の幅内に配置されるように、形成することができる。
このように、クラック防御リング下方領域２１Ａに、基板と同じ導電型の不純物を注入することにより、クラック防御リングの下方にｐｎ接合が形成されることを抑制でき、クラック防御リングに生じた電荷を、基板に流しやすくなる。よって、クラック防御リングの帯電に起因する不具合が抑制できる。なお、クラック防御リングの下方領域に、最終的にｐｎ接合が形成されないのであれば、基板と逆導電型の不純物を注入してもよい。
次に、図１８を参照して、第１０実施例の変形例によるクラック防御リング構造について説明する。本変形例は、クラック防御窓２３Ａの幅が、スクライブ領域１０３の全幅に亘るものではなく、クラック防御窓２３Ａよりスクライブセンター１０３ｃ側に、層間絶縁膜ｆ５及びｆ６が残っている構造である。ただし、外側クラック防御リング１０５Ａ２の上面が露出する程度に、クラック防御窓２３Ａの幅は広い。
次に、図１９を参照して、第１１実施例によるクラック防御リング構造について説明する。第１１実施例は、第１０実施例のクラック防御リング構造を、銅配線形成技術を用いる場合に適用したものである。
なお、第１１実施例では、外側クラック防御リング１０５Ａ２が第８配線層８ｗまでの高さに形成されており、クラック防御窓２３Ａの底に、第８配線層８ｗの上面が露出している。
銅配線形成技術を用いる場合でも、配線構造の最上部分では、タングステンを用いたコンタクト層１０ｃ上に、アルミニウムを用いた配線層１０ｗを形成している。従って、特に、アルミニウム配線層１０ｗまで積層した内側クラック防御リング１０５Ａ１について、クラック防御リング下方領域２１Ａにｐｎ接合が形成されないことが好ましい。
次に、図２０を参照して、第１１実施例の変形例によるクラック防御リング構造について説明する。本変形例は、第１０実施例の変形例のクラック防御リング構造を、銅配線形成技術を用いる場合に適用したものである。
以上説明したように、第１〜第１１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
なお、クラック防御リングは、分割された各半導体チップの縁部に残る。クラックによりスクライブ領域側の層間絶縁膜が剥がれた部分では、半導体チップの端面に、クラック防御リングの側面が露出することとなる。
なお、クラック防御リングの内側に耐湿リングが形成された実施例について説明したが、クラック防御リングに耐湿リングを兼ねさせることにより、クラック防御リングの内側の耐湿リングを省くことも可能と考えられる。
なお、クラック防御リングの他に、耐湿リングを形成する場合、実施例で説明した構造の耐湿リングに限らず、公知の他の構造のものを適宜形成することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した第１〜第１１の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体素子が形成された第１半導体チップ領域と、
半導体素子が形成された第２半導体チップ領域と、
前記第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、
前記第１半導体チップ領域は、前記第１半導体チップ領域に形成された半導体素子を囲む第１金属リングを含み、
前記第１金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第１半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている半導体ウエハ。
（付記２）
さらに、
前記第１金属リングの最上層の金属層を覆うカバー絶縁膜と、
前記カバー絶縁膜に形成され、前記最上層の金属層の上面を露出した開口と
を有する付記１に記載の半導体ウエハ。
（付記３）
前記開口は、前記最上層の金属層の上面より前記外側にはみ出し、はみ出した部分の深さが、前記第１金属リングの途中の高さに達する付記２に記載の半導体ウエハ。
（付記４）
前記開口は、前記スクライブ領域の全幅に亘る付記３に記載の半導体ウエハ。
（付記５）
前記開口の、前記はみ出した部分の内部に、前記第１金属リングの側面が露出している付記３または４に記載の半導体ウエハ。
（付記６）
前記半導体ウエハは半導体基板を含み、さらに、前記半導体基板の深さ方向に入り込んで、前記第１金属リングの高さ方向下方に配置された金属リング下方絶縁膜を有し、
前記金属リング下方絶縁膜の前記外側の端が、前記第１金属リングの最下層の金属層の前記外側の端よりも、前記外側に配置されている付記１〜５のいずれか１つに記載の半導体ウエハ。
（付記７）
前記半導体ウエハは半導体基板を含み、前記第１金属リングは、前記半導体基板上方に形成されており、
前記第１金属リングの前記第１半導体チップ領域外側の側面が、全体として、前記半導体基板の表面に対して垂直に形成されている付記１〜６のいずれか１つに記載の半導体ウエハ。
（付記８）
前記第１金属リングの前記第１半導体チップ領域外側の側面が、全体として、上方ほど前記第１半導体チップ領域内側に傾斜している付記１〜６のいずれか１つに記載の半導体ウエハ。
（付記９）
さらに、
前記第１半導体チップ領域は、前記第１金属リングを囲み、前記第１金属リングより低い第２金属リングを含み、
前記第２金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第１半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている付記１〜８のいずれか１項に記載の半導体ウエハ。
（付記１０）
前記開口の前記はみ出した部分の底に、前記第２金属リングが露出する付記３に従属する付記９に記載の半導体ウエハ。
（付記１１）
前記半導体ウエハは、第１導電型の半導体基板を含み、前記第１金属リングの最下層の金属層は、前記半導体基板上に形成され、
前記半導体基板の、前記第１金属リングの最下層の金属層の下方領域に、前記第１導電型の不純物が注入されている付記１〜１０のいずれか１項に記載の半導体ウエハ。
（付記１２）
前記第１金属リングの下側金属層は、タングステンを含む金属層であり、前記第１金属リングの上側金属層は、アルミを含む金属層である付記１１に記載の半導体ウエハ。
（付記１３）
前記第１金属リングの下側金属層及び上側金属層は、銅を含む層で形成され、デュアルダマシンで形成された付記１〜１０のいずれか１つに記載の半導体ウエハ。
（付記１４）
前記第１金属リングは、積層絶縁膜中に形成されている付記１〜１３のいずれか１つに記載の半導体ウエハ。
（付記１５）
さらに、前記第１金属リングの内側に、前記半導体素子に電気的に接続する多層配線が形成されている付記１〜１４のいずれか１つに記載の半導体ウエハ。
（付記１６）
前記スクライブ領域に、モニタ回路が形成された付記１〜１５のいずれか１つに記載の半導体ウエハ。
（付記１７）
半導体素子の形成された半導体チップであって、前記半導体素子を囲む金属リングを含み、
前記金属リングは、下側金属層と前記下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、
前記上側金属層の前記半導体チップ外側の側面が、前記下側金属層の前記外側の側面と揃っているか、または、前記下側金属層の前記外側の側面に対して前記半導体チップ内側に位置しているように、前記下側金属層上に前記上側金属層が重なっている半導体チップ。
（付記１８）
半導体ウエハの製造方法であって、
半導体基板の半導体チップ領域内に半導体素子を形成する工程と、
前記半導体素子に電気的に接続する配線用の金属層を積層して多層配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と
を有し、
前記第１金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる半導体ウエハの製造方法。
(付記１９)
さらに、
前記多層配線の最上層の金属層及び前記第１金属リングの最上層の金属層を覆うカバー絶縁膜を形成する工程と、
前記多層配線の最上層の金属層上面を露出するコンタクト窓を形成するとともに、前記第１金属リングの最上層の金属層上面を底に露出する開口を形成するように、前記カバー絶縁膜をエッチングする工程と
を有する付記１８に記載の半導体ウエハの製造方法。
（付記２０）
前記カバー絶縁膜をエッチングする工程は、前記開口を、前記最上層の金属層の上面より前記外側にはみ出すように配置し、はみ出した部分の深さが、前記第１金属リングの途中の高さに達するまでエッチングを行なう付記１５に記載の半導体ウエハの製造方法。
（付記２１）
さらに、前記半導体基板に、前記半導体素子の素子分離を行う素子分離絶縁膜、及び金属リング下方絶縁膜を、前記半導体基板の深さ方向に入り込んで形成する工程を有し、
前記第１金属リングを形成する工程は、前記金属リング下方絶縁膜の前記半導体チップ領域外側の端が、前記第１金属リングの最下層の金属層の前記外側の端よりも前記外側に配置されるようにして、前記金属リング下方絶縁膜の高さ方向上方に、前記第１金属リングの最下層の金属層を形成する工程を含む付記１８〜２０のいずれか１つに記載の半導体ウエハの製造方法。
（付記２２）
前記多層配線を形成するとともに前記第１金属リングを形成する工程は、前記第１金属リングを囲み前記第１金属リングより低い第２金属リングも形成し、
前記第２金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる付記１８〜２１のいずれか１つに記載の半導体ウエハの製造方法。
（付記２３）
前記カバー絶縁膜をエッチングする工程は、前記はみ出した部分の底に、前記第２金属リングが露出するようにエッチングを行う付記２０に従属する付記２２に記載の半導体ウエハの製造方法。
（付記２４）
前記半導体基板は、第１導電型であり、
前記半導体素子を形成する工程は、前記半導体基板の、前記第１金属リングの最下層の金属層が配置される領域に、前記第１導電型の不純物を注入する工程を含む付記１８〜２３のいずれか１つに記載の半導体ウエハの製造方法。
（付記２５）
前記第１金属リングを形成する工程は、下側金属層を、タングステンを含む金属層で形成し、上側金属層を、アルミニウムを含む金属層で形成する付記２４に記載の半導体ウエハの製造方法。
（付記２６）
前記第１金属リングを形成する工程は、アルミニウムを含む金属層を、マスクを用いてドライエッチングでパターニングし、前記マスクを薬液処理で除去して、上側金属層を形成する付記２５に記載の半導体ウエハの製造方法。
（付記２７）
前記第１金属リングを形成する工程は、
積層される複数の前記金属層の少なくとも一部の層を銅層で形成するものであり、
前記多層配線におけるコンタクト層に対応する第１下側金属層、及び、第１下側金属層に重なり前記多層配線における配線層に対応する第１上側金属層を銅層で同時形成する第１デュアルダマシン工程であって、第１上側金属層の前記半導体チップ領域外側の側面が、第１下側金属層の前記外側の側面と揃うように、第１下側金属層上に第１上側金属層を重ねる第１デュアルダマシン工程と、
第１デュアルダマシン工程に引き続き行われ、前記多層配線におけるコンタクト層に対応する第２下側金属層、及び、第２下側金属層に重なり前記多層配線における配線層に対応する第２上側金属層を銅層で同時形成する第２デュアルダマシン工程であって、第２下側金属層の前記半導体チップ領域外側の側面が、前記第１上側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、前記第１上側金属層上に第２下側金属層を重ねるとともに、第２上側金属層の前記半導体チップ領域外側の側面が、第２下側金属層の前記外側の側面と揃うように、第２下側金属層上に第２上側金属層を重ねる第２デュアルダマシン工程と
を含む付記１８〜２６のいずれか１つに記載の半導体ウエハの製造方法。
１０１ 半導体ウエハ
１０２ 半導体チップ領域
１０３ スクライブ領域
１０３ｃ スクライブセンター
１０４ 耐湿リング
１０５、１０５Ａ、１０５Ａ１、１０５Ａ２ クラック防御リング
１０５ｐ、１０５Ａｐ （クラック防御リングのスクライブ領域側の）側面
２１ 半導体基板
２１Ａ クラック防御リングの下方領域
２２ クラック防御絶縁膜
２２Ｔ 素子分離絶縁膜
２２Ａ 絶縁膜
２３ クラック防御窓
２３Ｔ コンタクト窓
ｆ１〜ｆ１２、２４ 絶縁膜
１ｃＴ〜１０ｃＴ、１ｃＭ〜１０ｃＭ、１ｃ〜１０ｃ コンタクト層
１ｗＴ〜１０ｗＴ、１ｗＭ〜１０ｗＭ、１ｗ〜１０ｗ 配線層
ＴＲ トランジスタ
ＲＰ１〜ＲＰ６ レジストパターン
ＩＦ 積層絶縁膜
ＰＰ 庇状部分
２０１ ダイシングソー
２０２ クラック

Claims (16)

  1. 半導体素子が形成された第１半導体チップ領域と、
    半導体素子が形成された第２半導体チップ領域と、
    前記第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、
    前記第１半導体チップ領域は、前記第１半導体チップ領域に形成された半導体素子を囲む第１金属リングを含み、
    前記第１金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第１半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている半導体ウエハ。
  2. さらに、
    前記第１金属リングの最上層の金属層を覆うカバー絶縁膜と、
    前記カバー絶縁膜に形成され、前記最上層の金属層の上面を露出した開口と
    を有する請求項１に記載の半導体ウエハ。
  3. 前記開口は、前記最上層の金属層の上面より前記外側にはみ出し、はみ出した部分の深さが、前記第１金属リングの途中の高さに達する請求項２に記載の半導体ウエハ。
  4. 前記半導体ウエハは半導体基板を含み、さらに、前記半導体基板の深さ方向に入り込んで、前記第１金属リングの高さ方向下方に配置された金属リング下方絶縁膜を有し、
    前記金属リング下方絶縁膜の前記外側の端が、前記第１金属リングの最下層の金属層の前記外側の端よりも、前記外側に配置されている請求項１〜３のいずれか１項に記載の半導体ウエハ。
  5. 前記第１金属リングの前記第１半導体チップ領域外側の側面が、全体として、上方ほど前記第１半導体チップ領域内側に傾斜している請求項１〜４のいずれか１項に記載の半導体ウエハ。
  6. さらに、
    前記第１半導体チップ領域は、前記第１金属リングを囲み、前記第１金属リングより低い第２金属リングを含み、
    前記第２金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第１半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている請求項１〜５のいずれか１項に記載の半導体ウエハ。
  7. 前記開口の前記はみ出した部分の底に、前記第２金属リングが露出する請求項３に従属する請求項６に記載の半導体ウエハ。
  8. 前記半導体ウエハは、第１導電型の半導体基板を含み、前記第１金属リングの最下層の金属層は、前記半導体基板上に形成され、
    前記半導体基板の、前記第１金属リングの最下層の金属層の下方領域に、前記第１導電型の不純物が注入されている請求項１〜７のいずれか１項に記載の半導体ウエハ。
  9. 前記第１金属リングの下側金属層及び上側金属層は、銅を含む層で形成され、デュアルダマシンで形成された請求項１〜７のいずれか１項に記載の半導体ウエハ。
  10. 半導体素子の形成された半導体チップであって、前記半導体素子を囲む金属リングを含み、
    前記金属リングは、下側金属層と前記下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、
    前記上側金属層の前記半導体チップ外側の側面が、前記下側金属層の前記外側の側面と揃っているか、または、前記下側金属層の前記外側の側面に対して前記半導体チップ内側に位置しているように、前記下側金属層上に前記上側金属層が重なっている半導体チップ。
  11. 半導体ウエハの製造方法であって、
    半導体基板の半導体チップ領域内に半導体素子を形成する工程と、
    前記半導体素子に電気的に接続する配線用の金属層を積層して多層配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と
    を有し、
    前記第１金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる半導体ウエハの製造方法。
  12. さらに、
    前記多層配線の最上層の金属層及び前記第１金属リングの最上層の金属層を覆うカバー絶縁膜を形成する工程と、
    前記多層配線の最上層の金属層上面を露出するコンタクト窓を形成するとともに、前記第１金属リングの最上層の金属層上面を底に露出する開口を形成するように、前記カバー絶縁膜をエッチングする工程と
    を有する請求項１１に記載の半導体ウエハの製造方法。
  13. さらに、前記半導体基板に、前記半導体素子の素子分離を行う素子分離絶縁膜、及び金属リング下方絶縁膜を、前記半導体基板の深さ方向に入り込んで形成する工程を有し、
    前記第１金属リングを形成する工程は、前記金属リング下方絶縁膜の前記半導体チップ領域外側の端が、前記第１金属リングの最下層の金属層の前記外側の端よりも前記外側に配置されるようにして、前記金属リング下方絶縁膜の高さ方向上方に、前記第１金属リングの最下層の金属層を形成する工程を含む請求項１１または１２に記載の半導体ウエハの製造方法。
  14. 前記多層配線を形成するとともに前記第１金属リングを形成する工程は、前記第１金属リングを囲み前記第１金属リングより低い第２金属リングも形成し、
    前記第２金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる請求項１１〜１３のいずれか１項に記載の半導体ウエハの製造方法。
  15. 前記カバー絶縁膜をエッチングする工程は、前記開口を、前記第１金属リングの最上層の金属層の上面より前記外側にはみ出すように形成するとともに、はみ出した部分の深さが前記第１金属リングの途中の高さに達し、前記はみ出した部分の底に、前記第２金属リングが露出するようにエッチングを行う請求項１２に従属する請求項１４に記載の半導体ウエハの製造方法。
  16. 前記半導体基板は、第１導電型であり、
    前記半導体素子を形成する工程は、前記半導体基板の、前記第１金属リングの最下層の金属層が配置される領域に、前記第１導電型の不純物を注入する工程を含む請求項１１〜１５のいずれか１項に記載の半導体ウエハの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003114A (ja) * 2012-06-18 2014-01-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014027057A (ja) * 2012-07-25 2014-02-06 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014110279A (ja) * 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014165403A (ja) * 2013-02-26 2014-09-08 Renesas Electronics Corp 半導体装置および半導体ウェハ
US9240386B2 (en) 2012-01-17 2016-01-19 Fujitsu Semiconductor Limited Semiconductor device and process for producing semiconductor device
CN110556342A (zh) * 2018-06-01 2019-12-10 艾普凌科有限公司 半导体装置
US20220319924A1 (en) * 2021-04-05 2022-10-06 SK Hynix Inc. Methods of manufacturing semiconductor chip including crack propagation guide

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199123A (ja) * 2010-03-23 2011-10-06 Elpida Memory Inc 半導体装置およびその製造方法
JP5851211B2 (ja) * 2011-11-11 2016-02-03 新光電気工業株式会社 半導体パッケージ、半導体パッケージの製造方法及び半導体装置
CN104701271A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102015100671B4 (de) * 2015-01-19 2022-01-20 Infineon Technologies Ag Bauelement mit einem Halbleiterchip, der eine Dicing-Kante und eine Schutzstruktur umfasst
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
US10204870B2 (en) * 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9837366B1 (en) * 2016-11-28 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor structure and semiconductor manufacturing process thereof
KR20180070793A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 오버레이 패턴들을 포함하는 반도체 소자
CN109755714B (zh) * 2017-11-06 2021-06-04 华润微电子（重庆）有限公司 一种集成波导结构及其制备方法
CN112331618B (zh) * 2019-08-05 2023-11-07 华邦电子股份有限公司 半导体组件及其制造方法
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置
CN111834434B (zh) * 2020-07-29 2022-07-05 深圳富创通科技有限公司 一种oled显示装置及其制备方法
US11652069B2 (en) 2020-12-08 2023-05-16 Globalfoundries Singapore Pte. Ltd. Crackstop structures

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831330A (en) * 1996-06-28 1998-11-03 Winbond Electronics Corp. Die seal structure for a semiconductor integrated circuit
JP2000150429A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001023937A (ja) * 1999-05-20 2001-01-26 Texas Instr Inc <Ti> 半導体デバイス内のスクライブストリートシール及び製造方法
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2004079596A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 半導体装置
JP2004296904A (ja) * 2003-03-27 2004-10-21 Toshiba Corp 半導体装置、半導体装置の製造方法
JP2004311930A (ja) * 2003-03-24 2004-11-04 Nec Electronics Corp 多層配線を含む半導体装置およびその製造方法
JP2005286264A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその製造方法
JP2006093407A (ja) * 2004-09-24 2006-04-06 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
JP2007299900A (ja) * 2006-04-28 2007-11-15 Kawasaki Microelectronics Kk 半導体装置と半導体装置の絶縁破壊防止方法
JP2008270720A (ja) * 2007-03-22 2008-11-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2009043779A (ja) * 2007-08-06 2009-02-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20100109128A1 (en) * 2008-11-05 2010-05-06 Texas Instruments Incorporated Crack Deflector Structure for Improving Semiconductor Device Robustness Against Saw-Induced Damage
US20100133669A1 (en) * 2008-11-28 2010-06-03 Jui-Meng Jao Crack stopping structure and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
US7098676B2 (en) 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
US7777338B2 (en) * 2004-09-13 2010-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure for integrated circuit chips
JP2006210439A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置
US20070087067A1 (en) * 2005-10-18 2007-04-19 Yuan Yuan Semiconductor die having a protective periphery region and method for forming
US7456507B2 (en) * 2006-01-12 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Die seal structure for reducing stress induced during die saw process
US20080122039A1 (en) * 2006-11-02 2008-05-29 United Microelectronics Corp. Intergrated circuit device, chip, and method of fabricating the same
JP4553892B2 (ja) * 2006-12-27 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831330A (en) * 1996-06-28 1998-11-03 Winbond Electronics Corp. Die seal structure for a semiconductor integrated circuit
JP2000150429A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001023937A (ja) * 1999-05-20 2001-01-26 Texas Instr Inc <Ti> 半導体デバイス内のスクライブストリートシール及び製造方法
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2004079596A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 半導体装置
JP2004311930A (ja) * 2003-03-24 2004-11-04 Nec Electronics Corp 多層配線を含む半導体装置およびその製造方法
JP2004296904A (ja) * 2003-03-27 2004-10-21 Toshiba Corp 半導体装置、半導体装置の製造方法
JP2005286264A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその製造方法
JP2006093407A (ja) * 2004-09-24 2006-04-06 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
JP2007299900A (ja) * 2006-04-28 2007-11-15 Kawasaki Microelectronics Kk 半導体装置と半導体装置の絶縁破壊防止方法
JP2008270720A (ja) * 2007-03-22 2008-11-06 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2009043779A (ja) * 2007-08-06 2009-02-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20100109128A1 (en) * 2008-11-05 2010-05-06 Texas Instruments Incorporated Crack Deflector Structure for Improving Semiconductor Device Robustness Against Saw-Induced Damage
US20100133669A1 (en) * 2008-11-28 2010-06-03 Jui-Meng Jao Crack stopping structure and method for fabricating the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240386B2 (en) 2012-01-17 2016-01-19 Fujitsu Semiconductor Limited Semiconductor device and process for producing semiconductor device
JP2014003114A (ja) * 2012-06-18 2014-01-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014027057A (ja) * 2012-07-25 2014-02-06 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014110279A (ja) * 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置およびその製造方法
US10411056B2 (en) 2012-11-30 2019-09-10 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US9508774B2 (en) 2012-11-30 2016-11-29 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP2014165403A (ja) * 2013-02-26 2014-09-08 Renesas Electronics Corp 半導体装置および半導体ウェハ
US9230920B2 (en) 2013-02-26 2016-01-05 Renesas Electronics Corporation Semiconductor device
US8970009B2 (en) 2013-02-26 2015-03-03 Renesas Electronics Corporation Semiconductor device and semiconductor wafer
CN110556342A (zh) * 2018-06-01 2019-12-10 艾普凌科有限公司 半导体装置
CN110556342B (zh) * 2018-06-01 2023-09-12 艾普凌科有限公司 半导体装置
US20220319924A1 (en) * 2021-04-05 2022-10-06 SK Hynix Inc. Methods of manufacturing semiconductor chip including crack propagation guide
US11990372B2 (en) * 2021-04-05 2024-05-21 SK Hynix Inc. Methods of manufacturing semiconductor chip including crack propagation guide

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