TW201803013A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Abstract

本發明之課題係在具有元件隔離結構且該元件隔離結構在半導體基板之主面上形成的溝內具空隙的半導體裝置中，防止因空隙之最上部位置變高而使半導體裝置之性能降低。 本發明之解決手段係在半導體基板SB之主面上使用作為硬遮罩之絕緣膜HM形成溝槽TP，並形成覆蓋絕緣膜HM之頂面及溝槽TP之表面的絕緣膜IF1，接著，藉由深蝕刻絕緣膜IF1使絕緣膜HM之頂面露出。然後，形成覆蓋絕緣膜HM之頂面及溝槽TP之表面的絕緣膜IF2、IF3，藉此在溝槽TP內形成空隙SP。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，例如，可適合使用於具有溝槽之半導體裝置的製造方法。
目前已有具有元件隔離結構且該元件隔離結構在作為半導體基板之主面的表面上形成的溝槽內形成絕緣膜的半導體裝置。此外，亦有具有元件隔離[Deep Trench Isolation(深溝槽隔離)；DTI]結構、且該元件隔離結構在具有溝槽深度對溝槽寬度之比亦即深寬比高於1之高深寬比的溝槽內形成絕緣膜的半導體裝置。
專利文獻1(日本特開2011-66067號公報)揭示半導體裝置之製造方法，其具有以下步驟：在半導體基板之主表面上形成於平面圖中包圍元件之溝；及在元件上及溝內形成絕緣膜。在上述專利文獻1中記載以覆蓋在元件上之方式，且以在溝內形成空隙之方式，形成絕緣膜。
此外，專利文獻2(美國專利申請案公開第2014/0291767號說明書)記載在元件旁邊之半導體基板主面上形成的溝內形成空隙。上述專利文獻2記載之半導體裝置的製造方法中，形成覆蓋半導體基板之頂面及該溝之表面的氧化膜後，去除半導體基板上之該氧化膜，然後，在半導體基板上形成於該溝內與該氧化膜之側壁連接的絕緣膜，藉此在該溝內形成空隙。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-66067號公報 [專利文獻2]美國專利申請案公開第2014/0291767號說明書
[發明所欲解決的問題] 在具有高深寬比之溝槽內形成絕緣膜時，藉由例如化學蒸氣沈積(Chemical Vapor Deposition；CVD)法形成由氧化矽膜形成之絕緣膜，藉此在溝槽內殘留空隙並閉塞溝槽。此時，在溝槽上部形成於溝槽側面之絕緣膜的膜厚容易比在溝槽底部形成於溝槽側面之絕緣膜的膜厚大。因此，藉由在溝槽之側面形成絕緣膜，可在溝槽內殘留空隙並閉塞溝槽。在溝槽內具有空隙時，相較於在溝槽內沒有空隙之情形，可提高藉由DTI構造使元件彼此絕緣而進行元件隔離之元件隔離特性。
但是，藉由CVD法形成由氧化矽膜形成之絕緣膜時，殘留在溝槽內之空隙的上端位置，即閉塞位置難以精確地調整至所希望之高度位置。因此，殘留在溝槽內之空隙的閉塞位置恐有比所希望之位置高之虞。
若空隙之閉塞位置比所希望之位置高，則在空隙上形成絕緣膜後，例如研磨絕緣膜之頂面使其平坦化時，絕緣膜表面之高度位置比空隙之閉塞位置低，空隙會露出絕緣膜之表面。在此情形中，恐有研磨用之漿液進入空隙，或洗淨液在後來之洗淨步驟中進入空隙之虞。恐有後來因由空隙吹出進入空隙之漿液或洗淨液而產生異物等，使半導體裝置之形狀產生缺陷，因此半導體裝置的性能降低之虞。
其他課題及新特徵可由本說明書之記載及添付圖式了解。 [解決問題的手段]
在本申請案中揭示之實施形態中，簡單地說明代表者之概要如下。
一實施形態之半導體裝置的製造方法係使用硬遮罩對半導體基板之主面形成用以形成DTI結構之溝後，用第一絕緣膜覆蓋該溝之表面及硬遮罩之頂面，接著，進行深蝕刻使硬遮罩之頂面露出，然後，形成第二絕緣膜使溝之上部閉塞，因此在溝內形成空隙。
另一實施形態之半導體裝置包含具有形成於半導體基板主面上之溝及該溝內之空隙的DTI結構，且具有：硬遮罩，其覆蓋半導體基板主面；第一絕緣膜，其覆蓋溝之側壁並露出硬遮罩之頂面；及第二絕緣膜，其覆蓋溝之表面、第一絕緣膜及硬遮罩之頂面。 [發明的功效]
依據一實施形態，可提高半導體裝置之性能。
以下，依據圖式詳細地說明實施形態。此外，在用以說明實施形態之全部圖中，具有同一機能之構件賦予同一符號，並省略其重複之說明。另外，在以下實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分之說明。
＜半導體裝置之製造方法＞ 以下，使用圖1至圖18，說明本實施形態之半導體裝置的製造方法。圖1至圖6、圖8至圖16及圖18係本實施形態之半導體裝置製造步驟中的截面圖。圖7係顯示圖6所示之半導體裝置製造步驟中的結構的部份切除立體圖。圖17係本實施形態之半導體裝置製造步驟中的平面圖。
圖1至圖6、圖8至圖16及圖18顯示形成n通道型MISFET[Metal Insulator Semiconductor Field Effect Transistor(金屬絕緣體半導體場效電晶體)]之區域的元件區域1A、1C，且顯示位於相鄰元件區域1A、1C之間並形成DTI結構之區域的隔離區域1B。此外，DTI結構不只限於形成於相鄰同一種類之元件間，亦可例如在p通道型MISFET與n通道型MISFET間，或在MISFET與電容元件間等不同元件間的半導體基板主面上。
DTI結構形成於例如高耐壓之MISFET或電容元件等與低耐壓之MISFET等之間。DTI結構係用以電氣地隔離元件之結構。即，DTI結構係一種具有絕緣性之元件隔離區域(元件隔離結構)的結構，且比例如隔離低耐壓MISFET之元件隔離區域深度深者。此外，本申請案之DTI結構具有形成於半導體基板之表面上的溝、及該溝內之絕緣膜及空隙。
相較於形成於元件區域1C之元件，元件區域1A係形成高耐壓半導體元件之區域，且在此說明在相鄰高耐壓MISFET與低耐壓MISFET間形成DTI結構的步驟。此外，由於本實施形態之主要特徵係DTI結構及其製造方法，未詳細說明在DTI結構形成前形成之半導體元件的製造步驟。
首先，如圖1所示地，準備半導體基板SB。在此，準備例如由低電阻基板形成之半導體基板SB，且該低電阻基板係由p型單晶矽(Si)形成，且其電阻率(比電阻)為例如大約1至10mW．cm。半導體基板SB具有主面、及與該主面相反側之背面，且半導體基板SB之主面上並排存在元件區域1A、隔離區域1B及元件區域1C。
本實施形態雖然說明在半導體基板SB之主面附近形成MISFET，並在形成該在主面上之溝內形成DTI結構，但在半導體基板SB之主面上亦可使用習知之磊晶成長法形成由例如p型單晶Si形成之p- 型磊晶層。形成磊晶層時，半導體基板SB及其上之該磊晶層(半導體層)亦可統稱為基板或半導體基板。
接著，如圖2所示地，在元件區域1A、隔離區域1B及元件區域1C之半導體基板SB上形成元件隔離區域EI。在此，在半導體基板SB之主面上，藉由例如STI [Shallow Trench Isolation(淺溝槽隔離)]法或LOCOS(Local Oxidization of Silicon(局部矽氧化))法等，形成作為絕緣膜之元件隔離區域EI。在此，說明藉由STI法形成元件隔離區域EI之情形。
首先，藉由以未圖示之光阻圖案作為蝕刻遮罩的乾式蝕刻，去除形成元件隔離區域EI之區域的半導體基板SB並形成元件隔離溝。
接著，在半導體基板SB之表面上使用CVD法等堆積由氧化矽形成之絕緣膜，藉此將絕緣膜填埋在元件隔離溝之內部。換言之，在半導體基板SB之表面上，形成由氧化矽膜形成之絕緣膜。氧化矽膜之材料可使用藉由使用含有例如臭氧(O3 )氣體及四乙氧基矽烷(TEOS)之氣體的CVD法形成的氧化矽膜等流動性良好之氧化矽膜。此外，流動性之定義將在稍後說明。
接著，使用CMP(Chemical Mechanical Polishing；化學機械拋光)法等研磨絕緣膜，使絕緣膜之表面平坦化。藉此，形成作為填埋在元件隔離溝中之絕緣膜的元件隔離區域EI。
此外，元件隔離區域EI可例如藉由進行使用遮罩之熱氧化處理的LOCOS法形成。
接著，如圖3所示地，在元件區域1A中由元件隔離區域EI露出半導體基板SB之主面的區域，即活性區域中，形成n通道型MISFETQ1。此外，在元件區域1C之活性區域中形成n通道型MISFETQ2。在MISFETQ1、Q2之形成步驟中，首先，藉由將p型不純物(例如B(硼))藉由離子植入法等注入元件區域1A、1C之半導體基板SB的主面，藉此形成作為p型半導體區域之井WL。此外，井WL之形成深度比填埋元件隔離區域EI之溝深。
接著，在形成井WL之元件區域1A的半導體基板SB主面上形成厚絕緣膜，且在形成井WL之元件區域1C的半導體基板SB主面上形成薄絕緣膜。然後，分別在該等絕緣膜上形成多晶矽膜後，使用光刻技術及蝕刻法加工該多晶矽膜及該等絕緣膜。藉此，在元件區域1A中，形成由厚絕緣膜形成之閘極絕緣膜GI1、及由多晶矽膜形成之閘極電極GE1。此外，藉由該加工，在元件區域1C中，形成由薄絕緣膜形成之閘極絕緣膜GI2、及由多晶矽膜形成之閘極電極GE2。上述厚絕緣膜及薄絕緣膜可藉由例如熱氧化法或CVD法形成。該多晶矽膜可藉由例如CVD法形成。
元件區域1A之閘極絕緣膜GI1的膜厚比元件區域1C之閘極絕緣膜GI2的膜厚大，且沿著元件區域1A之閘極電極GE1之半導體基板SB主面的方向的長度(閘極長度)比沿著元件區域1C之閘極電極GE2之半導體基板SB主面的方向的長度(閘極長度)大。
接著，形成由分別覆蓋閘極電極GE1、GE2側壁之絕緣膜形成的側壁SW，及以分別夾住閘極電極GE1、GE2之方式，形成分別在閘極電極GE1、GE2旁邊之半導體基板SB主面上形成的一對源極、汲極區域SD。藉此，形成具有閘極電極GE1及源極、汲極區域SD之MISFETQ1、及具有閘極電極GE2及源極、汲極區域SD之MISFETQ2。
在此，例如以覆蓋半導體基板SB之主面、閘極電極GE1及GE2的方式，使用CVD法等依序形成氧化矽膜及氮化矽膜後，進行乾式蝕刻使半導體基板SB之主面露出。藉此，自動匹配地形成側壁SW，且該側壁SW係由包含分別與閘極電極GE1、GE2側壁相鄰之該氧化矽膜及氮化矽膜的積層膜形成。
在形成源極、汲極區域SD之步驟中，例如，在形成側壁SW前，使用閘極電極GE1、GE2作為遮罩(阻止植入遮罩)藉由離子植入法將n型不純物(例如磷(P)或砷(As))注入半導體基板SB之主面。藉此，分別在閘極電極GE1、GE2旁邊之半導體基板SB的主面上形成不純物濃度比較低之一對延伸區域。
然後，如上所述地形成側壁SW後，使用閘極電極GE1、GE2及側壁SW作為遮罩藉由離子植入法將n型不純物(例如磷(P)或砷(As))注入半導體基板SB之主面。藉此，分別在閘極電極GE1、GE2旁邊之半導體基板SB的主面上形成不純物濃度比較高之一對擴散區域。
延伸區域係n- 型半導體區域，而擴散區域係n+ 型半導體區域。
一對延伸區域及一對擴散區域構成源極、汲極區域SD。即，源極區域及汲極區域分別具有相鄰之延伸區域及擴散區域。如此，本實施形態之MISFETQ1具有LDD(Lightly Doped Drain(輕摻雜汲極))結構，且該LDD結構具有擴散區域及不純物濃度比擴散區域低之半導體區域的延伸區域。但是，在本實施形態中，為了容易了解圖，未分別地區別延伸區域及擴散區域，而是一起以該等區域作為1個半導體區域來顯示源極、汲極區域SD。
然後，進行例如用以使分別在延伸區域及擴散區域之形成步驟中導入之不純物活化的退火，即熱處理。
接著，形成分別覆蓋閘極電極GE1、GE2及源極、汲極區域SD之頂面的矽化物層(未圖示)。在此，使用習知金屬矽化物(Self Aligned Silicide(自動對準矽化物)；Salicide)製程來形成矽化物層。藉此，可分別降低閘極電極GE1、GE2及源極、汲極區域SD與後來形成之接觸插頭(連接部)間之接觸電阻。元件隔離區域EI及側壁SW等之絕緣膜表面未形成矽化物層。
接著，如圖4所示地，在半導體基板SB之主面上，依序形成作為襯膜之絕緣膜LF及作為硬遮罩之絕緣膜HM。在此，使用例如CVD法，以覆蓋元件隔離區域EI之頂面、半導體基板SB之主面及MISFETQ1之方式，形成絕緣膜LF、HM。絕緣膜LF由例如氮化矽膜形成，而絕緣膜HM由例如O3 TEOS(Tetra Ethyl Ortho Silicate(四原矽酸乙酯))膜形成。絕緣膜HM之膜厚比絕緣膜FL之膜厚大。絕緣膜HM之膜厚係例如200nm。堆積絕緣膜HM後，依需要藉由CMP法等使絕緣膜HM之表面平坦化。
在此，藉由使用含有臭氧(O3 )氣體及四乙氧基矽烷(TEOS)氣體之氣體的CVD法，形成由氧化矽膜形成之絕緣膜HM。該藉由使用含有O3 氣體及TEOS氣體之氣體的CVD法形成的氧化矽膜稱為O3 TEOS膜。
由氮化矽膜形成之絕緣膜LF具有作為形成後來使用圖5等說明之DTI結構時的蝕刻阻擋膜的機能，或者，具有作為形成後來使用圖14說明之接觸孔CH時的蝕刻阻擋膜的機能。
接著，如圖5所示地，在隔離區域1B中，形成貫穿絕緣膜HM、LF及元件隔離區域EI之開口部OP。在此，在形成DTI結構之區域中，形成到達半導體基板SB之表面的開口部OP。
在此，首先，在絕緣膜HM上，塗布光阻膜(未圖示)，藉由光刻技術使塗布之光阻膜圖案化。形成具有貫穿藉此形成之光阻膜而到達絕緣膜HM之開口部的抗蝕圖案。接著，使用抗蝕圖案作為蝕刻遮罩，依序蝕刻絕緣膜HM、絕緣膜LF及元件隔離區域EI。藉此，形成貫穿絕緣膜HM、絕緣膜LF及元件隔離區域EI之開口部OP。沿著半導體基板SB之主面方向的開口部OP寬度(開口寬度)係例如0.8至1.0µm。
接著，如圖6所示地，在開口部OP正下方之半導體基板SB的頂面形成溝槽TP。在此，例如去除光阻膜後，使用形成開口部OP之絕緣膜HM、絕緣膜LF及元件隔離區域EI作為蝕刻遮罩，藉由乾式蝕刻法等蝕刻在開口部OP之底面露出的半導體基板SB。藉此，半導體基板SB之表面與開口部OP連通，且在開口部OP之底面露出之半導體基板SB的頂面形成到達半導體基板SB之厚度方向中途的溝槽TP。
溝槽TP之深度可為例如15µm，且沿著半導體基板SB之主面方向的溝槽TP寬度可為例如1µm。溝槽TP形成為比井WL之形成深度深。此外，如圖6所示地，考慮溝槽TP之寬度比開口部OP之寬度大。
在圖6所示之例子中，溝槽TP形成於平面圖中與元件隔離區域EI重疊之區域中。但是，溝槽TP亦可形成平面圖中未與元件隔離區域EI重疊之區域中。
此外，溝槽TP亦可，在平面圖中，形成為包圍MISFETQ1或Q2等之半導體元件中的任一者。在此，在圖7中，顯示切除圖6所示之製造步驟中之半導體基板SB的一部分的立體圖。如圖7所示地，形成高耐壓MISFETQ1之元件區域1A在平面圖中被後來形成之DTI結構所包含的溝槽TP包圍。溝槽TP形成於半導體基板SB之主面中。在圖7中，只顯示半導體基板SB，並省略半導體元件及絕緣膜LF、HM等之絕緣膜的圖示。
雖然未圖示，但在形成低耐壓MISFETQ2之元件區域1C(例如邏輯區域)中，形成MISFETQ2之區域在平面圖中亦可被構成後來形成之DTI結構的溝槽TP包圍。此外，本申請案中所謂的在平面圖中意味在相對半導體基板SB之主面垂直之方向上由上側看該主面的情形。
藉由乾式蝕刻形成深度對寬度之比的深寬比大的溝槽TP時，重複使用含有例如六氟化硫(SF6 )氣體之氣體來蝕刻半導體基板SB的步驟、及使用含有例如C4 F8 氣體等之氟化碳(氟碳化物)氣體來被覆溝槽TP之側面的步驟。因此，雖然省略圖示，但放大觀察溝槽TP時，溝槽係TP藉由沿著深度方向交互地重複寬度寬之部分與寬度窄之部分來形成，並在溝槽TP之側面形成稱為扇貝形之凹凸。扇貝形之形狀使用圖18在稍後說明。
接著，如圖8所示地，形成覆蓋半導體基板SB之主面、開口部OP之側壁、溝槽TP之側壁及溝槽TP之底面的絕緣膜IF1。在此，在開口部OP內、溝槽TP內及半導體基板SB之主面上，藉由使用含有臭氧(O3 )氣體及四乙氧基矽烷(TEOS)氣體之氣體的CVD法形成由氧化矽膜形成之絕緣膜IF1。此外，藉由絕緣膜IF1，被覆半導體元件之MISFETQ1、Q2。即，絕緣膜IF1係由O3 TEOS膜形成。絕緣膜IF1之膜厚係例如200nm。
此外，絕緣膜IF1之材料，除了O3 TEOS膜以外，亦可使用PSG(Phosphorus Silicate Glass(磷矽玻璃))或BPSG(Boron Phosphorus Silicate Glass(硼磷矽玻璃))。使用PSG或BPSG時，為提高絕緣膜IF1之段差被覆性、流動性，可使該等材料中之P(磷)含量增大。
在此，即使形成絕緣膜IF1，溝槽TP內亦未被完全地填埋。此外，覆蓋溝槽TP之側壁中之一側壁的絕緣膜IF1及覆蓋與該側壁對向之另一側壁的絕緣膜IF1未互相連接。
較佳地，可藉由準常壓CVD法作為使用含有O3 氣體及TEOS氣體之氣體的CVD法來形成由氧化矽膜形成之絕緣膜IF1。藉準常壓CVD法成膜時之壓力比藉常壓CVD法成膜時之壓力，即大氣壓小，且比藉減壓CVD法成膜時之壓力，即大約13至390Pa之壓力大，因此例如比390Pa大且比0.1MPa小。
該O3 TEOS膜具有良好段差被覆性且具有良好流動性。膜之流動性係記載於M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538之圖9中。依據上述文獻，膜之流動性良好係意味例如在藉由某膜被覆角部時，被覆角部之部分的膜的膜厚減少而使膜全體平坦化。此外，亦如上述文獻之圖9所示地，角部與被覆角部之部分的膜表面的最短距離對被覆平面部之部分的膜的膜厚之比越小，膜之流動性越好，因此膜全體越平坦。
因此，如圖18所示地，即使在溝槽TP之側面形成稱為扇貝形之凹凸時，亦可藉由在溝槽TP之側面形成由O3 TEOS膜形成之絕緣膜IF1，使形成於溝槽TP側面之絕緣膜IF1的表面平坦化。即，為了覆蓋如此之凹凸，使溝槽TP之表面平坦化，必須形成流動性良好之絕緣膜IF1。此外，圖18係具體地顯示圖8所示之結構的截面圖，且顯示圖8中省略圖示之溝槽TP側壁的凹凸形狀。
如圖18所示地，在溝槽TP之側壁上，由溝槽TP之側壁上端一直到下端，重複地形成凹凸。換言之，由溝槽TP之側壁上端向下端，沿著半導體基板SB之主面的方向依序重複地存在溝槽TP之寬度寬的部分及窄的部分。
此外，具有良好段差被覆性且具有良好流動性之絕緣膜IF1的被膜性高。即，絕緣膜IF1係覆蓋性良好之膜。因此，如圖8所示地，在預定層之側壁上形成之絕緣膜IF1的膜厚大小與覆蓋預定層頂面之絕緣膜IF1膜厚大小的差小。即，覆蓋預定層頂面之絕緣膜IF1的膜厚大小對於形成於預定層之側壁上之絕緣膜IF1膜厚大小的比值較小。
因此，絕緣膜HM上之絕緣膜IF1的膜厚與覆蓋溝槽TP側壁之絕緣膜IF1的膜厚具有大致相同之大小。此外，本申請案中所謂的膜厚係指在相對預定膜成膜之底面垂直的方向上的該膜長度。因此，例如，覆蓋沿相對半導體基板SB主面垂直之方向延伸的開口部OP側壁的絕緣膜IF1膜厚係指絕緣膜IF1底部與該側壁連接之絕緣膜IF1的長度，即在沿著半導體基板SB之主面的方向上的厚度。
接著，如圖9所示地，藉由異向性蝕刻之乾式蝕刻法進行深蝕刻，藉此使絕緣膜IF1之頂面後退，去除絕緣膜HM正上方之絕緣膜IF1。即，絕緣膜HM之頂面由絕緣膜IF1露出。藉此，MISFETQ1、Q2由絕緣膜IF1露出。即，閘極電極GE1、GE2及源極、汲極區域SD由絕緣膜IF1露出。
此外，藉由該深蝕刻步驟，溝槽TP底部之絕緣膜IF1的頂面亦後退，並露出溝槽TP底面之半導體基板SB的表面。即，只殘留溝槽TP內之絕緣膜IF1中覆蓋溝槽TP之側壁的絕緣膜IF1，並去除覆蓋溝槽TP之底面的絕緣膜IF1。另外，開口部OP之側壁，即，絕緣膜HM、LF及元件隔離區域EI之側壁分別與絕緣膜IF1連接且被絕緣膜IF1覆蓋。
在此，例如在相對半導體基板SB之主面垂直的方向上選擇地去除300nm厚度之氧化矽膜。因此，在半導體基板SB之主面上，藉由深蝕刻去除絕緣膜IF1之全膜厚後，接著絕緣膜HM之頂面亦藉由該深蝕刻後退。但是，未去除絕緣膜HM之全膜厚，且未露出絕緣膜LF之頂面。即，雖然藉由深蝕刻使絕緣膜HM薄膜化，但絕緣膜LF之頂面仍被絕緣膜HM覆蓋。
在此，例如藉由深蝕刻去除具有200nm之膜厚的絕緣膜HM中的100nm膜厚。但是，由於深蝕刻藉由異向性蝕刻之乾式蝕刻進行，例如相較於沿著絕緣膜LF頂面之絕緣膜HM，覆蓋側壁SW之側壁的絕緣膜HM膜厚的後退量小。即，在該深蝕刻步驟之後，覆蓋側壁SW之側壁的絕緣膜HM膜厚比沿著絕緣膜LF頂面之絕緣膜HM的膜厚大。
如此以未露出絕緣膜LF之方式進行深蝕刻的理由是藉由過度地進行深蝕刻，防止藉由深蝕刻去除絕緣膜LF。若去除絕緣膜LF，在後來進行之接觸孔(請參照圖13)的形成步驟中，無法使用絕緣膜LF作為蝕刻阻擋膜。
但是，在此，最好藉由上述深蝕刻步驟使絕緣膜HM之頂面後退到未露出絕緣膜LF頂面之程度，因此使覆蓋開口部OP之側壁的絕緣膜IF1頂面後退至低處。藉此，可降低在後來之步驟中形成於溝槽TP內之空隙上部的閉塞位置。
藉由該深蝕刻步驟，絕緣膜IF1只殘留在沿著開口部OP及溝槽TP之側壁的地方。此外，亦藉由絕緣膜IF1覆蓋在溝槽TP上伸出呈簷狀之元件隔離區域EI的底面。
此外，經深蝕刻之絕緣膜IF1的角部含有圓形。即，與開口部OP之側壁連接的絕緣膜IF1頂面及絕緣膜IF1之側壁中之開口部OP中心部側的側壁間之邊界的角部藉由乾式蝕刻削去，因此呈圓形。藉此，角部之截面成為半徑大之曲線狀的形狀。氧化矽膜藉由乾式蝕刻削去之量越大，該角部越平緩。如此，削去絕緣膜IF1上部之角部意味分別與對向之開口部OP側壁連接的絕緣膜IF1間的距離為最短之位置下降至溝槽TP之底面側。
接著，如圖10所示地，在包含溝槽TP內之半導體基板SB上形成絕緣膜IF2。在此，在絕緣膜IF1上，藉由電漿化學蒸氣沈積法(Plasma-Enhanced Chemical Vapor Deposition(電漿加強化學蒸氣沈積法)；PECVD)，形成由氧化矽膜形成之絕緣膜IF2。絕緣膜IF2透過絕緣膜IF1被覆開口部OP之側壁及溝槽TP之側壁。即，絕緣膜IF2覆蓋絕緣膜IF1中與溝槽TP之側壁側相反之側的側壁。此外，絕緣膜IF2覆蓋溝槽TP之底面及絕緣膜HM之頂面，且直接連接溝槽TP之底面及絕緣膜HM。
例如，在此，藉由使用含有四乙氧基矽烷(TEOS)氣體之氣體的PECVD法，可形成由氧化矽膜形成之絕緣膜IF2。該藉由使用含有TEOS氣體之氣體的PECVD法形成的氧化矽膜稱為PTEOS膜。
或者，在此，藉由使用含有矽烷(SiH4 )氣體來取代TEOS氣體之氣體的PECVD法，可形成由氧化矽膜形成之絕緣膜IF2。該藉由使用含有SiH4 氣體之氣體的PECVD法形成的氧化矽膜稱為P-SiO膜。
此外，除了PETOS膜及P-SiO膜以外，絕緣膜IF2之材料可使用NSG(Non doped Silicate Glass(非摻雜矽玻璃))、PSG或BPSG。使用PSG或BPSG時，為了降低絕緣膜IF2之段差被覆性、流動性，可減少該等材料包含之P(磷)量。即，絕緣膜IF1、IF2分別使用PSG或BPSG等時，絕緣膜IF1之P(磷)之含有率比絕緣膜IF2之P(磷)之含有率大。此外，各材料之段差被覆性及流動性依NSG、PSG及BPSG之順序升高。以下，由PTEOS、P-SiO、NSG、PSG或BPSG形成之膜有時稱為「PTEOS膜等」。
PTEOS膜等之段差被覆性比由O3 TEOS膜形成之絕緣膜IF1的段差被覆性低。此外，PTEOS膜等之流動性比O3 TEOS膜之流動性低。即，相較於絕緣膜IF1，絕緣膜IF2具有被膜性能低，且覆蓋性不佳之特性。因此，藉由絕緣膜IF2覆蓋具有側壁及頂面之層時，形成於該側壁上之絕緣膜IF2的膜厚比形成於該頂面上之絕緣膜IF2的膜厚小。特別地，沿著該側壁之絕緣膜IF2中，下方之絕緣膜IF2的膜厚比較小，而上方之絕緣膜IF2的膜厚比較大。
因此，形成於預定層側壁上之絕緣膜IF2的膜厚大小與覆蓋預定層頂面之絕緣膜IF2的膜厚大小的差比較大。即，覆蓋預定層頂面之絕緣膜IF2的膜厚大小對形成於預定層側壁上之絕緣膜IF2的膜厚大小的比值較大。比較絕緣膜IF1與絕緣膜IF2，絕緣膜HM上之絕緣膜IF1的膜厚對於形成於溝槽TP側壁上之絕緣膜IF1的膜厚的比值，較絕緣膜HM上之絕緣膜IF2的膜厚對於形成於溝槽TP側壁上之絕緣膜IF2的膜厚的比值小。
因此，形成於開口部OP之側面及溝槽TP之側面的絕緣膜IF2膜厚越靠近開口部OP之開口端越厚。
換言之，形成於開口部OP側面之絕緣膜IF2的厚度比在溝槽TP上部形成於溝槽TP側面之絕緣膜IF2的膜厚大，而在溝槽TP上部形成於溝槽TP側面之絕緣膜IF2的膜厚比在溝槽TP底部形成於溝槽TP側面之絕緣膜IF2的膜厚大。因此，可使形成於開口部OP之兩側面及溝槽TP兩側面之絕緣膜IF2的間隔，越靠近開口部OP之開口端越大。此外，在絕緣膜IF2由PTEOS膜形成時，如此之效果大。
具體而言，如圖10所示地，形成於溝槽TP側面之絕緣膜IF2的膜厚比形成於開口部OP側面之絕緣膜IF2的膜厚小。因此，可使形成於溝槽TP兩側面之絕緣膜IF2的間隔比形成於開口部OP兩側面之絕緣膜IF2的間隔大。
此外，較佳地，在絕緣膜IF2之形成步驟中，以在平面圖中所有位置都未閉塞溝槽TP之方式形成絕緣膜IF2。藉此，可藉由在後來使用圖11說明之步驟中形成的絕緣膜IF3，閉塞溝槽TP。但是，在絕緣膜IF2之形成步驟中，亦可藉由在溝槽TP正上方閉塞絕緣膜IF2，在溝槽TP內形成空隙。
另外，形成於開口部OP側面之絕緣膜IF2的膜厚可為例如250nm。而且，如前所述地，設溝槽TP之寬度為例如1µm且設形成於溝槽TP側面之絕緣膜IF1的膜厚為例如100nm時，可使形成於開口部OP兩側面之絕緣膜IF2的間隔為例如300nm。
在此即使形成絕緣膜IF2，溝槽TP內亦未被完全地填埋。此外，覆蓋溝槽TP之側壁中之一側壁的絕緣膜IF2及覆蓋與該側壁對向之另一側壁的絕緣膜IF2未互相連接。覆蓋溝槽TP之側壁中之一側壁的絕緣膜IF2及覆蓋與該側壁對向之另一側壁的絕緣膜IF2亦可互相連接。即，亦可在溝槽TP之正上方閉塞絕緣膜IF2。即使閉塞絕緣膜IF2，該閉塞位置之頂面亦比其他區域之絕緣膜IF2的頂面凹陷。因此，為了使頂面形成平坦之層間絕緣膜，必須如下所述地形成填埋該凹部的絕緣膜IF3。
接著，如圖11所示地，在包含溝槽TP內之半導體基板SB上及絕緣膜IF2上，形成絕緣膜IF3。在此，在絕緣膜IF2上，藉由使用含有臭氧(O3 )氣體及四乙氧基矽烷(TEOS)氣體之氣體的CVD法形成由氧化矽膜形成之絕緣膜IF3。此外，藉由絕緣膜IF3，在溝槽TP內殘留空隙SP並閉塞溝槽TP。由於形成空隙SP，即使形成絕緣膜IF3，溝槽TP亦未被完全地填埋。
較佳地，可藉由準常壓CVD法作為使用含有O3 氣體及TEOS氣體之氣體的CVD法來形成由氧化矽膜形成之絕緣膜IF2。藉準常壓CVD法成膜時之壓力比藉常壓CVD法成膜時之壓力，即大氣壓小，且比藉減壓CVD法成膜時之壓力，即大約13至390Pa之壓力大，因此例如比390Pa大且比0.1MPa小。
與絕緣膜IF1同樣地，藉由使用含有O3 氣體及TEOS氣體之氣體的CVD法形成的氧化矽膜稱為O3 TEOS膜。該O3 TEOS膜具有良好段差被覆性且具有良好流動性。即，O3 TEOS膜之段差被覆性比PTEOS膜等之段差被覆性高，且，O3 TEOS膜之流動性比PTEOS膜等之流動性高。即，絕緣膜IF3之流動性及段差被覆性比絕緣膜IF2之流動性及段差被覆性高。
因此，形成於開口部OP側面之絕緣膜IF3的膜厚及形成於溝槽TP側面之絕緣膜IF3的膜厚大略相等。因此，藉由在溝槽TP之側面形成由O3 TEOS膜形成之絕緣膜IF3，可在溝槽TP內殘留空隙SP並閉塞溝槽TP。
殘留在溝槽TP內之空隙SP上端的位置稱為閉塞位置CP。藉由絕緣膜IF1，可平坦性良好地被覆形成扇貝形等凹凸之溝槽TP的側面，且藉由使用絕緣膜IF2及IF3閉塞溝槽TP，可在溝槽TP內確實地殘留空隙SP。此外，形成於絕緣膜HM上之絕緣膜IF2頂面的平面部的絕緣膜IF3膜厚可為例如700nm。
接著，如圖12所示地，使絕緣膜IF3之頂面平坦化。在此，使用CMP法等研磨絕緣膜IF3之頂面來進行平坦化。在圖12中顯示只研磨絕緣膜IF3，而未使絕緣膜IF2露出時之結構。但是，亦可藉由分別研磨絕緣膜IF2、IF3之頂面來進行平坦化，使絕緣膜IF2之表面露出。但是，該研磨步驟未使空隙SP露出。
接著，如圖13所示地，在絕緣膜IF3上形成絕緣膜IF4。以下，由絕緣膜IF1、IF2、IF3及IF4形成之積層絕緣膜有時只稱為層間絕緣膜。在此，藉由使用含有四乙氧基矽烷(TEOS)氣體之氣體的PECVD法，可形成由氧化矽膜形成之絕緣膜IF4。與絕緣膜IF2同樣地，該藉由使用含有TEOS氣體之氣體的PECVD法形成的氧化矽膜稱為PTEOS膜。
或者，在此，藉由使用含有矽烷(SiH4 )氣體來取代TEOS氣體之氣體的PECVD法，可形成由氧化矽膜形成之絕緣膜IF4。與絕緣膜IF2同樣地，該藉由使用含有SiH4 氣體之氣體的PECVD法形成的氧化矽膜稱為P-SiO膜。絕緣膜IF4之膜厚為例如100nm。
如此，如圖13所示地，可形成DTI結構(元件隔離區域)DS。本實施形態之DTI結構DS，在半導體基板SB之主面中，包含形成為比元件隔離區域EI深之溝槽TP、形成於溝槽TP內之絕緣膜及空隙SP。即，DTI結構DS具有溝槽TP內之絕緣膜IF1、IF2及IF3。此外，在本實施形態中，雖然形成絕緣膜IF4作為層間絕緣膜之一部分，但在可確保絕緣膜IF3頂面之平坦性時等，亦可未形成絕緣膜IF4。
接著，如圖14所示地，使用光刻技術及乾式蝕刻法，形成多數貫穿絕緣膜IF4、IF3、IF2、IF1、HM及LF的接觸孔(貫穿孔)CH。此外，藉由使用圖12說明之研磨步驟使絕緣膜IF2由絕緣膜IF3露出時，有時使接觸孔CH在絕緣膜IF2及絕緣膜IF4之界面開口。即，可考慮接觸孔CH未與絕緣膜IF3連接之情形及接觸孔CH未貫穿絕緣膜IF3之情形。
在接觸孔CH之底部，露出源極、汲極區域SD之頂面上的矽化物層(未圖示)頂面。此外，在未圖示之區域的接觸孔CH底部分別露出閘極電極GE1、GE2之頂面上的矽化物層(未圖示)頂面。
在為了形成接觸孔CH進行之乾式蝕刻步驟中，使用絕緣膜(襯膜)LF作為蝕刻阻擋膜。藉此，可防止在該乾式蝕刻時產生蝕刻量過度與不足。即，可提高蝕刻之精度。
接著，如圖15所示地，在接觸孔CH之內部形成接觸插頭PG。例如，在包含接觸孔CH之內部的層間絕緣膜上，藉由CVD法形成由氮化鈦膜形成之障壁膜後，以填補接觸孔CH之方式，在障壁膜上，藉由CVD法形成由鎢膜形成之導體膜。然後，藉由CMP法或深蝕刻法等去除層間絕緣膜上不需要的導體膜。藉此，在接觸孔CH之內部，可形成例如包含由鎢膜形成之導體膜的接觸插頭PG。
多數接觸插頭PG中之一部份透過矽化物層電性連接於MISFETQ1或Q2之源極、汲極區域SD。此外，多數接觸插頭PG中之另一部份在未圖示之地方，透過矽化物層電性連接於閘極電極GE1或GE2。
接著，如圖16所示地，在層間絕緣膜上，形成層間絕緣膜IL1及以例如鋁(Al)合金膜為主體之第一層配線M1。在此，在包含絕緣膜IF3、IF4之層間絕緣膜上，使用例如CVD法形成由氧化矽膜等形成之層間絕緣膜IL1。然後，使用光刻技術及蝕刻法，形成貫穿層間絕緣膜IL1之多數配線溝。接觸插頭PG之頂面露出該等配線溝之底部。
接著，在層間絕緣膜IL1上，依序形成障壁導體膜及主導體膜(例如鋁合金膜)，藉此完全地填埋配線溝內。然後，使用CMP法等去除層間絕緣膜IL1上之多餘障壁導體膜及主導體膜，藉此形成由填埋在各配線溝內之障壁導體膜及主導體膜形成的配線M1。配線M1與接觸插頭PG電性連接。層間絕緣膜IL1及配線M1構成第一配線層。
然後，雖然省略圖示，但在第一層配線M1上形成由多數配線層形成之積層配線層後，切割半導體晶圓使其單片化，藉此形成多數本實施形態之半導體裝置的半導體晶片CHP。
圖17顯示如上所述地形成之半導體晶片CHP的平面圖。如圖17所示地，半導體晶片CHP具有例如半導體基板SB、輸出驅動部HV及邏輯部LG。輸出驅動部HV係包含形成於半導體基板SB上之高耐壓MISFET等的部分，且具有例如圖7及圖16所示之多數元件區域1A。
即，如圖7所示之結構係例如1個輸出驅動部HV，且該輸出驅動部HV具有多數元件區域1A，而該等元件區域1A分別被溝槽TP包圍。邏輯部LG係包含形成於半導體基板SB上之低耐壓CMIS[Complementary Metal Insulator Semiconductor(互補金屬絕緣體半導體)]電晶體等的部分，且相當於圖16所示之元件區域1C。由於圖7所示之溝槽在平面圖中具有矩形之環狀結構，DTI結構DS(請參照圖16)亦具有同樣之環狀結構。在具有環狀結構之DTI結構DS的環狀結構內側形成1個或多數個半導體元件(例如圖16所示之MISFETQ1)。
半導體基板SB之主面上並排配置多數輸出驅動部HV，而邏輯部LG在平面圖中相對輸出驅動部HV分開。輸出驅動部HV內之元件區域1A(請參照圖16)與邏輯部LG內之元件區域1C(請參照圖16)之間形成DTI結構DS(請參照圖16)。
如圖16所示地，雖然在溝槽TP內及開口部OP內形成絕緣膜IF1，但在絕緣膜HM上未形成絕緣膜IF1。此外，在包含溝槽TP內之絕緣膜HM上形成絕緣膜IF2及IF3。藉由包含絕緣膜IF1至IF3之積層絕緣膜，溝槽TP殘留空隙SP並閉塞。即，溝槽TP之內部未被積層絕緣膜完全地填埋，並在溝槽TP之內部形成空隙SP。
空隙SP係透過依序積層在溝槽TP之側壁上的絕緣膜IF1、IF2及IF3而形成。換言之，空隙SP與溝槽TP之側壁間設有由溝槽TP之側壁側依序形成之絕緣膜IF1、IF2及IF3。
由於絕緣膜IF1係覆蓋性良好且流動性高之膜，覆蓋溝槽TP之側壁的膜厚不論在哪一個高度位置都大致一定。相對於此，由於絕緣膜IF2覆蓋性不佳且流動性低，覆蓋溝槽TP上部之絕緣膜IF2的膜厚比覆蓋溝槽TP側壁下部之絕緣膜IF2的膜厚大。
在此，溝槽TP之側壁具有第一區域及第二區域時，絕緣膜IF1、IF2及絕緣膜IF3分別覆蓋下方之第一區域及位於第一區域上方之第二區域。此時，覆蓋第二區域之絕緣膜IF1膜厚對於覆蓋第一區域之絕緣膜IF1膜厚的比值，較覆蓋第二區域之絕緣膜IF2膜厚對於覆蓋第一區域之絕緣膜IF2膜厚的比值小。此外，覆蓋第二區域之絕緣膜IF3膜厚對於覆蓋第一區域之絕緣膜IF3膜厚的比值，較覆蓋第二區域之絕緣膜IF2膜厚對於覆蓋第一區域之絕緣膜IF2膜厚的比值小。
此外，包圍空隙SP且與空隙SP直接連接之絕緣膜IF3未與絕緣膜IF1、HM直接連接。絕緣膜IF2設置在包含空隙SP之表面之絕緣膜IF3與絕緣膜IF1及絕緣膜HM之間。
藉由在溝槽TP內形成空隙SP，相較於藉由絕緣膜填充溝槽TP內之情形，可提高元件隔離性能。即，在被DTI結構DS隔離之元件之間可減少漏電流，因此可提高崩潰電壓且可緩和與溝槽TP連接處之電場強度。如本實施形態地，相較於在邏輯部LG(請參照圖17)中用於切換等之低耐壓MISFET，形成高耐壓MISFET時，可減少被DTI結構DS隔離之高耐壓MISFET的漏電流，因此藉由提高崩潰電壓且緩和與溝槽TP連接處之電場強度所獲得之效果大。
此外，藉由在溝槽TP內形成空隙SP，可抑制如阻礙空乏層延伸等之來自相鄰元件的電場作用，即逆場板效果，結果可提高隔離耐壓。此外，藉由在溝槽TP內形成空隙SP，可減少溝槽TP內之應力，因此可抑制因該應力產生之晶體缺陷。
較佳地，溝槽TP形成於平面圖中與元件隔離區域EI重疊之區域。藉此，可緩和應力集中在溝槽TP之上部。因此，可進一步抑制產生晶體缺陷。
＜關於閉塞位置＞ 接著，一面與比較例之半導體裝置的製造方法對比一面說明在溝槽內殘留空隙並閉塞溝槽時之空隙的閉塞位置。圖19及圖20係比較例之半導體裝置製造步驟中的截面圖。
在比較例之半導體裝置的製造方法中，首先，如圖19所示地，進行使用圖1至圖8說明之步驟。藉此，在溝槽TP內形成流動性高之絕緣膜IF1，藉此藉由絕緣膜IF1覆蓋形成於溝槽TP側壁上之凹凸，因此，可使溝槽TP內之表面平坦化。然後，未進行使用圖9說明之深蝕刻步驟，接著進行使用圖10說明之絕緣膜IF2的成膜。
即，形成段差被覆性良好且覆蓋性性能高之絕緣膜IF1後，在包含溝槽TP內之絕緣膜IF1上，堆積相較於絕緣膜IF1，段差被覆性不佳且覆蓋性性能低之絕緣膜IF2。因此，在比較例中，與本實施形態(請參照圖10)不同，絕緣膜HM之頂面與絕緣膜IF2未互相連接。即，絕緣膜HM之頂面與絕緣膜IF2之間設有絕緣膜IF1。此外，比較例之MISFETQ1、Q2之上部被絕緣膜IF1覆蓋。
接著，如圖20所示地，藉由進行與使用圖11說明之步驟同樣的步驟，堆積絕緣膜IF3，藉此在溝槽TP內形成空隙SPA。後來之步驟係進行與使用圖12至圖17說明之步驟同樣的步驟，藉此可形成比較例之半導體裝置。
在此，藉由使用圖19說明之步驟形成的絕緣膜IF2係由PTEOS膜形成。PTEOS膜之段差被覆性不佳，且，PTEOS膜之流動性不佳。在此情形中，開口部OP之側面及形成於溝槽TP側面之絕緣膜IF2的膜厚越靠近開口部OP之開口端越厚。
換言之，形成於開口部OP側面之絕緣膜IF2之厚度比在溝槽TP上部形成於溝槽TP側面之絕緣膜IF2的膜厚大，且在溝槽TP上部形成於溝槽TP側面之絕緣膜IF2的膜厚比在溝槽TP底部形成於溝槽TP側面之絕緣膜IF2的膜厚大。
絕緣膜IF2成膜時，構成絕緣膜IF2之氧化矽膜由作為基底之絕緣膜IF1的角部向斜上方向堆積成特別大。絕緣膜IF1之角部係開口部OP正上方之絕緣膜IF1頂面的端部。即，絕緣膜IF1之角部係指絕緣膜HM上之絕緣膜IF1的頂面與沿著開口部OP側壁形成之絕緣膜IF1側壁的邊界部分。以閉塞溝槽TP之方式堆積之絕緣膜IF2中膜厚最大部分在絕緣膜IF2之堆積步驟中，以該角部為基點，向開口部OP中心正上方之位置朝斜上方向形成。
然後，如圖20所示地形成絕緣膜IF3時，在分別由開口部OP之對向側壁朝斜上方向形成的厚絕緣膜IF2互相接近處附近，分別覆蓋開口部OP之對向側壁的絕緣膜IF3互相接觸，藉此閉塞溝槽TP。因此，在絕緣膜IF3互相接觸之位置，即閉塞位置CPA之正下方的溝槽TP內形成空隙SPA。
此時，難以控制絕緣膜IF2成長之方向等，並降低空隙SPA之閉塞位置CPA的高度。因此，可考慮空隙SPA之閉塞位置CPA比所希望之位置高。在比較例中，閉塞位置CPA位於半導體基板SB之主面及各個元件隔離區域EI之頂面上方。此外，分別覆蓋對向之開口部OP側壁的絕緣膜IF2在溝槽TP正上方互相最接近之位置係位於半導體基板SB之表面及各個元件隔離區域EI之頂面上方。
若空隙SPA之閉塞位置CPA比所希望之位置高，則形成絕緣膜IF2後，例如進行使用圖12說明之研磨步驟時，絕緣膜IF3之頂面的高度位置比空隙SPA之閉塞位置CPA低，因此空隙SPA露出絕緣膜IF3之表面。在此情形中，有研磨用之漿液進入空隙SPA，或洗淨液在後來之洗淨步驟中進入空隙SPA之虞。此外，恐有後來因由空隙SPA吹出進入空隙SPA之漿液或洗淨液而產生異物等，使半導體裝置之形狀產生缺陷，因此半導體裝置的性能降低之虞。
為防止此種情形，在藉上述研磨之平坦化步驟中，必須配合高閉塞位置CPA，減少包含絕緣膜IF2、IF3之絕緣膜頂面的後退量。即，為防止空隙SPA露出，必須增加包含絕緣膜IF2、IF3之層間絕緣膜的厚度。在此情形中，使絕緣膜IF3之表面平坦化後的絕緣膜IF3頂面的高度位置上升，因此貫穿絕緣膜IF2、IF3等到達例如源極、汲極區域SD之接觸孔的深度對寬度的比，即深寬比會過高。
在此情形中，難以精確地形成接觸孔及接觸插頭，因此恐有接觸插頭與半導體元件間之連接電阻產生參差之虞。
此外，在接觸孔之形成步驟中，使用由光阻膜形成之抗蝕圖案作為蝕刻遮罩進行乾式蝕刻時，因為層間絕緣膜厚，所以必須進行長時間蝕刻。在此情形中，大量削去抗蝕圖案之開口部附近的光阻膜，露出抗蝕圖案正下方之層間絕緣膜並被蝕刻，因此接觸孔之平面形狀成為變形之形狀而擴大。在此，若在擴大之接觸孔正下方，原本不應該露出之閘極電極GE1等露出，則例如源極、汲極區域SD及閘極電極GE1會因接觸插頭而短路，因此半導體裝置無法正常地動作。
此外，若接觸孔之深寬比高，則難以使接觸孔開口到達半導體基板SB之主面及使構成接觸插頭之金屬膜完全地填埋到接觸孔之底部。即，產生接觸孔及接觸插頭之形成不良，因此接觸插頭與MISFETQ1、Q2未連接，恐有半導體裝置無法正常地動作之虞。因此，產生半導體裝置之性能降低的問題。
為防止如此接觸孔CH之形成不良，必須變更設計，藉由以更大之直徑形成接觸孔CH及接觸插頭PG，減少接觸孔CH及接觸插頭PG之深寬比。但是，在此情形中，由於接觸插頭PG之占有面積變大，難以使半導體裝置微細化。因此，半導體元件之性能降低。
此外，在比較例中，雖然為使溝槽TP側壁之凹凸平坦化而形成絕緣膜IF1，但藉由用絕緣膜IF1覆蓋溝槽TP之底面，在絕緣膜IF2之形成步驟之前，露出溝槽TP內之表面中的底面高度變高。因此，在絕緣膜IF1形成後形成絕緣膜IF2、IF3而形成空隙SPA時，空隙SPA之底部深度變高。如此，空隙SPA之形成深度變小，因此藉由在比元件隔離區域EI填埋之隔離溝深的溝槽TP內，形成絕緣性比絕緣膜高之空隙SPA而獲得的絕緣性能降低。即，半導體裝置之性能降低。
為防止空隙SPA之形成深度如此地變小，雖然可考慮使溝槽TP更深地形成，但在此情形中，為防止溝槽TP之深寬比變高，必須擴大溝槽TP之開口寬度。因此，溝槽TP及DTI結構之占有面積增大，故難以使半導體晶片微細化，且半導體裝置之性能降低。
＜本實施形態之主要特徵及效果＞ 分別覆蓋圖20所示之開口部OP之對向側壁的絕緣膜IF3接觸而閉塞的位置高度係由分別覆蓋開口部OP之對向側壁之絕緣膜IF2閉塞或互相接近的位置高度來決定。此外，由於分別覆蓋開口部OP之對向側壁之絕緣膜IF2以絕緣膜IF1之角部為基點向斜上方向堆積，在溝槽TP上分別覆蓋開口部OP之對向側壁的絕緣膜IF2閉塞或互相接近的位置高度係由絕緣膜IF1之角部的高度來決定。
即，若降低圖16所示之絕緣膜IF1的角部高度，則可降低溝槽TP內之空隙SP的最上部，即閉塞位置CP的高度。
因此，在本實施形態中，形成絕緣膜IF1(請參照圖8)後，如圖9所示地，藉由進行深蝕刻去除絕緣膜HM上之絕緣膜IF1，並去除絕緣膜HM頂面之一部分。藉此，絕緣膜IF1頂面之全體後退至半導體基板SB之主面側，因此絕緣膜IF1之角部位置亦變低。此外，由於絕緣膜IF1之角部藉由進行深蝕刻而含有圓形，在絕緣膜IF2(請參照圖10)之成膜步驟中，成為分別形成於溝槽TP正上方互相接近之絕緣膜IF2的基點的絕緣膜IF1角部位置，即，分別覆蓋開口部OP之對向側壁的絕緣膜IF1互相最接近的位置進一步變低。
即，分別覆蓋開口部OP之對向側壁，在閉塞位置CP附近互相接近之絕緣膜IF2成膜的作為基底之基點位置變低。具體而言，該基點位置之下降量係藉由使用圖8說明之成膜步驟形成於絕緣膜HM上的絕緣膜IF1全膜厚、藉由使用圖9說明之深蝕刻步驟去除的絕緣膜HM膜厚、及因藉由該深蝕刻步驟含有圓形而下降之絕緣膜IF1的角部下降量的合計距離。
在本實施形態中，藉由該深蝕刻步驟去除之絕緣膜IF1的全膜厚係200nm，藉由在該深蝕刻步驟中去除絕緣膜IF1後繼續進行之過蝕刻去除的絕緣膜HM厚度係例如100nm。此外，覆蓋開口部OP之側壁的絕緣膜IF1的角部容易藉由深蝕刻削去。因此，本實施形態之該基點位置的下降量係藉由削去該角部增加該角部下降之距離的大小，即300nm。
藉由如此使該基點之位置下降，藉由使用圖10說明之成膜步驟，以分別覆蓋開口部OP之對向側壁的方式分別形成之絕緣膜IF2互相接近的位置變低。因此，後來形成絕緣膜IF3(請參照圖11)時閉塞溝槽TP之位置，即空隙SP最上部之閉塞位置CP的高度變低。因此，後來進行使用圖12說明之研磨步驟時，可防止因研磨而使空隙SP露出絕緣膜IF3的表面。
在本實施形態中，藉由降低閉塞位置CP之高度，閉塞位置CP位於半導體基板SB之主面及各個元件隔離區域EI之頂面下方。此外，分別覆蓋對向之開口部OP側壁的絕緣膜IF2在溝槽TP正上方互相最接近之位置位於半導體基板SB之主面及各個元件隔離區域EI之頂面下方。另外，閉塞位置CP比元件隔離區域EI之底面高。
藉由如此降低空隙SP之閉塞位置CP的高度，防止空隙SP露出絕緣膜IF3之表面，可防止研磨用之漿液或洗淨液等進入空隙SP及因由空隙SP吹出進入空隙SP之漿液或洗淨液等而產生異物。因此，可防止半導體裝置形狀產生缺陷，故可提高半導體裝置之性能。
此外，為防止空隙SPA露出，在使用圖12說明之研磨步驟中不需要減少研磨量。即，不需要使包含絕緣膜IF2、IF3之層間絕緣膜過厚。因此，可減少包含絕緣膜IF2、IF3之層間絕緣膜的膜厚。
因此，可精確地形成接觸孔及接觸插頭，故可防止接觸插頭與半導體元件間之連接電阻產生參差。
此外，由於可使層間絕緣膜薄化，可防止在圖14所示之接觸孔形成步驟中，蝕刻遮罩之抗蝕圖案因長時間之乾式蝕刻過度地削去。因此，可用所希望之開口形狀精確地形成接觸孔CH，故可防止接觸孔CH在平面圖中異常地擴大。因此，可防止在半導體元件內或半導體元件間，透過圖16所示之接觸插頭PG產生短路。
此外，由於可使層間絕緣膜形成為薄，即使減少接觸孔CH及接觸插頭PG之直徑，亦可防止因接觸孔CH及接觸插頭PG之深寬比過高而使接觸孔CH及接觸插頭PG產生形成不良。因此，可用小直徑形成接觸孔CH及接觸插頭PG，故半導體晶片可微細化。因此，可提高半導體裝置之性能。
此外，在本實施形態中，藉由絕緣膜IF1(請參照圖8)覆蓋溝槽TP之底面後，藉由使用圖9說明之深蝕刻步驟，去除覆蓋溝槽TP之底面的絕緣膜IF1，藉此露出溝槽TP之底面。因此，可防止因絕緣膜IF1成膜，在溝槽TP內露出之表面中的底面的高度變高。
因此，藉由去除溝槽TP之底部的絕緣膜IF1，在形成絕緣膜IF1後形成絕緣膜IF2、IF3而形成空隙SP時，空隙SP之底部深度比在絕緣膜IF1上以覆蓋溝槽TP之底面的狀態形成絕緣膜IF2、IF3的上述比較例低。藉此，空隙SP之形成深度變大，因此可提高藉由形成空隙SP獲得之絕緣性能。即，可提高半導體裝置之性能。
此外，藉此，不需要更深地形成溝槽TP以防止空隙SPA之形成深度變小。即，不需要隨著更深地形成溝槽TP，擴大溝槽TP之開口寬度以防止溝槽TP之深寬比變高。因此，可防止溝槽TP及DTI結構DS之占有面積增大。因此，即使未過深地形成溝槽TP，亦可藉由形成DTI結構DS獲得充分之絕緣性能，故可提高元件隔離特性且可使半導體晶片微細化。因此，可提高半導體裝置之性能。
以上，雖然依據實施形態具體地說明由本發明人作成之發明，但本發明不限於前述實施形態，且當然在不偏離本發明之要旨的範圍內可有各種變更。
1A‧‧‧元件區域
1B‧‧‧隔離區域
1C‧‧‧元件區域
CH‧‧‧接觸孔
CHP‧‧‧半導體晶片
CP‧‧‧閉塞位置
CPA‧‧‧閉塞位置
DS‧‧‧DTI結構
EI‧‧‧元件隔離區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GI1‧‧‧閘極絕緣膜
GI2‧‧‧閘極絕緣膜
HM‧‧‧絕緣膜
HV‧‧‧輸出驅動部
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IF4‧‧‧絕緣膜
LF‧‧‧絕緣膜
LG‧‧‧邏輯部
IL1‧‧‧層間絕緣膜
M1‧‧‧配線
OP‧‧‧開口部
PG‧‧‧接觸插頭
Q1‧‧‧MISFET
Q2‧‧‧MISFET
SB‧‧‧半導體基板
SD‧‧‧源極、汲極區域
SP‧‧‧空隙
SPA‧‧‧空隙
SW‧‧‧側壁
TP‧‧‧溝槽
WL‧‧‧井
[圖1]係本發明實施形態之半導體裝置製造步驟中的截面圖。 [圖2]係接續圖1之半導體裝置製造步驟中的截面圖。 [圖3]係接續圖2之半導體裝置製造步驟中的截面圖。 [圖4]係接續圖3之半導體裝置製造步驟中的截面圖。 [圖5]係接續圖4之半導體裝置製造步驟中的截面圖。 [圖6]係接續圖5之半導體裝置製造步驟中的截面圖。 [圖7]係顯示圖6所示之半導體裝置製造步驟中的結構的部份切除立體圖。 [圖8]係接續圖6之半導體裝置製造步驟中的截面圖。 [圖9]係接續圖8之半導體裝置製造步驟中的截面圖。 [圖10]係接續圖9之半導體裝置製造步驟中的截面圖。 [圖11]係接續圖10之半導體裝置製造步驟中的截面圖。 [圖12]係接續圖11之半導體裝置製造步驟中的截面圖。 [圖13]係接續圖12之半導體裝置製造步驟中的截面圖。 [圖14]係接續圖13之半導體裝置製造步驟中的截面圖。 [圖15]係接續圖14之半導體裝置製造步驟中的截面圖。 [圖16]係接續圖15之半導體裝置製造步驟中的截面圖。 [圖17]係接續圖15之半導體裝置製造步驟中的平面圖。 [圖18]係具體地顯示圖8所示之半導體裝置製造步驟中的結構的截面圖。 [圖19]係比較例之半導體裝置製造步驟中的截面圖。 [圖20]係接續圖19之半導體裝置製造步驟中的截面圖。
1A‧‧‧元件區域
1B‧‧‧隔離區域
1C‧‧‧元件區域
CP‧‧‧閉塞位置
EI‧‧‧元件隔離區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GI1‧‧‧閘極絕緣膜
GI2‧‧‧閘極絕緣膜
HM‧‧‧絕緣膜
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
LF‧‧‧絕緣膜
OP‧‧‧開口部
Q1‧‧‧MISFET
Q2‧‧‧MISFET
SB‧‧‧半導體基板
SD‧‧‧源極、汲極區域
SP‧‧‧空隙
SW‧‧‧側壁
TP‧‧‧溝槽
WL‧‧‧井

Claims (15)

  1. 一種半導體裝置之製造方法，具有以下步驟： (a)步驟，準備半導體基板； (b)步驟，在該半導體基板之主面上形成第一絕緣膜； (c)步驟，加工該第一絕緣膜，形成貫穿該第一絕緣膜之開口部； (d)步驟，在該開口部正下方之該半導體基板的該主面形成溝槽； (e)步驟，於該(d)步驟之後，形成覆蓋該溝槽之側壁及底面、以及該第一絕緣膜之頂面的第二絕緣膜； (f)步驟，藉由對該第二絕緣膜之頂面進行深蝕刻，使該第一絕緣膜之該頂面露出； (g)步驟，於該(f)步驟之後，形成覆蓋該第二絕緣膜之該頂面及該溝槽內之該第一絕緣膜之側壁的第三絕緣膜；及 (h)步驟，藉由形成覆蓋該第三絕緣膜之頂面的第四絕緣膜，而在該溝槽內形成空隙。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 該第一絕緣膜之該頂面及該第三絕緣膜之底面互相連接。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(e)步驟之後，且在該(f)步驟之前，該第一絕緣膜上之該第二絕緣膜膜厚對於於沿著該溝槽之該側壁的該第二絕緣膜膜厚的比值，較該(g)步驟之後，該第一絕緣膜上之該第三絕緣膜膜厚對於沿著該溝槽之該側壁的該第三絕緣膜膜厚的比值小。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(f)步驟中，藉由該深蝕刻，使該第二絕緣膜之該頂面及該第一絕緣膜之該頂面後退。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中更具有： (a1)步驟，於該(a)步驟之後，且於該(b)步驟之前，在該半導體基板上形成第五絕緣膜， 於該(f)步驟之後，該第五絕緣膜之頂面被該第一絕緣膜覆蓋。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中更具有： (a2)步驟，於該(a)步驟之後，且於該(b)步驟之前，在該半導體基板上形成半導體元件， 於該(b)步驟中，形成覆蓋該半導體元件之該第一絕緣膜， 於該(e)步驟中，形成覆蓋該半導體元件之該第二絕緣膜， 於該(f)步驟中，藉由對該第二絕緣膜之該頂面進行深蝕刻，而使該半導體元件由該第二絕緣膜露出。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中更具有以下步驟： (i)步驟，研磨該第四絕緣膜之頂面； (j)步驟，於該(i)步驟之後，形成貫穿該第四絕緣膜、該第三絕緣膜及該第一絕緣膜之連接孔；及 (k)步驟，在該連接孔內，形成電性連接於該半導體元件之連接部， 該空隙被該第四絕緣膜覆蓋。
  8. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(f)步驟中，藉由對該第二絕緣膜之該頂面進行該深蝕刻，使該溝槽之底面露出。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中更具有以下步驟： (a3)步驟，於該(a)步驟之後，起於該(b)步驟之前，在該半導體基板之該主面形成隔離溝，並在該隔離溝內形成元件隔離區域， 於該(c)步驟中，形成貫穿該元件隔離區域及該第一絕緣膜之該開口部。
  10. 一種半導體裝置，其具有： 半導體基板； 第一絕緣膜，形成於該半導體基板上； 開口部，由該第一絕緣膜之頂面向底面貫穿； 溝槽，形成於該開口部正下方之該半導體基板的主面上； 第二絕緣膜，覆蓋該第一絕緣膜之側壁及該溝槽之側壁； 第三絕緣膜，與該第一絕緣膜之該頂面連接，且覆蓋該第一絕緣膜之該側壁、該溝槽之該側壁及底面； 第四絕緣膜，形成於該第三絕緣膜上；及 空隙，形成於該溝槽內，且上部被該第四絕緣膜覆蓋。
  11. 如申請專利範圍第10項之半導體裝置，其中： 該溝槽之該側壁具有第一區域及該第一區域上之第二區域， 覆蓋該第二區域之該第二絕緣膜膜厚對於覆蓋該第一區域之該第二絕緣膜膜厚的比值，較覆蓋該第二區域之該第三絕緣膜膜厚對於覆蓋該第一區域之該第三絕緣膜膜厚的比值小。
  12. 如申請專利範圍第10項之半導體裝置，其中： 該溝槽之該底面及該第三絕緣膜互相連接。
  13. 如申請專利範圍第10項之半導體裝置，其中： 該半導體基板之該主面與該第一絕緣膜之間介設有第五絕緣膜。
  14. 如申請專利範圍第10項之半導體裝置，其中更具有： 半導體元件，形成於該半導體基板上， 該半導體元件被該第二絕緣膜及該第四絕緣膜覆蓋，且由該第一絕緣膜露出。
  15. 如申請專利範圍第14項之半導體裝置，其中更具有： 連接孔，其貫穿該第四絕緣膜、該第三絕緣膜及該第一絕緣膜；及 連接部，其形成於該連接孔內，且電性連接於該半導體元件。
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