CN107301971A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107301971A
CN107301971A CN201710233508.XA CN201710233508A CN107301971A CN 107301971 A CN107301971 A CN 107301971A CN 201710233508 A CN201710233508 A CN 201710233508A CN 107301971 A CN107301971 A CN 107301971A
Authority
CN
China
Prior art keywords
dielectric film
groove
film
semiconductor devices
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710233508.XA
Other languages
English (en)
Inventor
筱原正昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN107301971A publication Critical patent/CN107301971A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及半导体器件及其制造方法。具体提供了一种半导体器件，其具有形成在半导体衬底的主面中的元件隔离结构，在沟槽中具有空间，并且防止由于空间的顶部高度的增加所引起的性能劣化。通过使用硬掩模绝缘膜在半导体衬底的主面中形成沟槽部。形成覆盖硬掩模绝缘膜的上表面以及沟槽部的表面的第一绝缘膜，后面跟随第一绝缘膜的回蚀以露出硬掩模绝缘膜的上表面。然后，形成覆盖硬掩模绝缘膜的上表面和沟槽部的表面的第二和第三绝缘膜，以在沟槽部中形成空间。

Description

半导体器件及其制造方法
相关申请的交叉参考
2016年4月14日提交的日本专利申请第2016-080752号的包括说明书、附图和摘要的公开以引用的方式全部引入本申请。
技术领域
本发明涉及一种半导体器件及其制造方法。例如，本发明适合于制造具有沟槽部的半导体器件的方法。
背景技术
存在具有元件隔离结构的半导体器件，其中通过在半导体衬底的作为主面的表面中制成的沟槽部中形成绝缘膜来得到该元件隔离结构。还存在具有元件隔离(深沟槽隔离：DTI)结构的半导体器件，其中通过在具有大于1的纵横比(即，沟槽部的深度与沟槽部的宽度的比)的沟槽部中形成绝缘膜来得到该元件隔离结构。
专利文献1(日本未审查专利申请公开第2011-66067号)公开了一种制造半导体器件的方法，包括：在半导体衬底的主面中形成在平面图中环绕元件的沟槽的步骤以及在元件上和沟槽中形成绝缘膜的步骤。根据专利文献1，形成绝缘膜以覆盖元件的上表面并在沟槽中形成空间。
专利文献2(美国专利申请公开第2014-0291767号)描述了在元件侧处，在半导体衬底的主面中形成的沟槽中形成空间。在专利文献2中描述的半导体器件的制造步骤中，通过以下步骤在沟槽中形成空间：形成覆盖半导体衬底的上表面和沟槽的表面的氧化物膜；去除半导体衬底上的氧化物膜；然后在半导体衬底上形成与沟槽中的氧化物膜的侧壁连续的绝缘膜。
[专利文献1]日本未审查专利申请公开第2011-66067号
[专利文献2]美国专利申请公开第2014-0291767号
发明内容
当在具有高纵横比的沟槽部中形成绝缘膜时，沟槽部有时被留在其中的空间封闭，例如通过化学气相沉积(CVD)形成由氧化硅制成的绝缘膜。在这种情况下，形成在沟槽部的上部的侧面上的绝缘膜的膜厚度可能厚于形成在沟槽部的底部的侧面上的绝缘膜的膜厚度。通过在沟槽部的侧面上形成绝缘膜，可以在沟槽部中留有空间的同时封闭沟槽部。与沟槽部其中不具有空间相比，当沟槽部其中具有空间时，改善了通过DTI结构在元件之间绝缘而实现的元件隔离特性。
然而，难以通过CVD形成由氧化硅制成的绝缘膜，同时精确地将沟槽部中留下的空间的上端处的封闭位置调整为期望的高度位置。存在沟槽部中留下的空间的封闭位置变得高于期望位置的可能性。
当空间的封闭位置高于期望位置时，形成在空间上的绝缘膜的表面的高度位置低于空间的封闭位置，例如在绝缘膜的上表面的抛光和平坦化期间。然后，从绝缘膜的表面露出空间。在这种情况下，存在抛光浆进入空间或者在随后的清洗步骤中清洗液体进入空间的可能性。进入空间的浆或清洗液体可从空间中吹出，并成为前述问题的起因。因此，半导体器件可具有缺陷形状并具有劣化的性能。
另一目的和新颖特征将从本文的说明书和附图中变得清楚。
接下来将简要描述本文公开的代表性实施例的概况。
在一个方面中，提供了一种制造半导体器件的方法，包括：在使用硬掩模的同时在半导体衬底的主面中形成用于形成DRI结构的沟槽；利用第一绝缘膜覆盖沟槽的表面和硬掩模的上表面；通过回蚀露出硬掩模的上表面；以及形成第二绝缘膜以封闭沟槽的上部，从而在其中形成空间。
在另一方面中，提供了一种半导体器件，其设置有具有形成在半导体衬底的主面中的沟槽以及位于沟槽中的空间。其具有覆盖半导体衬底的主面的硬掩模、覆盖沟槽的侧壁并露出硬掩模的上表面的第一绝缘膜以及覆盖沟槽的表面、第一绝缘膜和硬掩模的上表面的第二绝缘膜。
实施例使得可以提供具有改进性能的半导体器件。
附图说明
图1是根据本发明实施例的半导体器件在其制造步骤期间的截面图；
图2是半导体器件的制造步骤期间的跟在图1之后的截面图；
图3是半导体器件的制造步骤期间的跟在图2之后的截面图；
图4是半导体器件的制造步骤期间的跟在图3之后的截面图；
图5是半导体器件的制造步骤期间的跟在图4之后的截面图；
图6是半导体器件的制造步骤期间的跟在图5之后的截面图；
图7是示出图6所示半导体器件的组成在其制造步骤期间的部分剖面的透视图；
图8是半导体器件的制造步骤期间的跟在图6之后的截面图；
图9是半导体器件的制造步骤期间的跟在图8之后的截面图；
图10是半导体器件的制造步骤期间的跟在图9之后的截面图；
图11是半导体器件的制造步骤期间的跟在图10之后的截面图；
图12是半导体器件的制造步骤期间的跟在图11之后的截面图；
图13是半导体器件的制造步骤期间的跟在图12之后的截面图；
图14是半导体器件的制造步骤期间的跟在图13之后的截面图；
图15是半导体器件的制造步骤期间的跟在图14之后的截面图；
图16是半导体器件的制造步骤期间的跟在图15之后的截面图；
图17是半导体器件的制造步骤期间的跟在图15之后的平面图；
图18是具体示出图8所示半导体器件的组成在其制造步骤期间的截面图；
图19是比较示例的半导体器件在其制造步骤期间的截面图；以及
图20是半导体器件的制造步骤期间的跟在图19之后的截面图。
具体实施方式
以下将基于一些附图详细地示出实施例。在用于描述实施例的所有附图中，具有类似功能的构件将通过类似的参考标号来表示，并且将省略重复描述。在以下实施例中，除非另有必要，否则原则上不重复相同或相似部分的描述。
<制造半导体器件的方法>
以下将参照图1至图18描述根据本实施例的半导体器件的制造方法。图1至图6、图8至图16以及图18是本实施例的半导体器件在其制造步骤期间的截面图。图7是示出图6所示半导体器件的组成在其制造步骤期间的部分剖面透视图。图17是本实施例的半导体器件在其制造步骤期间的平面图。
图1至图6、图8至图16以及图18示出了作为n沟道MISFET(金属绝缘体半导体场效应晶体管)的形成区域的元件区域1A和1C，并且还示出了位于彼此相邻的元件区域1A和1C之间且作为DTI结构的形成区域的隔离区域1B。应注意，DTI结构可以不仅形成在彼此相邻的相同种类的元件之间，而且还可以形成在半导体衬底位于不同元件之间(例如，p沟道MISFET与n沟道MISFET之间或者MISFET与电容元件之间)的主面中。
DTI结构例如形成在诸如高击穿电压MISFET或电容元件和低击穿电压MISFET的元件之间。DTI结构是用于将元件相互电隔离的结构。换句话说，DTI结构是一个绝缘元件隔离区域(元件隔离结构)，并且其具有的深度大于例如用于将低击穿电压MISFET相互隔离的元件隔离区域的深度。本申请的DTI结构具有形成在半导体衬底的主面和绝缘膜中的沟槽以及位于沟槽中的空间。
元件区域1A是其中的半导体元件具有的击穿电压高于形成在元件区域1C中的元件的击穿电压的区域。这里，描述了在彼此相邻的高击穿电压MISFET与低击穿电压MISFET之间形成DTI结构的步骤。由于本实施例的主要特征在于DTI结构及其制造工艺，所以不再详细描述在形成DTI结构之前的半导体元件的制造步骤。
首先，如图1所示，提供半导体衬底SB。这里，半导体衬底SB被设置为包括低阻衬底，其例如由p型单晶硅(Si)制成并且具有例如约1至10mΩ·cm的电阻率(电阻系数)。半导体衬底SB具有主面以及位于与主面相对的侧面上的背面。半导体衬底SB的主面具有并排布置的元件区域1A、隔离区域1B和元件区域1C。
在本实施例中，进行在半导体衬底SB的主面附近形成MISFET以及在主面中形成的沟槽中形成DTI结构的描述。可替换地，例如由p型单晶Si制成的p-型外延层可通过已知的外延生长方法形成在半导体衬底SB的主面上。即使当形成外延层时，半导体衬底SB和其上的外延层(半导体层)可统称为“衬底”或“半导体衬底”。
接下来，如图2所示，在元件区域1A、隔离区域1B和元件区域1C中，在半导体衬底SB上形成元件隔离区域EI。这里，作为绝缘膜的元件隔离区域EI例如通过STI(浅沟槽隔离)或LOCOS(局部硅氧化)形成在半导体衬底SB的主面中。接下来将描述使用STI形成元件隔离区域EI。
通过将光刻胶膜(未示出)用作蚀刻掩模的干蚀刻，从将要形成元件隔离区域EI的区域中去除半导体衬底SB，由此形成元件隔离沟槽。
接下来，通过CVD等在半导体衬底SB的表面上沉积由氧化硅制成的绝缘膜，从而用绝缘膜填充元件隔离沟槽。换句话说，由氧化硅膜制成的绝缘膜形成在半导体衬底SB的表面上。作为氧化硅膜，可以使用诸如通过CVD得到的同时将例如包含臭氧(O3)气体的气体和正硅酸乙酯(TEOS)作为材料的在流动性方面表现优越的氧化硅膜。稍后将描述流动性的定义。
接下来，使用CPM(化学机械抛光)等来抛光绝缘膜，以平坦化绝缘膜的表面。因此，可以形成埋入元件隔离区域中的作为绝缘膜的元件隔离区域EI。
使用具有掩模的热氧化处理，元件隔离区域EI还可以例如通过LOCOS工艺来形成。
接下来，如图3所示，n沟道MISFET Q1形成在元件区域1A的有源区域中，即，半导体衬底SB的主面从元件隔离区域EI露出的区域中，同时n沟道MISFET Q2形成在元件区域1C的有源区域中。形成MISFET Q1和Q2的步骤通过将p型杂质(例如，B(硼))注入到元件区域1A和1C中的半导体衬底SB的主面中以形成作为p型半导体区域的阱WL而开始。如此形成的阱WL深于填充有元件隔离区域EI的沟槽。
然后，厚绝缘膜形成在其中具有阱WL的元件区域1A中的半导体衬底SB的主面上，并且薄绝缘膜形成在其中具有阱WL的元件区域1C中的半导体衬底SB的主面上。在这些绝缘膜中的每一个上形成多晶硅膜之后，通过光刻和蚀刻来处理多晶硅膜和绝缘膜，以形成由厚绝缘膜制成的栅极绝缘膜GI1和由元件区域1A中的多晶硅膜制成的栅电极GE1。此外，通过该处理，由薄绝缘膜制成的栅极绝缘膜GI2和由多晶硅膜制成的栅电极GE2形成在元件区域1C中。厚绝缘膜和薄绝缘膜例如可以通过热氧化或CVD来形成。多晶硅膜例如可以通过CVD形成。
元件区域1A中的栅极绝缘膜GI1的厚度大于元件区域1C中的栅极绝缘膜GI2的厚度，并且元件区域1A中的栅电极GE1在沿着半导体衬底SB的主面的方向上的长度(栅极长度)大于元件区域1C中的栅电极GE2在沿着半导体衬底SB的主面的方向上的长度(栅极长度)。
然后，形成由绝缘膜制成的侧壁SW，其覆盖栅电极GE1和GE2的相应侧壁以及在栅电极GE1和GE2的侧面处形成在半导体衬底的主面中以分别夹置栅电极GE1和GE2的源极和漏极区域SD对。这使得形成具有栅电极GE1以及源极和漏极区域SD的MISFET Q1以及具有栅电极GE2以及源极和漏极区域SD的MISFET Q2。
这里，例如，在通过CVD等连续形成氧化硅膜和氮化硅膜以覆盖半导体衬底SB的主面以及栅电极GE1和GE2之后，通过干蚀刻露出半导体衬底SB的主面。通过该处理，由包括氧化硅膜和氮化硅膜的堆叠膜制成且与栅电极GE1和GE2的相应侧壁相邻的侧壁SW以自对准来形成。
在形成侧壁SW之前，在形成源极和漏极区域SD的步骤中，例如，n型杂质(例如，磷(P)或砷(AS))通过离子注入被注入到半导体衬底SB的主面中，同时将栅电极GE1和GE2用作掩模(注入防止掩模)。通过该步骤，在栅电极GE1和GE2的每一个的侧面处，在半导体衬底SB的主面中形成具有相对较低杂质浓度的一对延伸区域。
然后，在以上述方式形成侧壁SW之后，n型杂质(例如，磷(P)或砷(As))通过离子注入被注入到半导体衬底SB的主面中，其中栅电极GE1和GE2以及侧壁SW用作掩模。通过该注入，在栅电极GE1和GE2的每一个的侧面处，在半导体衬底SB的主面中形成具有相对较高杂质浓度的一对扩散区域。
延伸区域是n-型半导体区域，以及扩散区域是n+型半导体区域。
一对延伸区域和一对扩散区域配置源极和漏极区域SC。这表示源极区域和漏极区域均具有彼此相邻的延伸区域和扩散区域。因此，本实施例的MISFET Q1具有设置有扩散区域和延伸区域(其是n型杂质浓度低于扩散区域的半导体区域)的LDD(轻掺杂漏极)结构。在本实施例中，为了利于理解附图，源极和漏极区域SD被示为一个半导体区域而不区分延伸区域和扩散区域。
然后，例如，执行退火，即，用于激活在延伸区域和扩散区域的每个形成步骤中引入的杂质的热处理。
接下来，形成覆盖栅电极GE1和GE2以及源极和漏极区域SD的相应上表面的硅化物层(未示出)。这里，使用已知的硅化(自对准硅化物)工艺来形成硅化物层。这使得可以减小栅电极GE和GE2以及源极和漏极区域SD中的每一个与稍后形成的接触插塞之间的接触电阻。没有硅化物层形成在诸如元件隔离区域EI和侧壁SW的绝缘膜的表面上。
接下来，如图4所示，在半导体衬底SB的主面上，绝缘膜LF和绝缘膜HM分别被连续形成为线性膜和硬掩模。绝缘膜LF和HM通过CVD形成以覆盖元件隔离区域EI的上表面、半导体衬底SB的主面和MISFET Q1。绝缘膜LF例如由氮化硅膜制成，以及绝缘膜HM例如由O3TEOS(四乙基邻位硅酸盐)膜制成。绝缘膜HM厚于绝缘膜LF。绝缘膜HM例如具有约200nm的厚度。在沉积绝缘膜HM之后，通过CMP等，根据需要平坦化绝缘膜HM的表面。
利用包含臭氧(O3)气体和正硅酸乙酯(TEOS)气体的气体，通过CVD形成由氧化硅膜制成的绝缘膜HM。通过使用包含O3气体和TEOS气体的气体的CVD形成的氧化硅膜被称为“O3TEOS膜”。
由氮化硅膜制成的绝缘膜LF在稍后参照图5描述的形成DTI结构的步骤中用作蚀刻停止膜或者在稍后参照图14描述的形成接触孔CH的步骤中用作蚀刻停止膜。
接下来，如图5所示，在隔离区域1B中形成穿过绝缘膜HM和LF以及元件隔离区域EI的开口部OP。开口部OP在将要形成DTI结构的区域中到达半导体衬底SB的表面。
首先，光刻胶膜(未示出)被施加于绝缘膜HM，并且如此得到的光刻胶膜通过光刻被图案化。因此，形成具有穿过如此形成的光刻胶膜并到达绝缘膜HM的开口部的光刻胶图案。将光刻胶图案用作蚀刻掩模，连续地蚀刻绝缘膜HM、绝缘膜LF和元件隔离区域EI。由此形成穿过绝缘膜HM、绝缘膜LF和元件隔离区域EI的开口部。开口部OP在沿着绝缘膜衬底SB的主面的方向上的宽度(开口宽度)例如为0.8至1.0μm。
接下来，如图6所示，在开口部OP的正下方，在半导体衬底SB的上表面中形成沟槽部TP。沟槽部TP按照以下方式形成。例如，在去除光刻胶膜之后，通过干蚀刻来蚀刻从开口部OP的底面露出的半导体衬底SB，其中，绝缘膜HM、绝缘膜LF和其中具有开口部OP的元件隔离区域EI作为蚀刻掩模。通过该蚀刻，在从开口部OP的底面处露出的半导体衬底SB的上表面上形成在半导体衬底SB的表面中与开口部OP连通且到达半导体衬底SB的厚度方向的一半的沟槽部TP。
沟槽部TP可具有例如15μm的深度，并在沿着半导体衬底SB的主面的方向上具有例如1μm的宽度。沟槽部TP的形成深度大于阱WL的深度。如图6所示，沟槽部TP的宽度被假定变得大于开口部OP的宽度。
在图6所示示例中，在平面图中与元件隔离区域EI重叠的区域中形成沟槽部TP，但是沟槽部TP可形成在平面图中不与元件隔离区域EI重叠的区域中。
沟槽部TP可以在平面图中环绕半导体元件MISFET Q1或Q2中的任一个。在图7中示出了半导体衬底SB在图6所示制造步骤期间的部分剖面透视图。如图7所示，在平面图中，利用包括在稍后形成的DTI结构中的沟槽部TP环绕其中具有高击穿电压MISFET Q1的元件区域1A。沟槽部TP形成在半导体衬底SB的主面中。图7仅示出了半导体衬底SB，并且从该图中省略了半导体元件和绝缘膜，诸如绝缘膜LF和HM。
尽管未示出，但在其中具有低击穿电压MISFET Q2的元件区域1C(例如，逻辑区域)中，在平面图中，可利用配置稍后将描述的DTI结构的沟槽部TP环绕其中形成有MISFET Q2的区域。本文使用的术语“在平面图中”表示当在垂直于主面的方向上从上往下看半导体衬底SB的主面时的视图。
为了形成具有高纵横比(表示高深度:宽度比)的沟槽部TP，通过干蚀刻，重复地执行利用例如包含六氟化硫(SF6)气体的气体蚀刻半导体衬底SB的步骤以及利用例如包含氟化碳(碳氟化合物)气体(诸如C4F8气体)覆盖沟槽部TP的侧面的步骤。尽管这里未示出，但沟槽部TP的放大观察示出了通过这种重复沿着深度方向交替地形成宽部和窄部，并且沟槽部TP在其侧面上具有称为“扇贝”的不规则形状。稍后将参照图18描述扇贝的形状。
接下来，如图8所示，形成覆盖半导体衬底SB的主面、开口部OP的侧边比、沟槽部TP的侧壁和沟槽部TP的底面的绝缘膜。在该步骤中，在开口部OP中、在沟槽部TP中以及在半导体衬底SB的表面上，使用包含臭氧(O3)气体和正硅酸乙酯(TEOS)气体的气体，由氧化硅膜制成的绝缘膜IF1通过CVD来形成。此外，作为半导体元件的MISFET Q1和Q2被绝缘膜IF1覆盖。这表示绝缘膜IF1由O3TEOS膜制成。绝缘膜IF1例如具有200nm的厚度。
作为绝缘膜IF1的材料，可以使用PSG(磷硅酸玻璃)或BPSG(硼硅酸玻璃)以及O3TEOS。当使用PSG或BPSG时，增加这些材料中的P(磷)含量以提供具有改进的阶梯覆盖和流动性的绝缘膜IF1。
绝缘膜IF1不能完全填充沟槽部TP。覆盖沟槽部TP的一个侧壁以及与该侧壁相对的另一侧壁的绝缘膜IF1不是相互连续的。
优选地，使用包含O3气体和TEOS气体的气体的CVD，可以通过准(quasi)大气压力CVD来形成由氧化硅膜制成的绝缘膜IF1。通过准标准压力CVD形成膜时的压力小于大气压(其是通过正常压力CVD形成膜时的压力)，同时大于通过降压CVD形成膜时的约13-390Pa的压力。因此，压力例如大于390Pa且小于0.1MPa。
该O3TEOS膜具有良好的阶梯覆盖和良好的流动性。在M.Matsuura等人的“Filmcharacteristics of APCVD oxide using organic silicon and ozone”(日本应用物理杂志，卷30,1991年，第1530-1538页)的图9中描述了膜的流动性。根据该文档，术语“具有良好流动性的膜”表示：例如，当利用特定膜覆盖边角部分时，整个膜由于膜覆盖边角部分的部分的厚度减小而被平坦化。如上述文档的图9所示，当边角部分与膜的覆盖边角部分的部分的表面之间的最小距离的比率小于膜的覆盖平坦部分的部分的厚度时，膜具有良好的流动性且整个膜可以被平坦化。
即使当沟槽部TP在其侧面上具有图18所示称为“扇贝”的不规则形状时，形成在沟槽部TP的侧面上的绝缘膜IF1也可以通过在沟槽部TP的侧面上形成由O3TEOS膜制成的绝缘膜IF1来具有平坦的表面。换句话说，需要形成具有良好流动性的绝缘膜IF1，以覆盖这些不规则形状，从而平坦化沟槽部TP中的表面。图18是具体示出图8所示结构的截面图，并且其示出了图8中未示出的沟槽部TP的侧壁的不规则形状。
如图18所示，沟槽部TP在其侧壁上具有不规则形状。它们从沟槽部TP的侧壁的上端到下端重复形成。换句话说，沟槽部TP从其侧壁的上端到下端具有交替和重复的大宽度部分和小宽度部分。宽度表示沿着半导体衬底SB的主面的方向上的宽度。
具有良好阶梯覆盖和良好流动性的绝缘膜IF1在覆盖特性方面比较卓越。这意味着绝缘膜IF1是具有良好覆盖的膜。如图8所示，在形成在特定层的侧壁上的绝缘膜IF1的膜厚度与覆盖特定层的上表面的绝缘膜IF1的膜厚度之间存在小的差异。换句话说，覆盖特定层的上表面的绝缘膜IF1的膜厚度与形成在特定层的侧壁上的绝缘膜IF1的膜厚度的比率相对较小。
绝缘膜HM上的绝缘膜IF1的膜厚度几乎等于覆盖沟槽部TP的侧壁的绝缘膜IF1的膜厚度。本文使用的术语“膜厚度”表示特定膜在与其上已经形成该特定膜的下部表面垂直的方向上的长度。因此，例如，覆盖在垂直于半导体衬底SB的主面的方向上延伸的开口部OP的侧壁的绝缘膜IF1的膜厚度表示与位于绝缘膜IF1下方的侧壁连续的绝缘膜IF1的长度，同时表示在沿着半导体衬底SB的主面的方向上的厚度。
接下来，如图9所示，使绝缘膜IF1的顶面后退(retreat)，并且通过干蚀刻的回蚀(其是各向异性蚀刻)去除绝缘膜HM正上方的绝缘膜IF1。这表示从绝缘膜IF1露出绝缘膜HM的上表面。因此，从绝缘膜IF1中露出MISFET Q1和Q2。更具体地，从绝缘膜IF1中露出栅电极GE1和GE2以及源极和漏极区域SD。
通过该回蚀步骤，沟槽部TP的底部处的绝缘膜IF1的上表面也后退，并且露出作为沟槽部TP的底面的半导体衬底SB的表面。换句话说，仅保留绝缘膜IF1的位于沟槽部TP中且覆盖沟槽部TP的侧壁的部分，而绝缘膜IF1的覆盖沟槽部TP的底部的部分被去除。开口部OP的侧壁，即，绝缘膜HM和LF以及元件隔离区域EI的相应侧壁与绝缘膜IF1连续并被绝缘膜IF1覆盖。
在该步骤中，例如，选择性地去除与半导体衬底SB的主面垂直的方向上的具有300nm的厚度的氧化硅膜。在半导体衬底SB的主面上，在通过回蚀去除绝缘膜IF1的总厚度之后，使绝缘膜HM的上表面通过回蚀后退。然而，不去除绝缘膜HM的总厚度，使得不露出绝缘膜LF的上表面。简而言之，绝缘膜HM通过回蚀变薄，并且绝缘膜LF的上表面保持被绝缘膜HM覆盖。
这里，作为一个示例，具有200nm的膜厚度的绝缘膜HM被回蚀以去除膜的100nm的部分。该回蚀通过干蚀刻(其是各向异性蚀刻)来执行，使得覆盖侧壁SW的侧壁的绝缘膜HM的厚度的后退量小于沿着绝缘膜LF的上表面延伸的绝缘膜HM的后退量。在完成回蚀步骤之后，覆盖侧壁SW的侧壁的绝缘膜HM的膜厚度大于沿着绝缘膜LF的上表面延伸的绝缘膜HM的膜厚度。
在回蚀绝缘膜LF同时防止其露出的原因是由于防止通过过量的回蚀去除绝缘膜LF。如果去除了绝缘膜LF，则绝缘膜LF不能在稍后执行的接触孔(参照图13)的形成步骤期间用作蚀刻停止膜。
然而，这里期望使得绝缘膜HM的上表面通过上述回蚀步骤后退而不露出绝缘膜LF的上表面，从而降低覆盖开口部OP的侧壁的绝缘膜IF1的上表面。这使得可以降低将在稍后步骤中形成在沟槽部TP中的空间的上部的封闭部分。
通过该回蚀步骤，绝缘膜仅保留在沿着开口部OP和沟槽部TP的相应侧壁的位置处。元件隔离区域EI的屋檐状底面突出也被绝缘膜IF覆盖。
如此回蚀的绝缘膜IF1在其边角部分处被圆化。具体来说，作为与开口部OP的侧壁连续的绝缘膜IF1的上表面与位于开口部OP的中心部分的侧面上的绝缘膜IF1的侧壁之间的边界的边角部分被干蚀刻，以使其圆化。因此，边角部分具有弯曲的界面，其具有大半径。该边角部分具有温和的曲线，因为氧化硅膜通过回蚀的整修量变得较大。因此，绝缘膜IF的上部处的边角部分的整修表示：彼此相对的与开口部OP的侧壁连续的相应绝缘膜IF1之间的距离变得最小的位置被降低到沟槽部TP的底面侧。
接下来，如图10所示，绝缘膜IF2形成在半导体衬底SB上和沟槽部TP内。这里，由氧化硅膜制成的绝缘膜IF2通过等离子体增强化学气相沉积(PECVD)形成在绝缘膜IF1上。绝缘膜IF2经由绝缘膜IF1覆盖开口部OP的侧壁和沟槽部TP的侧壁。这表示绝缘膜IF2覆盖绝缘膜IF1位于与沟槽部TP的侧壁相对的侧面上的侧壁。此外，绝缘膜IF2覆盖沟槽部TP的底面和绝缘膜HM的上表面，并且与沟槽部TP的底面和绝缘膜HM直接接触。
例如，使用包含正硅酸乙酯(TEOS)气体的气体，通过PECVD形成由氧化硅膜制成的绝缘膜IF2。使用包含TEOS气体的气体通过PECVD形成的氧化硅膜被称为“PTEOS膜”。
由氧化硅膜制成的绝缘膜IF2还可以通过使用包含硅烷(SiH4)气体代替TEOS气体的气体的PECVD来形成。通过使用包含SiH4气体的气体的PECVD形成的氧化硅膜被称为“P-SiO膜”。
作为绝缘膜IF2的材料，可以使用IF2、NSG(非掺杂硅酸盐玻璃)、PSG或BPSG以及PTEOS膜和P-SiO膜。当使用PSG或BPSG时，这些材料中的P(磷)含量减小以降低绝缘膜IF2的阶梯覆盖和流动性。这表示当PSG或BPSG被用于绝缘膜IF1和IF2的每一个时，绝缘膜IF1中的P(磷)含量大于绝缘膜IF2中的P(磷)含量。这些材料的阶梯覆盖和流动性以以下顺序变大：NSG、PSG和BPSG。由PTEOS、P-SiO、NSG、PSG或BPSG制成的膜可以称为“PTEOS膜等”。
PTEOS膜等的阶梯覆盖低于由O3TEOS膜制成的绝缘膜IF1的阶梯覆盖。PTEOS膜等的流动性低于O3TEOS膜的流动性。这表示绝缘膜IF2具有这些特性作为低等膜性能和覆盖。当具有侧壁和上表面的层被绝缘膜IF2覆盖时，形成在侧壁上的绝缘膜IF2的膜厚度小于形成在上表面上的绝缘膜IF2的膜厚度。具体地，沿着侧壁延伸的绝缘膜IF2的膜厚度在底侧较小且在上侧较大。
因此，在形成在特定层的侧壁上的绝缘膜IF2与覆盖特定层的上表面的绝缘膜IF2之间存在膜厚度的相对较大的差异。换句话说，覆盖特定层的上表面的绝缘膜IF2的膜厚度与形成在特定层的侧壁上的绝缘膜IF2的膜厚度的比率相对较大。当比较绝缘膜IF1和绝缘膜IF2时，绝缘膜HM上的绝缘膜IF1的膜厚度与形成在沟槽部TP的侧壁上的绝缘膜IF1的膜厚度的比率小于位于绝缘膜HM上的绝缘膜IF2的膜厚度与形成在沟槽部TP的侧壁上的绝缘膜IF2的膜厚度的比率。
越接近开口部OP的开口端，形成在开口部分OP的侧面和沟槽部TP的侧面上的绝缘膜IF2的膜厚度越大。
换句话说，形成在开口部OP的侧面上的绝缘膜IF2的膜厚度大于形成在沟槽部TP的上部的侧面上的绝缘膜IF2的膜厚度，并且形成在沟槽部TP的上部的侧面上的绝缘膜IF2的膜厚度大于形成在沟槽部TP的底部的侧面上的绝缘膜IF2的膜厚度。越接近开口部OP的开口端，形成在开口部OP的两个侧面上以及沟槽部TP的两个侧面上的相应绝缘膜IF2之间的距离越短。当绝缘膜IF2由PTEOS膜等制成时，这种效应增强。
更具体地，如图10所示，形成在沟槽部TP的侧面上的绝缘膜IF2的膜厚度小于形成在开口部OP的侧面上的绝缘膜IF2的膜厚度。形成在沟槽部TP的两个侧面上的相应绝缘膜IF2之间的距离可以大于形成在开口部OP的两个侧面上的相应绝缘膜IF2之间的距离。
优选地，在形成绝缘膜IF2的步骤中，绝缘膜IF2被形成为在平面图中的任何位置处不封闭沟槽部TP。这使得可以用将在稍后参照图11描述的步骤中形成的绝缘膜IF3来封闭沟槽部TP。然而，在形成绝缘膜IF2的步骤中，可以通过在沟槽部TP正上方封闭绝缘膜IF2来在沟槽部TP中形成空间。
例如，将要形成在开口部OP的侧面上的绝缘膜IF2的膜厚度可以被设置为例如250nm。如上所述，假设沟槽部TP的宽度被设置为例如1μm且将要形成在沟槽部TP的侧面上的绝缘膜IF1的膜厚度被设置为例如100nm，则将要形成在开口部OP的两个侧面上的相应绝缘膜IF2之间的距离可以被设置为例如300nm。
即使形成绝缘膜IF2，沟槽部TP也不完全被其填充。覆盖沟槽部TP的一个侧壁的绝缘膜IF2不与覆盖另一侧壁(与上述侧壁相对的侧壁)的绝缘膜IF2接触。然而，覆盖开口部OP的一个侧壁的绝缘膜IF2可以与覆盖另一侧壁(与上述侧壁相对的侧壁)接触。这意味着绝缘膜IF2可以在沟槽部TP正上方封闭。即使绝缘膜IF2封闭，封闭位置的上表面相对于其他区域中的绝缘膜IF2的上表面凹陷。因此，需要以以下方式形成填充凹部的绝缘膜IF3，以形成具有平坦上表面的层间绝缘膜。
接下来，如图11所示，绝缘膜IF3形成在半导体衬底SB上、沟槽部TP内以及绝缘膜IF2上。在该步骤中，由氧化硅膜制成的绝缘膜IF3通过使用包含臭氧(O3)气体和正硅酸乙酯(TEOS)气体的气体CVD形成在绝缘膜IF2上。此外，沟槽部TP被绝缘膜IF3封闭，同时在沟槽部TP中留下空间SP。由于如此形成的空间SP，即使形成了绝缘膜IF3，沟槽部TP也不会完全被填满。
优选地，由氧化硅膜制成的绝缘膜IF3可以通过使用准大气压CVD作为包含O3气体和TEOS气体的CVD来形成。通过准标准压力CVD形成膜时的压力小于大气压(其是通过标准压力CVD形成膜时的压力)，同时大于作为通过降压CVD形成膜时的压力的约13至390Pa。例如，因此，压力大于390Pa且小于0.1MPa。
类似于绝缘膜IF1，通过使用包含O3气体和TEOS气体的气体的CVD形成的氧化硅膜被称为“O3TEOS膜”。该O3TEOS膜具有良好的阶梯覆盖和良好的流动性。这意味着O3TEOS膜具有的阶梯覆盖大于PTEOS膜等的阶梯覆盖，并且O3TEOS膜具有的流动性高于PTEOS膜等的流动性。简而言之，绝缘膜IF3具有高于绝缘膜IF2的流动性和阶梯覆盖。
因此，形成在开口部OP的侧面上的绝缘膜IF3的膜厚度基本等于形成在沟槽部TP的侧面上的绝缘膜IF3的膜厚度。因此，通过在沟槽部TP的侧面上形成由O3TEOS膜制成的绝缘膜IF3，沟槽部TP被封闭同时在沟槽部TP中留下空间SP。
沟槽部TP中留下的空间SP的上端的位置被称为“封闭位置CP”。在其侧面上具有诸如扇贝的不规则形状的沟槽部TP可以通过绝缘膜IF1用良好的平坦性覆盖，同时空间SP可以通过利用绝缘膜IF2和IF3封闭沟槽部TP来在沟槽部TP中保持可靠性。形成在绝缘膜HM上的绝缘膜IF2的平坦上表面上的绝缘膜IF3的膜厚度可以被设置为例如700nm。
接下来，如图12所示，绝缘膜IF3的上表面被平坦化。通过使用CMP等，通过抛光绝缘膜IF3的上表面来执行平坦化。图12示出了仅通过抛光绝缘膜IF3不露出绝缘膜IF2的结构。然而，可以通过抛光并露出绝缘膜IF2的表面来平坦化绝缘膜IF2和IF3的相应上表面。然而，在该抛光步骤中，不露出空间SP。
接下来，如图13所示，绝缘膜IF4形成在绝缘膜IF3上。以下可以将由绝缘膜IF1、IF2、IF3和IF4组成的堆叠绝缘膜称为“层间绝缘膜”。由氧化硅膜制成的绝缘膜IF4可以通过使用包含正硅酸乙酯(TEOS)气体的气体的PECVD来形成。类似于绝缘膜IF2，通过使用包含TEOS气体的气体的PECVD形成的这种氧化硅膜被称为“PTEOS膜”。
由氧化硅膜制成的绝缘膜IF4还可以通过使用包含代替TEOS气体的硅烷(SiH4)气体的气体的PECVD来形成。类似于绝缘膜IF2，通过使用包含SiH4气体的气体的PECVD形成的这种氧化硅膜被称为“P-SiO膜”。绝缘膜IF4具有例如100nm的膜厚度。
因此，如图13所示，可以形成DTI结构(元件隔离区域)DS。本实施例的DTI结构DS在半导体衬底SB的主面中包括沟槽部TP，其具有的深度大于元件隔离区域EI、形成在沟槽部TP中的绝缘膜和空间SP的深度。这表示DTI结构DS在沟槽部TP中设置有绝缘膜IF1、IF2和IF3。在本实施例中，绝缘膜IF4形成为层间绝缘膜的一部分，但是当可以确保绝缘膜IF3的上表面的平坦度时，不总是需要绝缘膜IF4。
接下来，如图14所示，通过光刻和干蚀刻形成穿过绝缘膜IF4、IF3、IF2、IF1、HM和LF的多个接触孔(通孔)CH。当通过参照图12描述的抛光步骤从绝缘膜IF3中露出绝缘膜IF2时，可以在绝缘膜IF2与绝缘膜IF4的界面处开放接触孔CH。这表示接触孔CH不与绝缘膜IF3连续的情况或者接触孔CH不穿过绝缘膜IF3的情况。
从接触孔CH的底部中露出源极和漏极区域SD的上表面上的硅化物层(未示出)的上表面。从这里未示出的区域中的接触孔CH的底部中露出每个栅电极GE1和GE2的上表面上的硅化物层(未示出)的上表面。
在用于形成接触孔CH的干蚀刻步骤中，绝缘膜(内衬膜)LF被用作蚀刻停止膜。这使得可以在干蚀刻中防止蚀刻量过量或不足。简而言之，可以利用增强的精度来执行蚀刻。
接下来，如图15所示，在接触孔CH中形成接触插塞PG。例如，在通过CVD在层间绝缘膜上和接触孔CH内形成由氮化钛膜制成的阻挡膜之后，由钨膜制成的导电膜通过CVD形成在阻挡膜上以填充接触孔CH。然后，通过CMP或回蚀去除层间绝缘膜上方的导体膜和阻挡膜的不需要部分。以这种方式，包括例如由钨膜制成的导电膜的接触插塞PG可以形成在接触孔CH内。
多个接触插塞PG中的一些经由硅化物层电耦合至MISFET Q1或Q2的源极和漏极区域SD。一些其他接触插塞PG在这里未示出的位置处经由硅化物层电耦合至栅电极GE1或GE2。
接下来，如图16所示，层间绝缘膜IL1和例如主要由铝(Al)合金膜组成内的第一层布线M1形成在层间绝缘膜上。在该步骤中，由氧化硅膜等制成的层间绝缘膜IL1例如通过CVD形成在包括绝缘膜IF3和IF4的层间绝缘膜上。然后，使用光刻和蚀刻形成穿过层间绝缘膜IL1的多个布线沟槽。从这些布线沟槽的底部中露出接触插塞PG的上表面。
然后，布线沟槽完全填充有顺序形成在层间绝缘膜IL1上方的阻挡导体膜和主导体膜(例如，铝合金膜)。然后，使用CMP等去除层间绝缘膜IL1上的阻挡导体膜和主导体膜的过量部分，以形成填充每个布线沟槽的由阻挡导体膜和主导体膜组成的布线M1。布线M1电耦合至接触插塞PG。层间绝缘膜IL1和布线M1配置第一布线层。
尽管未示出，但在形成由第一层布线M1上的多个布线层组成的堆叠布线层之后，半导体晶圆被划分为个体。因此，多个半导体芯片CHP被形成为本实施例的半导体器件。
图17是如此形成的半导体芯片CHP的平面图。如图17所示，半导体芯片CHP例如具有半导体衬底SB、输出驱动器部分HV和逻辑部分LG。输出驱动器部分HV是包括形成在半导体衬底SB上的高击穿电压MISFET且例如具有图7和图16所示多个元件区域1A的部分。
换句话说，图7所示的结构例如包括输出驱动器部分HV。输出驱动器部分HV设置有多个元件区域1A，并且元件区域1A均被沟槽部TP环绕。逻辑部分LG是包括形成在半导体衬底SB上的低击穿电压CMIS(互补金属绝缘体半导体)晶体管等的部分，并且其对应于图16所示的元件区域1C。图7所示的沟槽部TP在平面图中具有封闭结构，使得DTI结构DS(参照图16)也具有类似的封闭结构。具有封闭结构的DTI结构DS在其内侧具有一个或多个半导体元件(例如，图16所示的MISFET Q1)。
在平面图中，半导体衬底SB在其主面上具有并排布置的多个输出驱动器部分HV，并且逻辑部分LG与输出驱动器部分HV隔离。输出驱动器部分HV中的元件区域1A(参照图16)与逻辑部分LG中的元件区域1C(参照图16)之间具有DTI结构DS(参照图16)。
如图16所示，沟槽部TP和开口部OP其中具有绝缘膜IF1，但是绝缘膜HM其上不具有绝缘膜IF1。绝缘膜HM上以及沟槽部TP中具有绝缘膜IF2和IF3。沟槽部TP被包括绝缘膜IF1-IF3的堆叠绝缘膜封闭，同时留下空间SP。这表示沟槽部TP没有完全填充有堆叠绝缘膜，并且沟槽部TP中具有空间SP。
经由在沟槽部TP的侧壁上顺序堆叠的绝缘膜IF1、IF2和IF3来形成空间SP。换句话说，空间SP和沟槽部TP的侧壁之间具有从沟槽部TP的侧壁开始顺序堆叠的绝缘膜IF1、IF2和IF3。
由于绝缘膜IF1具有良好的覆盖和高流动性，所以覆盖沟槽部TP的侧壁的膜的厚度基本上在任何高度位置处都相等。另一方面，绝缘膜IF2在覆盖和流动性方面较差，使得覆盖沟槽部TP的上部的绝缘膜IF2的厚度大于覆盖沟槽部TP的侧壁的下部的绝缘膜IF2的厚度。
当沟槽部TP的侧壁具有第一区域和第二区域时，第一区域存在于下侧，而第二区域存在于第一区域上方，它们均被绝缘膜IF1、IF2和IF3覆盖。覆盖第二区域的绝缘膜IF1的膜厚度与覆盖第一区域的绝缘膜IF1的膜厚度的比率小于覆盖第二区域的绝缘膜IF2的膜厚度与覆盖第一区域的绝缘膜IF2的膜厚度的比率。覆盖第二区域的绝缘膜IF3的膜厚度与覆盖第一区域的绝缘膜IF3的膜厚度的比率小于覆盖第二区域的绝缘膜IF2的膜厚度与覆盖第一区域的绝缘膜IF2的膜厚度的比率。
环绕空间SP并与空间SP直接接触的绝缘膜IF3不与绝缘膜IF1和HM中的每一个直接接触。包括空间SP的表面的绝缘膜IF3与绝缘膜IF1或绝缘膜HM之间具有绝缘膜IF2。
与利用绝缘膜填充沟槽部TP相比，可以通过在沟槽部TP中形成空间SP来增强元件隔离性能。这表示由DTI结构DS隔离的元件之间的泄露电流可以降低，并且可以增加击穿电压，同时可以释放与沟槽部连续的位置处的场强度。如在本实施例中，当在逻辑部分LG(参照图17)中形成击穿电压高于用于切换等的低击穿电压MISFET的击穿电压的MISFET时，可以通过减少被DTI结构DS隔离的高击穿电压MISFET的泄露电流来获得强大优势，增强击穿电压并且释放与沟槽部TP连续的位置处的场强度。
此外，通过在沟槽部TP中形成空间SP，可以抑制来自相邻元件的电场干扰耗尽层的延伸的动作，即反向场板效应，从而增强了隔离击穿电压。此外，可以通过在沟槽部TP中形成空间SP来减少沟槽部TP中的应力，因此可以抑制由于应力而引起的晶体缺陷的生成。
优选地，在平面图中，在与元件隔离区域EI重叠的区域中存在沟槽部TP。这使得可以释放沟槽部TP的上部上的应力集中，从而进一步抑制晶体缺陷的生成。
<封闭位置>
接下来，将基于与根据比较示例的半导体器件的制造方法的比较来进行关于在封闭沟槽部的同时在沟槽部中留下空间的空间封闭位置的描述。图19和图20是比较示例的半导体器件在其制造步骤期间的截面图。
在根据比较示例的半导体器件的制造方法中，首先，如图19所示执行参照图1至图8描述的步骤。通过这些步骤，可以在沟槽部TP中形成具有高流动性的绝缘膜IF1以覆盖形成在沟槽部TP的侧壁上的不规则形状，从而平坦化沟槽部TP的表面。然后，执行参照图10描述的绝缘膜IF2的形成，而不执行参照图9描述的回蚀步骤。
换句话说，在形成具有良好阶梯覆盖并由此具有高覆盖性能的绝缘膜IF1之后，在绝缘膜IF1上以及在沟槽部TP中沉积阶梯覆盖和覆盖性能方面劣于绝缘膜IF1的绝缘膜IF2。不同于本实施例(参照图10)，在比较示例中，绝缘膜HM和绝缘膜IF2的上表面彼此不连续。这表示绝缘膜HM和绝缘膜IF2的上表面之间具有绝缘膜IF1。比较示例的MISFET Q1和Q2在其上部处被绝缘膜IF1覆盖。
接下来，如图20所示，执行与上面参照图11描述的类似步骤，以沉积绝缘膜IF3并在沟槽部TP中形成空间SPA。随后的步骤类似于参照图12至图17所述来执行，以形成比较示例的半导体器件。
在参照图19描述的步骤中形成的绝缘膜IF2由PTEOS膜制成。PTEOS膜在阶梯覆盖方面较差，且PTEOS膜在流动性方面较差。在这种情况下，越接近开口部OP的开放端，形成在开口部OP的侧表面和沟槽部TP的侧表面上的绝缘膜IF2的厚度越大。
换句话说，形成在开口部OP的侧表面上的绝缘膜IF2的厚度大于形成在沟槽部TP的侧表面的上部上的绝缘膜IF2的厚度，同时形成在沟槽部TP的侧表面的上部上的绝缘膜IF2的厚度大于形成在沟槽部TP的侧表面的底部上的绝缘膜IF2的厚度。
在绝缘膜IF2的形成期间，配置绝缘膜IF2的氧化硅膜在从位于绝缘膜IF2下方的绝缘膜IF1的边角部分的对角向上方向上沉积得更多。绝缘膜IF1的边角部分是开口部OP正上方的绝缘膜IF1的上表面的端部。更具体地，绝缘膜IF1的边角部分是绝缘膜HM上的绝缘膜IF1的上表面与沿着开口部OP的侧壁形成的绝缘膜IF1的侧壁之间的边界部分。被沉积以封闭沟槽部TP的绝缘膜IF2的最大膜厚度部分在朝向开口部OP的中心正上方的位置的对角向上方向上形成，其中边角部分作为沉积绝缘膜IF2的步骤中的基础点。
然后，当如图20所示形成绝缘膜IF3时，覆盖开口部OP的彼此相对的侧壁的绝缘膜IF3在分别从开口部OP的彼此相对的侧壁开始的对角向上方向上形成较厚的绝缘膜IF2相互接近的位置附近相互接触。因此，沟槽部TP被封闭。因此，在使绝缘膜IF3相互接触的位置处，即在封闭位置CPA正下方的沟槽部TP中，空间SPA形成在沟槽部TP中。
难以通过控制绝缘膜IF2的生长方向来降低空间SPA的封闭位置CPA的高度，使得空间SPA的封闭位置CPA的位置可以高于期望的位置。在比较示例中，封闭位置CPA位于半导体衬底SB的主面以及每个元件隔离区域EI的上表面的上方。覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2最接近沟槽部TP正上方的位置位于半导体衬底SB的主面以及每个元件隔离区域EI的上表面的上方。
当空间SPA的封闭位置CPA高于期望位置时，例如，在形成绝缘膜IF2之后参照图12描述的抛光步骤使得绝缘膜IF3的上表面的高度位置低于空间SPA的封闭位置CPA，导致从绝缘膜IF3的表面露出空间SPA。在这种情况下，存在抛光浆进入空间SPA或者在抛光之后执行的清洗步骤期间清洗液体进入空间SPA的可能性。然后，进入空间SPA的浆或清洗液体可从空间SPA中吹出，导致前述问题的发生。因此，如此得到的半导体器件可具有缺陷形状并具有劣化的性能。
为了防止这种劣化，考虑高封闭位置CPA，在抛光和平坦化步骤中需要减少包括绝缘膜IF2和IF3的绝缘膜的上表面的后退量。换句话说，包括绝缘膜IF2和IF3的层间绝缘膜应该较厚以防止空间SPA的露出。在这种情况下，由于在绝缘膜IF3的表面的平坦化之后绝缘膜IF3的上表面的高度位置的增加，穿过绝缘膜IF2和IF3并到达例如源极和漏极区域SD的接触孔的纵横比、深度:宽度比变得极其高。
在这种情况下，由于精确地形成接触孔和接触插塞的难度，会发生接触插塞与半导体元件之间的耦合电阻的变化。
此外，在形成接触孔的步骤中，由于厚层间绝缘膜，利用作为蚀刻掩模的由光刻胶膜制成的光刻胶图案的干蚀刻要求长时间蚀刻。在这种情况下，光刻胶图案的开口部附近的光刻胶膜被蚀刻较多，并且从而露出的光刻胶图案正下方的层间膜被蚀刻，使得具有不规则平面形状的接触孔加宽。在所得到的接触孔正下方露出基本没有露出的栅电极GE1等，引起源极和漏极区域SD与栅电极GE1之间的短路。因此，半导体器件不正常地操作。
此外，在形成具有高纵横比的接触孔中，难以打开接触孔，直到其到达半导体衬底的主面并且完全地填满，即使接触孔的底部具有配置接触插塞的金属膜。简而言之，接触孔和接触插塞的缺陷形成会阻碍接触插塞与MISFET Q1或Q2之间的耦合，从而阻碍半导体器件的正常操作。因此，如此获得的半导体器件具有劣化的性能。
为了防止接触孔CH的这种缺陷形成，需要改变设计并增加接触孔CH和接触插塞PG的直径，从而降低接触孔CH和接触插塞PG的纵横比。然而，在这种情况下，被接触插塞PG占用的面积增加，使得难以提供缩小尺寸的半导体器件。因此，半导体器件不可避免地具有劣化的性能。
在比较示例中，在形成绝缘膜IF2的步骤紧前，在沟槽部TP中露出的表面中，绝缘膜IF1被形成以平坦化沟槽部TP的侧壁的不规则形状，但是用绝缘膜IF1覆盖沟槽部TP的底面增加了底面的高度。在形成绝缘膜IF1之后，形成绝缘膜IF2和IF3以形成空间SPA，使得空间SPA的底部的位置增加。因此，空间SPA的形成深度的降低导致绝缘性能的劣化，这将通过形成绝缘特性高于深于用元件隔离区域EI填充的隔离沟槽的沟槽部TP中的绝缘膜的绝缘特性的空间SPA来实现。简而言之，如此得到的半导体器件具有劣化的性能。
作为防止空间SPA的形成深度的减小的措施，可以考虑形成具有较大深度的沟槽部TP。然而，在这种情况下，沟槽部TP的开口宽度应该加宽，以防止沟槽部TP的纵横比的增加。这增加了被沟槽部TP和STI结构占用的面积，使得难以提供小型化的半导体芯片。因此，半导体器件具有劣化的性能。
<本实施例的主要特性和优势>
分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF3相互接触，并从而封闭的位置的高度通过分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2被封闭或相互接近的位置的高度来确定。分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2在对角向上方向上沉积，其中绝缘膜IF1的边角部分作为基础点，使得沟槽部TP上分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2被封闭或相互接近的位置的高度通过绝缘膜IF1的边角位置的高度来确定。
这表示沟槽部TP中的空间SP的顶部的高度，即封闭位置CP的高度可以通过减小图16所示绝缘膜IF1的边角部分的高度来降低。
在本实施例中，在形成绝缘膜IF1(参照图8)之后，如图9所示，通过执行回蚀去除绝缘膜HM上的绝缘膜IF1以及绝缘膜HM的上表面的一部分。这使得绝缘膜IF1的上表面的整体后退到半导体衬底SB的主面的一侧，使得绝缘膜IF1的边角部分降低。此外，绝缘膜IF1通过回蚀在其边角部分处圆化，使得在形成绝缘膜IF2的步骤中(参照图10)，在用作基础点的绝缘膜IF1的边角部分的位置(此处形成在沟槽部TP正上方彼此接近的绝缘膜IF2)中，即在分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF1最相互接近的位置中，发生进一步降低。
这表示在位于覆盖开口部OP的彼此相对的侧壁并在封闭位置CP附近相互接近的绝缘膜IF2下方的膜的基础点的位置中，发生降低。更具体地，基础点的位置的降低量是在参照图8描述的膜形成步骤期间形成在绝缘膜HM上的绝缘膜IF1的整个膜厚度、在参照图9描述的回蚀步骤中去除的绝缘膜HM的厚度以及绝缘膜IF的边角部分由于在回蚀步骤中的圆化而引起的降低量的总距离。
在本实施例中，通过回蚀步骤去除的绝缘膜IF1的整个膜厚度为200nm，并且通过在回蚀步骤中去除绝缘膜IF1之后顺序执行的过蚀刻去除的绝缘膜HM的厚度例如为100nm。覆盖开口部OP的侧壁的绝缘膜IF1的边角部分可能被回蚀修整。因此，本实施例中的基础点的位置的降低量为300nm加上通过其修整降低的边角部分的距离。
通过降低基础点的位置，分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2相互接近的位置在参照图10描述的膜形成步骤中降低。这使得沟槽部TP在绝缘膜IF3的随后形成(参照图11)期间封闭的位置降低，即降低了空间SP的顶部处的封闭位置CP的高度。因此，在参照图12描述的后续抛光步骤中，可以防止通过抛光从绝缘膜IF3的表面露出空间SP。
在本实施例中，由于封闭位置CP的高度被降低，所以封闭位置CP位于半导体衬底SB的主面以及元件隔离区域EI的相应上表面的下方。分别覆盖开口部OP的彼此相对的侧壁的绝缘膜IF2在沟槽部TP正上方相互最接近的位置位于半导体衬底SB的主面以及元件隔离区域EI的相应上表面的下方。封闭位置CP位于元件隔离区域EI的底面上方。
因此，通过降低空间SP的封闭位置CP的高度并防止从绝缘膜IF3的表面露出空间SP，可以防止用于抛光的浆或清洗液体进入空间SP并防止已经进入空间SP的浆或清洗液体从空间SP中吹出以生成前述问题。因此，可以防止半导体器件具有缺陷形状并具有改进的性能。
此外，为了防止空间SPA的曝光，不要求参照图12描述的抛光步骤中抛光量的降低。这表示包括绝缘膜IF2和IF3的层间绝缘膜的过量加厚变得不需要。包括绝缘膜IF2和IF3的层间绝缘膜可以具有减小的厚度。
这使得可以形成具有良好精度的接触孔和接触插塞，并且防止接触插塞与半导体元件之间的耦合电阻的变化。
由于层间绝缘膜可具有减小的厚度，所以可以防止在图14所示形成接触孔的步骤中用作蚀刻掩模的光刻胶图案被长时间的干蚀刻过量地蚀刻。可以良好的精度形成具有期望开口形状的接触孔CH，使得可以防止平面图中接触孔CH的异常加宽。这使得可以防止半导体元件中或者半导体元件之间经由图16所示接触插塞PG的短路。
此外，由于层间绝缘膜可具有减小的厚度，所以即使当接触孔CH和接触插塞PG具有减小的直径时，也可以防止接触孔CH和接触插塞PG的形成失败，这种形成失败将由于接触孔CH和接触插塞PG的纵横比的过量增加而发生。具有小直径的接触孔CH和接触插塞PG能够实现半导体芯片的小型化。因此，半导体器件可具有改进的性能。
在本实施例中，在用绝缘膜IF1覆盖沟槽部TP的底面(参照图8)之后，通过参照图9描述的回蚀步骤去除覆盖沟槽部TP的底面的绝缘膜IF1，以露出沟槽部TP的底面。这使得可以防止由于绝缘膜IF1的形成而引起的在沟槽部TP中露出的表面中的底面的高度增加。
通过从沟槽部TP的底部去除绝缘膜IF1，在形成绝缘膜IF1之后形成绝缘膜IF2和IF3以形成空间SP时，空间SP的底部的深度变得低于上述比例示例(其中，形成绝缘膜IF2和IF3，同时用绝缘膜IF1覆盖沟槽部TP的底面)中的高度。这增加了空间SP的形成深度，并且通过空间SP的形成改进了可用的绝缘性能。简而言之，如此得到的半导体器件可具有改进的性能。
此外，不要求沟槽部TP具有进一步的深度以防止空间SPA的形成深度的减小。换句话说，不需要用于防止沟槽部TP的纵横比增加(这将通过沟槽部TP的深度的进一步增加而引起)的沟槽部TP的开口宽度的加宽。因此，可以防止被沟槽部TP和DTI结构DS占用的面积的增加。不形成过深的沟槽部TP，可以通过DTI结构的形成实现足够的绝缘性能，使得可以同时实现元件隔离特性的改进和半导体芯片的小型化。如此得到的半导体器件可具有改进的性能。
基于实施例具体描述了发明人做出的本发明。然后，本发明不限于实施例或者不通过实施例来限制。不需要说，在不背离本发明的精神的情况下可以各种方式改变本发明。

Claims (15)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底的主面之上形成第一绝缘膜；
(c)处理所述第一绝缘膜以形成穿过所述第一绝缘膜的开口部；
(d)在所述半导体衬底的所述主面的位于所述开口部正下方的部分中形成沟槽部；
(e)在步骤(d)之后，形成第二绝缘膜，所述第二绝缘膜覆盖所述沟槽部的侧壁和底面以及所述第一绝缘膜的上表面；
(f)执行所述第二绝缘膜的上表面的回蚀，以露出所述第一绝缘膜的上表面；
(g)在步骤(f)之后，形成第三绝缘膜，所述第三绝缘膜覆盖所述沟槽部中的所述第二绝缘膜的上表面和所述第一绝缘膜的侧壁；以及
(h)形成第四绝缘膜，所述第四绝缘膜覆盖所述第三绝缘膜的上表面以在所述沟槽部中形成空间。
2.根据权利要求1所述的制造半导体器件的方法，
其中所述第一绝缘膜的上表面和所述第三绝缘膜的下表面彼此连续。
3.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(e)之后但在步骤(f)之前的所述第一绝缘膜之上的所述第二绝缘膜的厚度与沿着所述沟槽部的侧壁的所述第二绝缘膜的厚度的比小于在步骤(g)之后的所述第一绝缘膜之上的所述第三绝缘膜的厚度与沿着所述沟槽部的侧壁的所述第三绝缘膜的厚度的比。
4.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(f)中，通过所述回蚀使得所述第二绝缘膜的上表面和所述第一绝缘膜的上表面后退。
5.根据权利要求4所述的制造半导体器件的方法，还包括以下步骤：
(a1)在步骤(a)之后但在步骤(b)之前，在所述半导体衬底之上形成第五绝缘膜；以及
其中在步骤(f)之后，所述第五绝缘膜具有被所述第一绝缘膜覆盖的上表面。
6.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(a2)在步骤(a)之后但在步骤(b)之前，在所述半导体衬底之上形成半导体元件，
其中在步骤(b)中，所述第一绝缘膜覆盖所述半导体元件，
其中在步骤(e)中，所述第二绝缘膜覆盖所述半导体元件，并且
其中在步骤(f)中，通过所述第二绝缘膜的上表面的回蚀，从所述第二绝缘膜露出所述半导体元件。
7.根据权利要求6所述的制造半导体器件的方法，还包括以下步骤：
(i)抛光所述第四绝缘膜的上表面；
(j)在步骤(i)之后，形成穿过所述第四绝缘膜、所述第三绝缘膜和所述第一绝缘膜的耦合孔；以及
(k)在所述耦合孔中，形成电耦合至所述半导体元件的耦合部，
其中用所述第四绝缘膜覆盖所述空间。
8.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(f)中，执行所述第二绝缘膜的上表面的回蚀，以露出所述沟槽部的底面。
9.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(a3)在步骤(a)之后但在步骤(b)之前，在所述半导体衬底的所述主面中形成隔离沟槽，以在所述隔离沟槽中形成元件隔离区域，
其中在步骤(c)中，形成穿过所述元件隔离区域和所述第一绝缘膜的所述开口部。
10.一种半导体器件，包括：
半导体衬底；
第一绝缘膜，形成在所述半导体衬底之上；
开口部，从所述第一绝缘膜的上表面向下表面穿过所述第一绝缘膜；
沟槽部，形成在所述开口部正下方的所述半导体衬底的主面中；
第二绝缘膜，覆盖所述第一绝缘膜的侧壁和所述沟槽部的侧壁；
第三绝缘膜，与所述第一绝缘膜的上表面连续并覆盖所述第一绝缘膜的侧壁和所述沟槽部的侧壁和底面；
第四绝缘膜，形成在所述第三绝缘膜之上；以及
空间，形成在所述沟槽部中，并且在所述空间的上部处被所述第四绝缘膜覆盖。
11.根据权利要求10所述的半导体器件，
其中所述沟槽部的侧壁具有第一区域和位于所述第一区域之上的第二区域，并且
其中覆盖所述第二区域的所述第二绝缘膜的厚度与覆盖所述第一区域的所述第二绝缘膜的厚度的比小于覆盖所述第二区域的所述第三绝缘膜的厚度与覆盖所述第一区域的所述第三绝缘膜的厚度的比。
12.根据权利要求10所述的半导体器件，
其中所述沟槽部的底面和所述第三绝缘膜彼此连续。
13.根据权利要求10所述的半导体器件，
其中所述半导体衬底的主面和所述第一绝缘膜之间具有第五绝缘膜。
14.根据权利要求10所述的半导体器件，还包括：
半导体元件，形成在所述半导体衬底之上；
其中所述半导体元件被所述第二绝缘膜和所述第四绝缘膜覆盖，并且从所述第一绝缘膜中露出。
15.根据权利要求14所述的半导体器件，还包括：
耦合孔，穿过所述第四绝缘膜、所述第三绝缘膜和所述第一绝缘膜；以及
耦合部，形成在所述耦合孔中并且电耦合至所述半导体元件。
CN201710233508.XA 2016-04-14 2017-04-11 半导体器件及其制造方法 Pending CN107301971A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-080752 2016-04-14
JP2016080752A JP2017191858A (ja) 2016-04-14 2016-04-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN107301971A true CN107301971A (zh) 2017-10-27

Family

ID=60039000

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710233508.XA Pending CN107301971A (zh) 2016-04-14 2017-04-11 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US10109626B2 (zh)
JP (1) JP2017191858A (zh)
CN (1) CN107301971A (zh)
TW (1) TW201803013A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994420A (zh) * 2019-04-30 2019-07-09 上海华虹宏力半导体制造有限公司 一种深槽隔离结构的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102259601B1 (ko) 2019-04-26 2021-06-02 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
JP2024114493A (ja) * 2023-02-13 2024-08-23 東京エレクトロン株式会社 基板処理方法及び基板処理システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5729745B2 (ja) 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102057340B1 (ko) 2013-03-29 2019-12-19 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP6200818B2 (ja) * 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994420A (zh) * 2019-04-30 2019-07-09 上海华虹宏力半导体制造有限公司 一种深槽隔离结构的制造方法

Also Published As

Publication number Publication date
JP2017191858A (ja) 2017-10-19
US20170301669A1 (en) 2017-10-19
TW201803013A (zh) 2018-01-16
US10109626B2 (en) 2018-10-23

Similar Documents

Publication Publication Date Title
KR102472135B1 (ko) 집적회로 소자 및 그 제조 방법
JP4947931B2 (ja) 半導体装置
US6953726B2 (en) High-density split-gate FinFET
US9257437B2 (en) Semiconductor device and method of manufacturing the same
CN103915384B (zh) 半导体结构及其形成方法
US9190272B1 (en) Semiconductor device and method of fabricating the same
US10396205B2 (en) Integrated circuit device
TWI471980B (zh) 具有單相裝置及雙相裝置之半導體結構及其製造方法
KR101096483B1 (ko) 반도체 디바이스, 그 제조 방법, 및 데이터 처리 시스템
CN112117322B (zh) 半导体器件和制造半导体器件的方法
WO2018040865A1 (zh) Vdmos器件及其制造方法
JP2006344809A (ja) 半導体装置及びその製造方法
KR20140112773A (ko) 배선 구조물, 배선 구조물의 제조 방법 및 배선 구조물을 포함하는 반도체 장치의 제조 방법
KR20170137637A (ko) 반도체 장치 및 그 제조 방법
CN107301971A (zh) 半导体器件及其制造方法
JP2012028805A (ja) 半導体装置の製造方法
JP2009182114A (ja) 半導体装置およびその製造方法
JP2004128395A (ja) 半導体装置及び半導体装置の製造方法
KR20100055010A (ko) 수평형 디모스 트랜지스터 및 그의 제조 방법
US20110057264A1 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
KR20120085360A (ko) 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법
US20120318567A1 (en) Wiring structures
JP2008140805A (ja) 半導体装置
KR910009617B1 (ko) 반도체기억장치 및 그 제조방법
JP2005353657A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171027

WD01 Invention patent application deemed withdrawn after publication