KR20020050970A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 채널 스톱 이온 주입 공정없이 금속 배선의 레이아웃만을 조절함으로써 문턱전압을 높이는 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 활성 영역 및 비활성 영역으로 구분되는 반도체 기판에 있어서, 상기 반도체 기판 상의 비활성 영역에 필드산화막을 형성하는 단계와, 상기 필드산화막 상에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 필드 산화막 상에서 서로 분리되도록 패터닝하여 게이트를 형성하는 단계와, 상기 게이트를 마스크로 하여 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 게이트 상에 층간절연막을 소정 두께로 형성하는 단계와, 상기 게이트 상의 층간절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀을 따라 제 2 도전물질을 매립하여 필드산화막 상의 분리된 게이트를 서로 연결시켜주는 브릿지 금속을 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Semiconductor Device And Method for Fabricating The Same}
본 발명은 반도체 소자에 관한 것으로, 특히 채널 스톱 이온 주입 공정없이 금속 배선의 레이아웃만을 이용함으로써 문턱전압을 높이는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적인 반도체 MOS(Metal Oxide Semiconductor)소자에 있어서, 고집적화를 가능케하는 여러 기술 중에서도 비활성 영역(field 영역)을 최소화하기 위한 격리(Isolation)기술이 중요한 기술 중 하나이다.
하지만, 고집적 소자에 적합하도록 비활성 영역을 최소화하면, 트랜지스터의 문턱 전압이 감소되어, 상기 비활성 영역 아래에서의 누출 전류(leakage current)가 증가하게 되고 이로인해 이웃하는 활성 영역간의 절연 특성이 저하된다.
그러므로, 비활성 영역을 최소화할 때에는 누출 전류를 막기 위해 고농도의 채널 스톱 이온 주입(channel stopping implant)을 실시하여 트랜지스터의 문턱 전압을 높인다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A'를 절단한 단면도이고, 도 3a 내지 3e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
도 1 및 도 2를 참고로 하여 종래 기술에 따른 반도체 소자를 살펴보면, 통상 활성 영역과 비활성 영역으로 구분되는 반도체 기판(1)과, 상기 비활성 영역의반도체 기판(1)을 선택적으로 제거하여 형성된 트렌치와, 상기 트렌치 상부에서 고농도 불순물을 이온 주입함으로써 형성된 채널 스톱층(7)과, 상기 트렌치에 절연물질을 매립하여 형성된 필드산화막(9)과, 상기 필드 산화막(9)을 포함한 소정 부위에 형성된 게이트(10)와, 상기 게이트(10)를 이온 주입 마스크로 하여 형성된 소스/드레인 영역(미도시)과, 상기 게이트(10)를 포함한 전면에 형성된 층간절연막(11)과, 상기 층간절연막 상에서 상기 게이트 또는 소스/드레인 영역과 연결되는 금속 배선(미도시)으로 구성된다.
도 3a 내지 3e를 참고로 하여 상기 반도체 소자의 제조방법을 살펴보면 먼저, 도 3a에 도시된 바와 같이 실리콘 기판(1) 상에 열산화에 의해 제 1 산화막(2)을 형성하고, 상기 제 1 산화막(2) 상에 화학 기상 증착법(CVD;chemical vapor deposition)으로 질화막(3)을 형성한다.
다음, 상기 질화막(3) 상에 패터닝된 포토 레지스트를 도포하여 활성 영역이 될 부분을 블로킹하고, 상기 포토 레지스트를 마스크로 하여 상기 제 1 산화막(2) 및 질화막(3)을 선택적으로 제거하여 활성 영역과 비활성 영역을 정의한다.
이후에 상기 포토 레지스트를 떼어낸 후, 패터닝된 상기 제 1 산화막(2) 및 질화막(3)을 마스크로 하여 상기 실리콘 기판(1)을 이방성 식각하여서 트렌치(trench)(4)를 형성한다.
이어서, 도 3b에 도시된 바와 같이 상기 트렌치(4) 하부에 채널 스톱층(7)을 형성하기 위하여 기판(1)의 전면에 이온 주입을 실시한다.
상기와 같이 고농도의 불순물을 이온 주입하여 형성된 채널 스톱층(7)은 소스 영역과 드레인 영역의 접합간의 문턱전압을 높이는 역할을 한다.
이때, 상기 트렌치(4)의 측면 부위에는 이온 주입량이 충분하지 못하게 된다.
그리고, 도 3c에 도시된 바와 같이 상기 질화막(3) 및 트렌치(4) 내부에 산화실리콘을 CVD 방법으로 증착하여 충진산화물층(8)을 형성한다.
계속하여, 도 3d에 도시된 바와 같이 상기 충진산화물층(8)이 트렌치(4) 내부에만 남도록 화학기계연마(Chemical MechanicalPolishing : 이하, CMP라 칭함) 방법으로 평탄화시켜 필드산화막(9)을 형성한 후, 상기 질화막(3) 및 제 1 산화막(2)을 차례로 제거한다.
이 때, 상기 제 1 산화막(2) 제거시 상기 필드산화막(9)의 표면도 일부 제거되어 누설전류가 커지게 된다.
이후, 상기 필드 산화막을 포함한 소정 부위에 게이트산화막(미도시) 및 게이트를 차례로 형성하고, 상기 게이트(10)를 미스크로 하여 활성 영역에 소스/드레인 영역을 형성한다.
이어서, 도 3e에 도시된 바와 같이 상기 게이트(10)를 포함한 전면에 층간절연막(11)을 형성한다.
마지막으로 도시하지는 않았지만, 상기 층간절연막을 선택적으로 제거하여 소정의 게이트 또는 소스/드레인 영역이 드러나도록 형성된 콘택홀에 플러그를 형성하고, 상기 플러그와 연결되는 금속 배선을 형성하여 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자 및 그 제조방법은 다음과 같은 문제점이 있다.
즉, 반도체소자의 채널 스톱 이온주입 공정을 사용하여 소자를 분리하는 경우 누설전류의 발생량은 상당히 감소되나, 여전히 격리특성 향상에는 크게 도움이 되지 않는다.
특히, 트렌치 측면에는 이온 주입이 잘 되지 않는데, 이 부위를 따라 채널 스톱층과 소스/드레인 접합간에 문턱전류(threshold current)가 흐르게 되며, 브레이크 다운 전압(break down Voltage)에 열화를 발생시킨다.
상기 문제는 소자에 인가되는 전압이 높아지고 소자가 고집적화 됨에 따라 더욱 커진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 채널 스톱 이온 주입 공정 대신, 금속층을 적절히 레이아웃시킴으로써 문턱 전압을 높이는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 평면도.
도 2는 도 1의 A-A'를 절단한 단면도.
도 3a 내지 3e는 종래 기술에 따른 반도체 소자의 제조공정 단면도.
도 4는 본 발명에 따른 반도체 소자의 평면도.
도 5는 도 4의 B-B'를 절단한 단면도.
도 6a 내지 6e는 본 발명에 따른 반도체 소자의 제조공정 단면도.
*도면의 주요 부분에 대한 부호설명
101 : 반도체 기판 102 : 산화막
103 : 질화막 104 : 트렌치
108 : 충진산화물층 109 : 필드산화막
110 : 게이트 111 : 층간절연막
112 : 제 2 포토 레지스트 113 ; 콘택홀
114 : 브릿지 금속
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 활성 영역 및 비활성 영역으로 구분되는 반도체 기판에 있어서, 비활성 영역에 형성된 필드산화막과, 상기 필드산화막 상에서 분리되어 형성된 게이트와, 상기 게이트를 마스크로 하여 이온주입되어 형성된 소스/드레인 영역과, 상기 게이트를 포함한 전면에 소정의 두께로 형성되어 콘택홀을 갖는 층간절연막과, 상기 콘택홀을 통해 필드산화막 상의 분리된 게이트를 서로 연결시켜주는 브릿지 금속을 포함하여 구성되는 것을특징으로 한다.
상기 반도체 소자의 제조방법은 활성 영역 및 비활성 영역으로 구분되는 반도체 기판에 있어서, 상기 반도체 기판 상의 비활성 영역에 필드산화막을 형성하는 단계와, 상기 필드산화막 상에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 필드 산화막 상에서 서로 분리되도록 패터닝하여 게이트를 형성하는 단계와, 상기 게이트를 마스크로 하여 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 게이트 상에 층간절연막을 소정 두께로 형성하는 단계와, 상기 게이트 상의 층간절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀을 따라 제 2 도전물질을 매립하여 필드산화막 상의 분리된 게이트를 서로 연결시켜주는 브릿지 금속을 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 소자의 평면도이고, 도 5는 도 4의 B-B'를 절단한 단면도이고, 도 6a 내지 6e는 본 발명에 따른 반도체 소자의 제조공정 단면도이다.
도 4 및 도 5를 참고로 하여 본 발명에 따른 반도체 소자를 살펴보면, 활성 영역과 비활성 영역으로 구분되는 반도체 기판(101)과, 상기 비활성 영역의 반도체 기판(101)을 선택적으로 제거하여 형성된 트렌치와, 상기 트렌치에 절연물질을 매립하여 형성된 필드 산화막(109)과, 상기 필드 산화막(109) 상부에서 분리되어 일렬로 형성된 복수개의 게이트(110)와, 상기 게이트(110)를 이온 주입 마스크로 하여 형성된 소스/드레인 영역(미도시)과, 상기 게이트(110)를 포함한 전면에 두껍게 형성된 층간절연막(111)과,상기 게이트(110) 상부의 층간절연막(111)을 선택적으로 제거하여 형성된 콘택홀(113)과, 상기 콘택홀(113)에 매립되도록 형성되어 분리 형성된 필드산화막의 게이트를 연결시켜주는 브릿지 금속과, 상기 브릿지 금속과 동시에 형성되어 상기 게이트 또는 소스/드레인 영역과 연결되는 금속 배선(미도시)으로 구성된다.
도 6a 내지 6e를 참고로 하여 본 발명에 따른 반도체 소자의 제조방법을 살펴보면 우선, 도 6a에 도시된 바와 같이 활성 영역과 비활성 영역으로 구분된 반도체 기판(111) 상에 열산화 방식을 이용하여 산화막(102)을 형성하고, 상기 산화막(102) 상에 질화막(103)을 차례로 형성한다.
다음, 상기 질화막(103) 상에 포토 레지스트(미도시)를 도포하고 비활성 영역이 오픈되도록 패터닝한 뒤, 상기에서와 같이 패터닝된 포토 레지스트를 마스크로 하여 상기 산화막(102) 및 질화막(103)을 패터닝한다.
계속하여, 패터닝된 상기 산화막(102) 및 질화막(103)을 마스크로 하여 상기 실리콘 기판(11)을 이방성 식각하여서 트렌치(trench)(104)를 형성한다.
이후에 도 6b에 도시된 바와 같이 상기 트렌치(104)를 채우도록 충진산화물층(108)으로 매립하고, 도 6c에 도시된 바와 같이 CMP기술로 상기 충진산화물층(108) 표면을 평탄화시켜 필드산화막(109)을 형성한 후, 상기 질화막(103) 및 산화막(102)을 차례로 제거한다.
다음, 도 6d에 도시된 바와 같이 상기 필드산화막(109) 상에 도핑된 폴리실리콘층을 증착하고 게이트 마스크를 씌우고 노광한 뒤, 식각 장비를 이용하여 노광된 폴리실리콘층을 선택적으로 제거하여 게이트(110)를 형성한다.
이 때, 상기 필드산화막(109) 상의 게이트는 중간 지점이 두 부분으로 분리되도록 형성한다.
상기 게이트 형성 후에는 상기 게이트를 마스크로 하여 활성 영역에 소스/드레인 영역을 형성한다.
이어서, 상기 게이트(110) 상에 HLD(High temperature Low pressure Dielectric) 또는 BPSG(Boro Phospho Silicate Glass) 등의 ILD(Inter Layer Dielectric)를 적층하여 소정의 두께로 층간절연막(111)을 형성하고, 표면을 평탄화하기 위하여 화학·기계적 연마(CMP, chemicalmechanical polishing) 공정을 적용한다.
그리고, 상기 층간절연막(111) 상에 패터닝된 제 2 포토 레지스트(112)를 형성하고, 상기 제 2 포토 레지스트(112)를 마스크로 하여 제 1 콘택홀(113) 및 제 2 콘택홀을 동시에 형성한다.
이 때, 상기 제 1 콘택홀(113)은 필드산화막(109) 상의 분리된 게이트(110) 각각의 상부에 형성되며, 제 2 콘택홀은 게이트 또는 소스/드레인 영역과 이후 형성될 금속 배선을 연결될 위치에 형성한다.
다음, 상기 제 1 ,제 2 콘택홀을 매립하도록 상기 층간절연막(111) 상에 도전 물질을 도포한 뒤, 포토 및 식각 공정을 이용하여 금속 배선(미도시) 및 브릿지 금속(114)을 형성한다.
이 때, 상기 브릿지 금속(114)은 필드 산화막 상의 분리된 게이트를 연결시켜주는 것으로, 층간절연막(111)의 두께로 인하여 게이트와 브릿지 금속의 탑(top)간의 높이 차가 생겨 문턱전압이 높아진다.
상기와 같은 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 금속을 적당히 배치하는 것만으로 고전계의 문턱전압을 구현함으로써 고집적 반도체 소자의 특성을 향상시킨다.
둘째, 공정이 복잡한 채널 스톱 이온 주입 공정을 하는 대신 금속의 레이아웃만을 조절하므로 공정이 단순해지고, 공정 단가가 낮추어진다.
셋째, 채널 스톱 이온 주입 공정을 하지 않음으로써 기존에 채널 스톱 이온 주입 공정시 발생했던 전류 누출 문제 및 브레이크 다운으로 인한 열화 문제가 해결된다.

Claims (8)

  1. 활성 영역 및 비활성 영역으로 구분되는 반도체 기판에 있어서,
    비활성 영역에 형성된 필드산화막;
    상기 필드산화막 상에서 분리되어 형성된 게이트;
    상기 게이트를 마스크로 하여 이온주입되어 형성된 소스/드레인 영역;
    상기 게이트를 포함한 전면에 소정의 두께로 형성되어 콘택홀을 갖는 층간절연막;
    상기 콘택홀을 통해 필드사화막 상의 분리된 게이트를 서로 연결시켜주는 브릿지 금속을 포함하여 구성되는 것을 특징으로 반도체 소자.
  2. 제 1 항에 있어서, 상기 층간절연막 상에 상기 브릿지 금속과 동시에 형성되어 상기 게이트 또는 소스/드레인 영역과 연결되는 금속 배선을 더 포함하는 것을 특징으로 반도체 소자.
  3. 제 1 항에 있어서, 상기 층간절연막은 HLD(High temperature Low pressure Dielectric), BPSG(Boro Phospho Silicate Glass) 또는 HLD와 BPSG의 적층막 중 어느 하나인 것을 특징으로 반도체 소자.
  4. 제 1 항에 있어서, 상기 층간절연막의 두께에 의한 상기 게이트와 브릿지 금속 탑(top)과의 높이차로 인해 문턱전압이 높아지는 것을 특징으로 반도체 소자.
  5. 활성 영역 및 비활성 영역으로 구분되는 반도체 기판에 있어서,
    상기 반도체 기판 상의 비활성 영역에 필드산화막을 형성하는 단계;
    상기 필드산화막 상에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층을 필드 산화막 상에서 서로 분리되도록 패터닝하여 게이트를 형성하는 단계;
    상기 게이트를 마스크로 하여 이온주입하여 소스/드레인 영역을 형성하는 단계;
    상기 게이트 상에 층간절연막을 소정 두께로 형성하는 단계;
    상기 게이트 상의 층간절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 따라 제 2 도전물질을 매립하여 필드산화막 상의 분리된 게이트를 서로 연결시켜주는 브릿지 금속을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 콘택홀과 동시에 상기 게이트 또는 소스/드레인 영역이 드러나도록 제 2 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 제 2 콘택홀에 제 2 도전물질을 매립하여 상기 게이트 또는 소스/드레인 영역과 연결되는 금속 배선을 더 형성하는 것을 특징으로 반도체 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 반도체 기판 상의 비활성 영역에 필드산화막을 형성하는 단계는,
    상기 반도체 기판 상에 산화막 및 질화막을 적층하는 단계;
    상기 질화막 상에 비활성 영역이 오픈되도록 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트를 마스크로 하여 상기 산화막 및 질화막을 패터닝하는 단계;
    패터닝된 상기 산화막 및 질화막을 마스크로 하여 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 산화막을 매립하여 필드산화막을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5014104A (en) * 1988-01-14 1991-05-07 Fujitsu Limited Semiconductor integrated circuit having CMOS inverters
JPH03169022A (ja) * 1989-11-29 1991-07-22 Hitachi Ltd 半導体集積回路装置
JPH0621372A (ja) * 1992-06-30 1994-01-28 Fujitsu Ltd 相補型ｍｉｓトランジスタ及びその製造方法
KR950021717A (ko) * 1993-12-27 1995-07-26 김주용 고전압용 반도체 소자의 제조방법
US5786614A (en) * 1997-04-08 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Separated floating gate for EEPROM application
JPH1174270A (ja) * 1997-08-29 1999-03-16 Sanyo Electric Co Ltd 半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5014104A (en) * 1988-01-14 1991-05-07 Fujitsu Limited Semiconductor integrated circuit having CMOS inverters
JPH03169022A (ja) * 1989-11-29 1991-07-22 Hitachi Ltd 半導体集積回路装置
JPH0621372A (ja) * 1992-06-30 1994-01-28 Fujitsu Ltd 相補型ｍｉｓトランジスタ及びその製造方法
KR950021717A (ko) * 1993-12-27 1995-07-26 김주용 고전압용 반도체 소자의 제조방법
US5786614A (en) * 1997-04-08 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Separated floating gate for EEPROM application
JPH1174270A (ja) * 1997-08-29 1999-03-16 Sanyo Electric Co Ltd 半導体装置とその製造方法

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