JPH0621372A - 相補型ｍｉｓトランジスタ及びその製造方法 - Google Patents
相補型ｍｉｓトランジスタ及びその製造方法Info
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- JPH0621372A JPH0621372A JP4172475A JP17247592A JPH0621372A JP H0621372 A JPH0621372 A JP H0621372A JP 4172475 A JP4172475 A JP 4172475A JP 17247592 A JP17247592 A JP 17247592A JP H0621372 A JPH0621372 A JP H0621372A
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Abstract
(57)【要約】
【目的】 相補型ＭＩＳトランジスタ及びその製造方法
に関し、Ｐチャネルトランジスタのゲート電極とＮチャ
ネルトランジスタのゲート電極とがそれぞれ分離され、
Ｐチャネルトランジスタのゲート電極はＰ型とされ、Ｎ
チャネルトランジスタのゲート電極はＮ型とされてなる
相補型ＭＩＳトランジスタにおいて、ゲート幅方向に占
める寸法が小さくなるようにし、また、配線層のカバレ
ージが良好となるように改良された相補型ＭＩＳトラン
ジスタを提供することを目的とする。 【構成】 Ｐチャネルトランジスタのゲート電極３とＮ
チャネルトランジスタのゲート電極４とにまたがってゲ
ート電極接続用コンタクトホール８が形成され、ゲート
電極接続用コンタクトホール８に導電層10が埋め込まれ
てＰチャネルトランジスタのゲート電極３とＮチャネル
トランジスタのゲート電極４とが相互に接続されてい
る。
に関し、Ｐチャネルトランジスタのゲート電極とＮチャ
ネルトランジスタのゲート電極とがそれぞれ分離され、
Ｐチャネルトランジスタのゲート電極はＰ型とされ、Ｎ
チャネルトランジスタのゲート電極はＮ型とされてなる
相補型ＭＩＳトランジスタにおいて、ゲート幅方向に占
める寸法が小さくなるようにし、また、配線層のカバレ
ージが良好となるように改良された相補型ＭＩＳトラン
ジスタを提供することを目的とする。 【構成】 Ｐチャネルトランジスタのゲート電極３とＮ
チャネルトランジスタのゲート電極４とにまたがってゲ
ート電極接続用コンタクトホール８が形成され、ゲート
電極接続用コンタクトホール８に導電層10が埋め込まれ
てＰチャネルトランジスタのゲート電極３とＮチャネル
トランジスタのゲート電極４とが相互に接続されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＩＳトランジ
スタ及びその製造方法に関する。
スタ及びその製造方法に関する。
【０００２】
【従来の技術】従来の相補型ＭＩＳトランジスタの平面
図を図７（ａ）に示し、そのＧ−Ｇ′折線断面図を図７
（ｂ）に示す。図において、１はシリコン基板であり、
２はフィールド酸化膜であり、５はＰチャネルトランジ
スタのソース・ドレインであり、６はＮチャネルトラン
ジスタのソース・ドレインであり、21はゲート電極であ
り、22はゲートコンタクトホールであり、23はソース・
ドレインコンタクトホールであり、24は配線層であり、
25は絶縁層である。
図を図７（ａ）に示し、そのＧ−Ｇ′折線断面図を図７
（ｂ）に示す。図において、１はシリコン基板であり、
２はフィールド酸化膜であり、５はＰチャネルトランジ
スタのソース・ドレインであり、６はＮチャネルトラン
ジスタのソース・ドレインであり、21はゲート電極であ
り、22はゲートコンタクトホールであり、23はソース・
ドレインコンタクトホールであり、24は配線層であり、
25は絶縁層である。
【０００３】初期の相補型ＭＩＳトランジスタのゲート
電極21には、ＰチャネルトランジスタもＮチャネルトラ
ンジスタもともにＮ型不純物が導入され、また、Ｐチャ
ネルトランジスタとしては、しきい値電圧制御のために
チャネル領域にＰ型不純物が低濃度に導入された埋め込
みチャネル型トランジスタが使用されている。
電極21には、ＰチャネルトランジスタもＮチャネルトラ
ンジスタもともにＮ型不純物が導入され、また、Ｐチャ
ネルトランジスタとしては、しきい値電圧制御のために
チャネル領域にＰ型不純物が低濃度に導入された埋め込
みチャネル型トランジスタが使用されている。
【０００４】ところが、ゲート長が微細化するのにとも
ない、埋め込みチャネル型トランジスタの場合には短チ
ャネル効果によるしきい値電圧の低下とソース・ドレイ
ン間の耐圧の低下という問題が発生するようになった。
ない、埋め込みチャネル型トランジスタの場合には短チ
ャネル効果によるしきい値電圧の低下とソース・ドレイ
ン間の耐圧の低下という問題が発生するようになった。
【０００５】そこで、この問題を解決するために埋め込
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタを使用する
ことが必要になってきた。ところが、Ｐ型の表面チャネ
ル型トランジスタのしきい値電圧を制御するには、仕事
関数の関係からゲート電極を従来のＮ型からＰ型に変え
ることが必要になった。
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタを使用する
ことが必要になってきた。ところが、Ｐ型の表面チャネ
ル型トランジスタのしきい値電圧を制御するには、仕事
関数の関係からゲート電極を従来のＮ型からＰ型に変え
ることが必要になった。
【０００６】一方、ゲート電極の抵抗を低減するため、
ゲート電極にはポリシリコン層とメタルシリサイド層と
の積層膜よりなるポリサイドゲートやサリサイドゲート
（Self Aligned Silicide Gate）が広く使用されるよう
になった。ポリサイドゲートやサリサイドゲートにおい
ては、不純物の拡散速度がポリシリコン単層の場合に比
べて数十倍以上も早い。その理由は、メタルシリサイド
層とポリシリコン層との間の歪みやシリサイド層のグレ
イン界面における増速拡散にあると言われている。
ゲート電極にはポリシリコン層とメタルシリサイド層と
の積層膜よりなるポリサイドゲートやサリサイドゲート
（Self Aligned Silicide Gate）が広く使用されるよう
になった。ポリサイドゲートやサリサイドゲートにおい
ては、不純物の拡散速度がポリシリコン単層の場合に比
べて数十倍以上も早い。その理由は、メタルシリサイド
層とポリシリコン層との間の歪みやシリサイド層のグレ
イン界面における増速拡散にあると言われている。
【０００７】このため、Ｐチャネルトランジスタのゲー
ト電極にはＰ型不純物をイオン注入し、Ｎチャネルトラ
ンジスタのゲート電極にはＮ型不純物をイオン注入し
て、せっかく異なる導電型に分けて形成しても、ゲート
電極形成後の８００℃程度の熱処理工程においてゲート
電極中の不純物が相互拡散し、不純物濃度が低下する。
この熱処理中の不純物の相互拡散によってゲート電極を
構成するシリサイド層とポリシリコン層との界面におけ
る不純物濃度が低下し、シリサイド層とポリシリコン層
との間のコンタクト抵抗が増大してゲート電極に寄生す
る抵抗の増大による回路スピードの低下を招く。さら
に、ポリシリコン中の不純物濃度が低下することによっ
てフェルミ準位が変動し、しきい値電圧の変動を招くお
それがある。
ト電極にはＰ型不純物をイオン注入し、Ｎチャネルトラ
ンジスタのゲート電極にはＮ型不純物をイオン注入し
て、せっかく異なる導電型に分けて形成しても、ゲート
電極形成後の８００℃程度の熱処理工程においてゲート
電極中の不純物が相互拡散し、不純物濃度が低下する。
この熱処理中の不純物の相互拡散によってゲート電極を
構成するシリサイド層とポリシリコン層との界面におけ
る不純物濃度が低下し、シリサイド層とポリシリコン層
との間のコンタクト抵抗が増大してゲート電極に寄生す
る抵抗の増大による回路スピードの低下を招く。さら
に、ポリシリコン中の不純物濃度が低下することによっ
てフェルミ準位が変動し、しきい値電圧の変動を招くお
それがある。
【０００８】このようなゲート電極中の不純物の相互拡
散を防止するため、Ｐチャネルトランジスタのゲート電
極とＮチャネルトランジスタのゲート電極とを分離し、
両者をゲート配線層をもって相互に接続する構造が開発
された。この構造の相補型ＭＩＳトランジスタの平面図
を図８（ａ）に示し、そのＨ−Ｈ′折線断面図を図８
（ｂ）に示す。図において、１はシリコン基板であり、
２はフィールド酸化膜であり、３はＰ型のゲート電極で
あり、４はＮ型のゲート電極であり、５はＰチャネルト
ランジスタのソース・ドレインであり、６はＮチャネル
トランジスタのソース・ドレインであり、25はゲート電
極接続用コンタクトホールであり、26はソース・ドレイ
ンコンタクトホールであり、27は配線層である。分離さ
れたＰ型のゲート電極３とＮ型のゲート電極４とは配線
層27をもって相互に接続されている。
散を防止するため、Ｐチャネルトランジスタのゲート電
極とＮチャネルトランジスタのゲート電極とを分離し、
両者をゲート配線層をもって相互に接続する構造が開発
された。この構造の相補型ＭＩＳトランジスタの平面図
を図８（ａ）に示し、そのＨ−Ｈ′折線断面図を図８
（ｂ）に示す。図において、１はシリコン基板であり、
２はフィールド酸化膜であり、３はＰ型のゲート電極で
あり、４はＮ型のゲート電極であり、５はＰチャネルト
ランジスタのソース・ドレインであり、６はＮチャネル
トランジスタのソース・ドレインであり、25はゲート電
極接続用コンタクトホールであり、26はソース・ドレイ
ンコンタクトホールであり、27は配線層である。分離さ
れたＰ型のゲート電極３とＮ型のゲート電極４とは配線
層27をもって相互に接続されている。
【０００９】
【発明が解決しようとする課題】ゲート電極接続用コン
タクトホール25自体の大きさとこのコンタクトホール25
とゲート電極３・４との間の重なり合いの大きさとか
ら、相補型ＭＩＳトランジスタのゲート幅方向（図８
（ａ）において上下方向）の占める寸法が大きくなる。
タクトホール25自体の大きさとこのコンタクトホール25
とゲート電極３・４との間の重なり合いの大きさとか
ら、相補型ＭＩＳトランジスタのゲート幅方向（図８
（ａ）において上下方向）の占める寸法が大きくなる。
【００１０】また、ゲート電極の分離領域とゲート電極
接続用コンタクトホール25とにおける凹凸により、配線
層27に段差が生じてカバレージ不良が発生したり、さら
に上層に形成される配線層に悪影響を及ぼすおそれがあ
る。
接続用コンタクトホール25とにおける凹凸により、配線
層27に段差が生じてカバレージ不良が発生したり、さら
に上層に形成される配線層に悪影響を及ぼすおそれがあ
る。
【００１１】本発明の目的は、これらの欠点を解消する
ことにあり、Ｐチャネルトランジスタのゲート電極とＮ
チャネルトランジスタのゲート電極とがそれぞれ分離さ
れ、Ｐチャネルトランジスタのゲート電極はＰ型とさ
れ、Ｎチャネルトランジスタのゲート電極はＮ型とされ
ている相補型ＭＩＳトランジスタにおいて、ゲート幅方
向に占める寸法が小さくなるようにし、また、配線層の
カバレージが良好となるように改良された相補型ＭＩＳ
トランジスタとその製造方法とを提供することにある。
ことにあり、Ｐチャネルトランジスタのゲート電極とＮ
チャネルトランジスタのゲート電極とがそれぞれ分離さ
れ、Ｐチャネルトランジスタのゲート電極はＰ型とさ
れ、Ｎチャネルトランジスタのゲート電極はＮ型とされ
ている相補型ＭＩＳトランジスタにおいて、ゲート幅方
向に占める寸法が小さくなるようにし、また、配線層の
カバレージが良好となるように改良された相補型ＭＩＳ
トランジスタとその製造方法とを提供することにある。
【００１２】
【課題を解決するための手段】上記の目的のうち、相補
型ＭＩＳトランジスタは、単一の半導体基板上に、相互
に異なる導電型領域を有し、各領域毎に相異なる導電型
のチャネルの電界効果トランジスタを有する相補型ＭＩ
Ｓトランジスタにおいて、Ｐチャネルトランジスタのゲ
ート電極（３）とＮチャネルトランジスタのゲート電極
（４）とは分離され、前記のＰチャネルトランジスタの
ゲート電極（３）はＰ型半導体よりなり、前記のＮチャ
ネルトランジスタのゲート電極（４）はＮ型半導体より
なり、前記のＰチャネルトランジスタのゲート電極
（３）と前記のＮチャネルトランジスタのゲート電極
（４）とにまたがってゲート電極接続用コンタクトホー
ル（８）が形成され、このゲート電極接続用コンタクト
ホール（８）に導電層（10）が埋め込まれて前記のＰチ
ャネルトランジスタのゲート電極（３）と前記のＮチャ
ネルトランジスタのゲート電極（４）とが相互に接続さ
れている相補型ＭＩＳトランジスタによって達成され
る。なお、前記のＰチャネルトランジスタ及び前記のＮ
チャネルトランジスタのソース・ドレインのコンタクト
ホール（９）には、それぞれ前記のゲート電極接続用コ
ンタクトホール（８）に埋め込まれた導電層（10）と同
一の導電層（11）が埋め込まれるようにするとよい。ま
た、前記のＰチャネルトランジスタ及び前記のＮチャネ
ルトランジスタのソース・ドレインのコンタクトホール
（９）を埋めて前記のゲート電極接続用コンタクトホー
ル（８）に埋め込まれた導電層（10）と同一の導電層よ
りなるソース・ドレイン配線（14）を形成するようにし
てもよい。
型ＭＩＳトランジスタは、単一の半導体基板上に、相互
に異なる導電型領域を有し、各領域毎に相異なる導電型
のチャネルの電界効果トランジスタを有する相補型ＭＩ
Ｓトランジスタにおいて、Ｐチャネルトランジスタのゲ
ート電極（３）とＮチャネルトランジスタのゲート電極
（４）とは分離され、前記のＰチャネルトランジスタの
ゲート電極（３）はＰ型半導体よりなり、前記のＮチャ
ネルトランジスタのゲート電極（４）はＮ型半導体より
なり、前記のＰチャネルトランジスタのゲート電極
（３）と前記のＮチャネルトランジスタのゲート電極
（４）とにまたがってゲート電極接続用コンタクトホー
ル（８）が形成され、このゲート電極接続用コンタクト
ホール（８）に導電層（10）が埋め込まれて前記のＰチ
ャネルトランジスタのゲート電極（３）と前記のＮチャ
ネルトランジスタのゲート電極（４）とが相互に接続さ
れている相補型ＭＩＳトランジスタによって達成され
る。なお、前記のＰチャネルトランジスタ及び前記のＮ
チャネルトランジスタのソース・ドレインのコンタクト
ホール（９）には、それぞれ前記のゲート電極接続用コ
ンタクトホール（８）に埋め込まれた導電層（10）と同
一の導電層（11）が埋め込まれるようにするとよい。ま
た、前記のＰチャネルトランジスタ及び前記のＮチャネ
ルトランジスタのソース・ドレインのコンタクトホール
（９）を埋めて前記のゲート電極接続用コンタクトホー
ル（８）に埋め込まれた導電層（10）と同一の導電層よ
りなるソース・ドレイン配線（14）を形成するようにし
てもよい。
【００１３】上記の目的のうち、相補型ＭＩＳトランジ
スタの製造方法は、単一の半導体基板上に、相互に異な
る導電型領域を形成し、各領域毎に相異なる導電型のチ
ャネルの電界効果トランジスタを形成する相補型ＭＩＳ
トランジスタの製造方法において、Ｐチャネルトランジ
スタのゲート電極（３）とＮチャネルトランジスタのゲ
ート電極（４）とを分離する工程と、前記のＰチャネル
トランジスタのゲート電極（３）にはＰ型不純物を導入
し、前記のＮチャネルトランジスタのゲート電極（４）
にはＮ型不純物を導入する工程と、前記のＰチャネルト
ランジスタのゲート電極（３）と前記のＮチャネルトラ
ンジスタのゲート電極（４）とを覆って絶縁膜（７）を
形成し、この絶縁膜（７）に前記のＰチャネルトランジ
スタのゲート電極（３）と前記のＮチャネルトランジス
タのゲート電極（４）とにまたがるゲート電極接続用コ
ンタクトホール（８）を形成する工程と、このゲート電
極接続用コンタクトホール（８）に導電層（10）を埋め
込む工程とを有する相補型ＭＩＳトランジスタの製造方
法によって達成される。
スタの製造方法は、単一の半導体基板上に、相互に異な
る導電型領域を形成し、各領域毎に相異なる導電型のチ
ャネルの電界効果トランジスタを形成する相補型ＭＩＳ
トランジスタの製造方法において、Ｐチャネルトランジ
スタのゲート電極（３）とＮチャネルトランジスタのゲ
ート電極（４）とを分離する工程と、前記のＰチャネル
トランジスタのゲート電極（３）にはＰ型不純物を導入
し、前記のＮチャネルトランジスタのゲート電極（４）
にはＮ型不純物を導入する工程と、前記のＰチャネルト
ランジスタのゲート電極（３）と前記のＮチャネルトラ
ンジスタのゲート電極（４）とを覆って絶縁膜（７）を
形成し、この絶縁膜（７）に前記のＰチャネルトランジ
スタのゲート電極（３）と前記のＮチャネルトランジス
タのゲート電極（４）とにまたがるゲート電極接続用コ
ンタクトホール（８）を形成する工程と、このゲート電
極接続用コンタクトホール（８）に導電層（10）を埋め
込む工程とを有する相補型ＭＩＳトランジスタの製造方
法によって達成される。
【００１４】
【作用】Ｐ型のゲート電極３とＮ型のゲート電極４とに
それぞれコンタクトホールを形成するのではなく、両者
にまたがるようにゲート電極接続用コンタクトホール８
を形成するのでゲート幅方向の寸法を小さくすることが
できる。
それぞれコンタクトホールを形成するのではなく、両者
にまたがるようにゲート電極接続用コンタクトホール８
を形成するのでゲート幅方向の寸法を小さくすることが
できる。
【００１５】また、ゲート電極接続用コンタクトホール
８に導電層10を埋め込むことによって表面が平坦化され
るので、その上に微細な多層配線を形成しても良好なカ
バレージが得られる。なお、埋め込み導電層10はゲート
電極３・４の表面のみでなく側面ともコンタクトするの
でゲート電極３・４相互間のコンタクト抵抗が低減す
る。なお、ゲート電極接続用コンタクトホール８に導電
層10を埋め込む工程は、ソース・ドレインコンタクトホ
ール９に導電層11を埋め込む工程と同一の工程にて実施
することが可能である。
８に導電層10を埋め込むことによって表面が平坦化され
るので、その上に微細な多層配線を形成しても良好なカ
バレージが得られる。なお、埋め込み導電層10はゲート
電極３・４の表面のみでなく側面ともコンタクトするの
でゲート電極３・４相互間のコンタクト抵抗が低減す
る。なお、ゲート電極接続用コンタクトホール８に導電
層10を埋め込む工程は、ソース・ドレインコンタクトホ
ール９に導電層11を埋め込む工程と同一の工程にて実施
することが可能である。
【００１６】
【実施例】以下、図面を参照して、本発明の三つの実施
例に係る相補型ＭＩＳトランジスタの製造方法について
説明する。
例に係る相補型ＭＩＳトランジスタの製造方法について
説明する。
【００１７】第１実施例 図１、図２（ａ）、図２（ｂ）参照 図２（ａ）は、図１のＡ−Ａ′折線断面図であり、図２
（ｂ）は、図１のＢ−Ｂ′折線断面図である。
（ｂ）は、図１のＢ−Ｂ′折線断面図である。
【００１８】周知の方法を使用して、Ｐチャネルトラン
ジスタとＮチャネルトランジスタとの形成領域を除く領
域のシリコン基板１にフィールド酸化膜２を形成し、全
面にポリシリコンとタングステンシリサイドとの積層膜
よりなるポリサイド層を形成する。Ｐチャネルトランジ
スタ形成領域のポリサイド層には、ＢＦ2 イオンを、打
ち込みエネルギー３０ＫｅＶ、ドーズ量２×1015／ｃｍ
2 をもってイオン注入し、Ｎチャネルトランジスタ形成
領域のポリサイド層には、リンイオンを、打ち込みエネ
ルギー２０ＫｅＶ、ドーズ量２×1015／ｃｍ2 をもって
イオン注入した後、ポリサイド層をパターニングしてＰ
チャネルトランジスタ用Ｐ型ゲート電極３とＮチャネル
トランジスタ用Ｎ型ゲート電極４とを形成する。
ジスタとＮチャネルトランジスタとの形成領域を除く領
域のシリコン基板１にフィールド酸化膜２を形成し、全
面にポリシリコンとタングステンシリサイドとの積層膜
よりなるポリサイド層を形成する。Ｐチャネルトランジ
スタ形成領域のポリサイド層には、ＢＦ2 イオンを、打
ち込みエネルギー３０ＫｅＶ、ドーズ量２×1015／ｃｍ
2 をもってイオン注入し、Ｎチャネルトランジスタ形成
領域のポリサイド層には、リンイオンを、打ち込みエネ
ルギー２０ＫｅＶ、ドーズ量２×1015／ｃｍ2 をもって
イオン注入した後、ポリサイド層をパターニングしてＰ
チャネルトランジスタ用Ｐ型ゲート電極３とＮチャネル
トランジスタ用Ｎ型ゲート電極４とを形成する。
【００１９】次いで、Ｐチャネルトランジスタ形成領域
のシリコン基板１にボロン等のＰ型不純物をイオン注入
してＰ型のソース・ドレイン５を形成し、Ｎチャネルト
ランジスタ形成領域のシリコン基板１にリン等のＮ型不
純物をイオン注入してＮ型のソース・ドレイン６を形成
する。
のシリコン基板１にボロン等のＰ型不純物をイオン注入
してＰ型のソース・ドレイン５を形成し、Ｎチャネルト
ランジスタ形成領域のシリコン基板１にリン等のＮ型不
純物をイオン注入してＮ型のソース・ドレイン６を形成
する。
【００２０】ＣＶＤ法を使用して５００Å厚の二酸化シ
リコン膜と３５００Å厚のＢＰＳＧ膜とを順次堆積して
絶縁膜７を形成する。このとき、ゲート電極３・４のポ
リサイド層に注入されていたイオンはシリサイド層を介
してポリシリコン層中に拡散する。なお、絶縁膜にはＢ
ＰＳＧ膜のみでなく、ＳＯＧなどの塗布系絶縁膜を使用
してもよい。
リコン膜と３５００Å厚のＢＰＳＧ膜とを順次堆積して
絶縁膜７を形成する。このとき、ゲート電極３・４のポ
リサイド層に注入されていたイオンはシリサイド層を介
してポリシリコン層中に拡散する。なお、絶縁膜にはＢ
ＰＳＧ膜のみでなく、ＳＯＧなどの塗布系絶縁膜を使用
してもよい。
【００２１】絶縁膜７をパターニングして、Ｐチャネル
トランジスタのゲート電極３とＮチャネルトランジスタ
のゲート電極４とにまたがるゲート電極接続用コンタク
トホール８とソース・ドレインコンタクトホール９とを
形成する。
トランジスタのゲート電極３とＮチャネルトランジスタ
のゲート電極４とにまたがるゲート電極接続用コンタク
トホール８とソース・ドレインコンタクトホール９とを
形成する。
【００２２】ＣＶＤ法を使用して、接着層となるチタン
層（図示せず。）及びバリヤメタル層となる窒化チタン
層（図示せず。）を形成した後、タングステン層を形成
し、これをエッチバックしてゲート電極接続用コンタク
トホール８内にタングステン層10を、また、ソース・ド
レインコンタクトホール９内にタングステン層11を埋め
込む。なお、タングステン層の厚さをゲート電極の段差
の２倍程度に堆積すれば表面が平坦化するので、エッチ
バックしたときにコンタクトホール内に平坦にタングス
テン層を埋め込むことができる。
層（図示せず。）及びバリヤメタル層となる窒化チタン
層（図示せず。）を形成した後、タングステン層を形成
し、これをエッチバックしてゲート電極接続用コンタク
トホール８内にタングステン層10を、また、ソース・ド
レインコンタクトホール９内にタングステン層11を埋め
込む。なお、タングステン層の厚さをゲート電極の段差
の２倍程度に堆積すれば表面が平坦化するので、エッチ
バックしたときにコンタクトホール内に平坦にタングス
テン層を埋め込むことができる。
【００２３】次いで、アルミニウム膜を形成し、これを
パターニングしてゲート配線層12とソース・ドレイン配
線層13とを形成する。
パターニングしてゲート配線層12とソース・ドレイン配
線層13とを形成する。
【００２４】第２実施例 図３、図４（ａ）、図４（ｂ）参照 図４（ａ）は、図３のＣ−Ｃ′折線断面図であり、図４
（ｂ）は、図３のＤ−Ｄ′折線断面図であり、図１、図
２（ａ）、図２（ｂ）に示した部材と同一の部材は同一
記号で示してある。
（ｂ）は、図３のＤ−Ｄ′折線断面図であり、図１、図
２（ａ）、図２（ｂ）に示した部材と同一の部材は同一
記号で示してある。
【００２５】この実施例は、ゲート電極接続用コンタク
トホール10がゲート配線層12の幅より大きく形成されて
おり、ゲート電極相互間のコンタクト面積が大きくなっ
ている。トランジスタのレイアウト上余裕のある場合に
はこの構造が有利である。
トホール10がゲート配線層12の幅より大きく形成されて
おり、ゲート電極相互間のコンタクト面積が大きくなっ
ている。トランジスタのレイアウト上余裕のある場合に
はこの構造が有利である。
【００２６】第３実施例 図５、図６（ａ）、図６（ｂ）参照 図６（ａ）は、図５のＥ−Ｅ′折線断面図であり、図６
（ｂ）は、図５のＦ−Ｆ′折線断面図であり、図１、図
２（ａ）、図２（ｂ）に示した部材と同一の部材は同一
記号で示してある。
（ｂ）は、図５のＦ−Ｆ′折線断面図であり、図１、図
２（ａ）、図２（ｂ）に示した部材と同一の部材は同一
記号で示してある。
【００２７】この実施例は、ソース・ドレインコンタク
トホール９にタングステン層を埋め込む工程が省略さ
れ、ゲート接続用コンタクトホール８にタングステン層
10を埋め込む工程と同一の工程をもってタングステンよ
りなるソース・ドレイン配線14を形成するものである。
トホール９にタングステン層を埋め込む工程が省略さ
れ、ゲート接続用コンタクトホール８にタングステン層
10を埋め込む工程と同一の工程をもってタングステンよ
りなるソース・ドレイン配線14を形成するものである。
【００２８】なお、ゲート電極としてポリサイドゲート
を使用する場合について説明したが、サリサイドゲート
を使用する場合にも同一の効果が得られることは言うま
でもない。
を使用する場合について説明したが、サリサイドゲート
を使用する場合にも同一の効果が得られることは言うま
でもない。
【００２９】
【発明の効果】以上説明したとおり、本発明に係る相補
型ＭＩＳトランジスタ及びその製造方法においては、Ｐ
チャネルトランジスタのゲート電極とＮチャネルトラン
ジスタのゲート電極との間の不純物の相互拡散が防止さ
れ、また、分離された二つのゲート電極にまたがるよう
に導電層が埋め込まれて分離されたゲート電極が相互に
接続されているので、トランジスタの占める面積が減少
するとゝもに、ゲート電極相互間の接触抵抗が低減し、
表面が平坦化することによって、相補型ＭＩＳトランジ
スタの高速動作と微細な多層配線の形成とが可能になる
という効果が得られた。
型ＭＩＳトランジスタ及びその製造方法においては、Ｐ
チャネルトランジスタのゲート電極とＮチャネルトラン
ジスタのゲート電極との間の不純物の相互拡散が防止さ
れ、また、分離された二つのゲート電極にまたがるよう
に導電層が埋め込まれて分離されたゲート電極が相互に
接続されているので、トランジスタの占める面積が減少
するとゝもに、ゲート電極相互間の接触抵抗が低減し、
表面が平坦化することによって、相補型ＭＩＳトランジ
スタの高速動作と微細な多層配線の形成とが可能になる
という効果が得られた。
【図１】本発明の第１実施例に係る相補型ＭＩＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図２】（ａ）は図１のＡ−Ａ′折線断面図であり、
（ｂ）は図１のＢ−Ｂ′折線断面図である。
（ｂ）は図１のＢ−Ｂ′折線断面図である。
【図３】本発明の第２実施例に係る相補型ＭＩＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図４】（ａ）は図３のＣ−Ｃ′折線断面図であり、
（ｂ）は図３のＤ−Ｄ′折線断面図である。
（ｂ）は図３のＤ−Ｄ′折線断面図である。
【図５】本発明の第３実施例に係る相補型ＭＩＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図６】（ａ）は図５のＥ−Ｅ′折線断面図であり、
（ｂ）は図５のＦ−Ｆ′折線断面図である。
（ｂ）は図５のＦ−Ｆ′折線断面図である。
【図７】（ａ）は従来技術に係る相補型ＭＩＳトランジ
スタの平面図であり、（ｂ）は（ａ）のＧ−Ｇ′折線断
面図である。
スタの平面図であり、（ｂ）は（ａ）のＧ−Ｇ′折線断
面図である。
【図８】（ａ）は従来技術に係る相補型ＭＩＳトランジ
スタの平面図であり、（ｂ）は（ａ）のＨ−Ｈ′折線断
面図である。
スタの平面図であり、（ｂ）は（ａ）のＨ−Ｈ′折線断
面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ Ｐ型ゲート電極 ４ Ｎ型ゲート電極 ５ Ｐチャネルトランジスタのソース・ドレイン ６ Ｎチャネルトランジスタのソース・ドレイン ７ 絶縁膜 ８ ゲート電極接続用コンタクトホール ９ ソース・ドレインコンタクトホール 10・11 埋め込み導電層 12 ゲート配線層 13・14 ソース・ドレイン配線層
Claims (4)
- 【請求項１】 単一の半導体基板上に、相互に異なる導
電型領域を有し、各領域毎に相異なる導電型のチャネル
の電界効果トランジスタを有する相補型ＭＩＳトランジ
スタにおいて、 Ｐチャネルトランジスタのゲート電極（３）とＮチャネ
ルトランジスタのゲート電極（４）とは分離され、 前記Ｐチャネルトランジスタのゲート電極（３）はＰ型
半導体よりなり、前記Ｎチャネルトランジスタのゲート
電極（４）はＮ型半導体よりなり、 前記Ｐチャネルトランジスタのゲート電極（３）と前記
Ｎチャネルトランジスタのゲート電極（４）とにまたが
ってゲート電極接続用コンタクトホール（８）が形成さ
れ、 該ゲート電極接続用コンタクトホール（８）に導電層
（10）が埋め込まれて前記Ｐチャネルトランジスタのゲ
ート電極（３）と前記Ｎチャネルトランジスタのゲート
電極（４）とが相互に接続されてなることを特徴とする
相補型ＭＩＳトランジスタ。 - 【請求項２】 前記Ｐチャネルトランジスタ及び前記Ｎ
チャネルトランジスタのソース・ドレインのコンタクト
ホール（９）には、それぞれ前記ゲート電極接続用コン
タクトホール（８）に埋め込まれた導電層（10）と同一
の導電層（11）が埋め込まれてなることを特徴とする請
求項１記載の相補型ＭＩＳトランジスタ。 - 【請求項３】 前記Ｐチャネルトランジスタ及び前記Ｎ
チャネルトランジスタのソース・ドレインのコンタクト
ホール（９）を埋めて前記ゲート電極接続用コンタクト
ホール（８）に埋め込まれた導電層（10）と同一の導電
層よりなるソース・ドレイン配線（14）が形成されてな
ることを特徴とする請求項１記載の相補型ＭＩＳトラン
ジスタ。 - 【請求項４】 単一の半導体基板上に、相互に異なる導
電型領域を形成し、各領域毎に相異なる導電型のチャネ
ルの電界効果トランジスタを形成する相補型ＭＩＳトラ
ンジスタの製造方法において、 Ｐチャネルトランジスタのゲート電極（３）とＮチャネ
ルトランジスタのゲート電極（４）とを分離する工程
と、 前記Ｐチャネルトランジスタのゲート電極（３）にはＰ
型不純物を導入し、前記Ｎチャネルトランジスタのゲー
ト電極（４）にはＮ型不純物を導入する工程と、 前記Ｐチャネルトランジスタのゲート電極（３）と前記
Ｎチャネルトランジスタのゲート電極（４）とを覆って
絶縁膜（７）を形成し、該絶縁膜（７）に前記Ｐチャネ
ルトランジスタのゲート電極（３）と前記Ｎチャネルト
ランジスタのゲート電極（４）とにまたがるゲート電極
接続用コンタクトホール（８）を形成する工程と、 該ゲート電極接続用コンタクトホール（８）に導電層
（10）を埋め込む工程とを有することを特徴とする相補
型ＭＩＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172475A JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172475A JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型ｍｉｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621372A true JPH0621372A (ja) | 1994-01-28 |
Family
ID=15942681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172475A Withdrawn JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
| WO2011099095A1 (ja) * | 2010-02-09 | 2011-08-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-06-30 JP JP4172475A patent/JPH0621372A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
| WO2011099095A1 (ja) * | 2010-02-09 | 2011-08-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2011165873A (ja) * | 2010-02-09 | 2011-08-25 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8779524B2 (en) | 2010-02-09 | 2014-07-15 | Panasonic Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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