JPH0621372A - 相補型misトランジスタ及びその製造方法 - Google Patents
相補型misトランジスタ及びその製造方法Info
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- JPH0621372A JPH0621372A JP4172475A JP17247592A JPH0621372A JP H0621372 A JPH0621372 A JP H0621372A JP 4172475 A JP4172475 A JP 4172475A JP 17247592 A JP17247592 A JP 17247592A JP H0621372 A JPH0621372 A JP H0621372A
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Abstract
(57)【要約】
【目的】 相補型MISトランジスタ及びその製造方法
に関し、Pチャネルトランジスタのゲート電極とNチャ
ネルトランジスタのゲート電極とがそれぞれ分離され、
Pチャネルトランジスタのゲート電極はP型とされ、N
チャネルトランジスタのゲート電極はN型とされてなる
相補型MISトランジスタにおいて、ゲート幅方向に占
める寸法が小さくなるようにし、また、配線層のカバレ
ージが良好となるように改良された相補型MISトラン
ジスタを提供することを目的とする。 【構成】 Pチャネルトランジスタのゲート電極3とN
チャネルトランジスタのゲート電極4とにまたがってゲ
ート電極接続用コンタクトホール8が形成され、ゲート
電極接続用コンタクトホール8に導電層10が埋め込まれ
てPチャネルトランジスタのゲート電極3とNチャネル
トランジスタのゲート電極4とが相互に接続されてい
る。
に関し、Pチャネルトランジスタのゲート電極とNチャ
ネルトランジスタのゲート電極とがそれぞれ分離され、
Pチャネルトランジスタのゲート電極はP型とされ、N
チャネルトランジスタのゲート電極はN型とされてなる
相補型MISトランジスタにおいて、ゲート幅方向に占
める寸法が小さくなるようにし、また、配線層のカバレ
ージが良好となるように改良された相補型MISトラン
ジスタを提供することを目的とする。 【構成】 Pチャネルトランジスタのゲート電極3とN
チャネルトランジスタのゲート電極4とにまたがってゲ
ート電極接続用コンタクトホール8が形成され、ゲート
電極接続用コンタクトホール8に導電層10が埋め込まれ
てPチャネルトランジスタのゲート電極3とNチャネル
トランジスタのゲート電極4とが相互に接続されてい
る。
Description
【0001】
【産業上の利用分野】本発明は、相補型MISトランジ
スタ及びその製造方法に関する。
スタ及びその製造方法に関する。
【0002】
【従来の技術】従来の相補型MISトランジスタの平面
図を図7(a)に示し、そのG−G′折線断面図を図7
(b)に示す。図において、1はシリコン基板であり、
2はフィールド酸化膜であり、5はPチャネルトランジ
スタのソース・ドレインであり、6はNチャネルトラン
ジスタのソース・ドレインであり、21はゲート電極であ
り、22はゲートコンタクトホールであり、23はソース・
ドレインコンタクトホールであり、24は配線層であり、
25は絶縁層である。
図を図7(a)に示し、そのG−G′折線断面図を図7
(b)に示す。図において、1はシリコン基板であり、
2はフィールド酸化膜であり、5はPチャネルトランジ
スタのソース・ドレインであり、6はNチャネルトラン
ジスタのソース・ドレインであり、21はゲート電極であ
り、22はゲートコンタクトホールであり、23はソース・
ドレインコンタクトホールであり、24は配線層であり、
25は絶縁層である。
【0003】初期の相補型MISトランジスタのゲート
電極21には、PチャネルトランジスタもNチャネルトラ
ンジスタもともにN型不純物が導入され、また、Pチャ
ネルトランジスタとしては、しきい値電圧制御のために
チャネル領域にP型不純物が低濃度に導入された埋め込
みチャネル型トランジスタが使用されている。
電極21には、PチャネルトランジスタもNチャネルトラ
ンジスタもともにN型不純物が導入され、また、Pチャ
ネルトランジスタとしては、しきい値電圧制御のために
チャネル領域にP型不純物が低濃度に導入された埋め込
みチャネル型トランジスタが使用されている。
【0004】ところが、ゲート長が微細化するのにとも
ない、埋め込みチャネル型トランジスタの場合には短チ
ャネル効果によるしきい値電圧の低下とソース・ドレイ
ン間の耐圧の低下という問題が発生するようになった。
ない、埋め込みチャネル型トランジスタの場合には短チ
ャネル効果によるしきい値電圧の低下とソース・ドレイ
ン間の耐圧の低下という問題が発生するようになった。
【0005】そこで、この問題を解決するために埋め込
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタを使用する
ことが必要になってきた。ところが、P型の表面チャネ
ル型トランジスタのしきい値電圧を制御するには、仕事
関数の関係からゲート電極を従来のN型からP型に変え
ることが必要になった。
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタを使用する
ことが必要になってきた。ところが、P型の表面チャネ
ル型トランジスタのしきい値電圧を制御するには、仕事
関数の関係からゲート電極を従来のN型からP型に変え
ることが必要になった。
【0006】一方、ゲート電極の抵抗を低減するため、
ゲート電極にはポリシリコン層とメタルシリサイド層と
の積層膜よりなるポリサイドゲートやサリサイドゲート
(Self Aligned Silicide Gate)が広く使用されるよう
になった。ポリサイドゲートやサリサイドゲートにおい
ては、不純物の拡散速度がポリシリコン単層の場合に比
べて数十倍以上も早い。その理由は、メタルシリサイド
層とポリシリコン層との間の歪みやシリサイド層のグレ
イン界面における増速拡散にあると言われている。
ゲート電極にはポリシリコン層とメタルシリサイド層と
の積層膜よりなるポリサイドゲートやサリサイドゲート
(Self Aligned Silicide Gate)が広く使用されるよう
になった。ポリサイドゲートやサリサイドゲートにおい
ては、不純物の拡散速度がポリシリコン単層の場合に比
べて数十倍以上も早い。その理由は、メタルシリサイド
層とポリシリコン層との間の歪みやシリサイド層のグレ
イン界面における増速拡散にあると言われている。
【0007】このため、Pチャネルトランジスタのゲー
ト電極にはP型不純物をイオン注入し、Nチャネルトラ
ンジスタのゲート電極にはN型不純物をイオン注入し
て、せっかく異なる導電型に分けて形成しても、ゲート
電極形成後の800℃程度の熱処理工程においてゲート
電極中の不純物が相互拡散し、不純物濃度が低下する。
この熱処理中の不純物の相互拡散によってゲート電極を
構成するシリサイド層とポリシリコン層との界面におけ
る不純物濃度が低下し、シリサイド層とポリシリコン層
との間のコンタクト抵抗が増大してゲート電極に寄生す
る抵抗の増大による回路スピードの低下を招く。さら
に、ポリシリコン中の不純物濃度が低下することによっ
てフェルミ準位が変動し、しきい値電圧の変動を招くお
それがある。
ト電極にはP型不純物をイオン注入し、Nチャネルトラ
ンジスタのゲート電極にはN型不純物をイオン注入し
て、せっかく異なる導電型に分けて形成しても、ゲート
電極形成後の800℃程度の熱処理工程においてゲート
電極中の不純物が相互拡散し、不純物濃度が低下する。
この熱処理中の不純物の相互拡散によってゲート電極を
構成するシリサイド層とポリシリコン層との界面におけ
る不純物濃度が低下し、シリサイド層とポリシリコン層
との間のコンタクト抵抗が増大してゲート電極に寄生す
る抵抗の増大による回路スピードの低下を招く。さら
に、ポリシリコン中の不純物濃度が低下することによっ
てフェルミ準位が変動し、しきい値電圧の変動を招くお
それがある。
【0008】このようなゲート電極中の不純物の相互拡
散を防止するため、Pチャネルトランジスタのゲート電
極とNチャネルトランジスタのゲート電極とを分離し、
両者をゲート配線層をもって相互に接続する構造が開発
された。この構造の相補型MISトランジスタの平面図
を図8(a)に示し、そのH−H′折線断面図を図8
(b)に示す。図において、1はシリコン基板であり、
2はフィールド酸化膜であり、3はP型のゲート電極で
あり、4はN型のゲート電極であり、5はPチャネルト
ランジスタのソース・ドレインであり、6はNチャネル
トランジスタのソース・ドレインであり、25はゲート電
極接続用コンタクトホールであり、26はソース・ドレイ
ンコンタクトホールであり、27は配線層である。分離さ
れたP型のゲート電極3とN型のゲート電極4とは配線
層27をもって相互に接続されている。
散を防止するため、Pチャネルトランジスタのゲート電
極とNチャネルトランジスタのゲート電極とを分離し、
両者をゲート配線層をもって相互に接続する構造が開発
された。この構造の相補型MISトランジスタの平面図
を図8(a)に示し、そのH−H′折線断面図を図8
(b)に示す。図において、1はシリコン基板であり、
2はフィールド酸化膜であり、3はP型のゲート電極で
あり、4はN型のゲート電極であり、5はPチャネルト
ランジスタのソース・ドレインであり、6はNチャネル
トランジスタのソース・ドレインであり、25はゲート電
極接続用コンタクトホールであり、26はソース・ドレイ
ンコンタクトホールであり、27は配線層である。分離さ
れたP型のゲート電極3とN型のゲート電極4とは配線
層27をもって相互に接続されている。
【0009】
【発明が解決しようとする課題】ゲート電極接続用コン
タクトホール25自体の大きさとこのコンタクトホール25
とゲート電極3・4との間の重なり合いの大きさとか
ら、相補型MISトランジスタのゲート幅方向(図8
(a)において上下方向)の占める寸法が大きくなる。
タクトホール25自体の大きさとこのコンタクトホール25
とゲート電極3・4との間の重なり合いの大きさとか
ら、相補型MISトランジスタのゲート幅方向(図8
(a)において上下方向)の占める寸法が大きくなる。
【0010】また、ゲート電極の分離領域とゲート電極
接続用コンタクトホール25とにおける凹凸により、配線
層27に段差が生じてカバレージ不良が発生したり、さら
に上層に形成される配線層に悪影響を及ぼすおそれがあ
る。
接続用コンタクトホール25とにおける凹凸により、配線
層27に段差が生じてカバレージ不良が発生したり、さら
に上層に形成される配線層に悪影響を及ぼすおそれがあ
る。
【0011】本発明の目的は、これらの欠点を解消する
ことにあり、Pチャネルトランジスタのゲート電極とN
チャネルトランジスタのゲート電極とがそれぞれ分離さ
れ、Pチャネルトランジスタのゲート電極はP型とさ
れ、Nチャネルトランジスタのゲート電極はN型とされ
ている相補型MISトランジスタにおいて、ゲート幅方
向に占める寸法が小さくなるようにし、また、配線層の
カバレージが良好となるように改良された相補型MIS
トランジスタとその製造方法とを提供することにある。
ことにあり、Pチャネルトランジスタのゲート電極とN
チャネルトランジスタのゲート電極とがそれぞれ分離さ
れ、Pチャネルトランジスタのゲート電極はP型とさ
れ、Nチャネルトランジスタのゲート電極はN型とされ
ている相補型MISトランジスタにおいて、ゲート幅方
向に占める寸法が小さくなるようにし、また、配線層の
カバレージが良好となるように改良された相補型MIS
トランジスタとその製造方法とを提供することにある。
【0012】
【課題を解決するための手段】上記の目的のうち、相補
型MISトランジスタは、単一の半導体基板上に、相互
に異なる導電型領域を有し、各領域毎に相異なる導電型
のチャネルの電界効果トランジスタを有する相補型MI
Sトランジスタにおいて、Pチャネルトランジスタのゲ
ート電極(3)とNチャネルトランジスタのゲート電極
(4)とは分離され、前記のPチャネルトランジスタの
ゲート電極(3)はP型半導体よりなり、前記のNチャ
ネルトランジスタのゲート電極(4)はN型半導体より
なり、前記のPチャネルトランジスタのゲート電極
(3)と前記のNチャネルトランジスタのゲート電極
(4)とにまたがってゲート電極接続用コンタクトホー
ル(8)が形成され、このゲート電極接続用コンタクト
ホール(8)に導電層(10)が埋め込まれて前記のPチ
ャネルトランジスタのゲート電極(3)と前記のNチャ
ネルトランジスタのゲート電極(4)とが相互に接続さ
れている相補型MISトランジスタによって達成され
る。なお、前記のPチャネルトランジスタ及び前記のN
チャネルトランジスタのソース・ドレインのコンタクト
ホール(9)には、それぞれ前記のゲート電極接続用コ
ンタクトホール(8)に埋め込まれた導電層(10)と同
一の導電層(11)が埋め込まれるようにするとよい。ま
た、前記のPチャネルトランジスタ及び前記のNチャネ
ルトランジスタのソース・ドレインのコンタクトホール
(9)を埋めて前記のゲート電極接続用コンタクトホー
ル(8)に埋め込まれた導電層(10)と同一の導電層よ
りなるソース・ドレイン配線(14)を形成するようにし
てもよい。
型MISトランジスタは、単一の半導体基板上に、相互
に異なる導電型領域を有し、各領域毎に相異なる導電型
のチャネルの電界効果トランジスタを有する相補型MI
Sトランジスタにおいて、Pチャネルトランジスタのゲ
ート電極(3)とNチャネルトランジスタのゲート電極
(4)とは分離され、前記のPチャネルトランジスタの
ゲート電極(3)はP型半導体よりなり、前記のNチャ
ネルトランジスタのゲート電極(4)はN型半導体より
なり、前記のPチャネルトランジスタのゲート電極
(3)と前記のNチャネルトランジスタのゲート電極
(4)とにまたがってゲート電極接続用コンタクトホー
ル(8)が形成され、このゲート電極接続用コンタクト
ホール(8)に導電層(10)が埋め込まれて前記のPチ
ャネルトランジスタのゲート電極(3)と前記のNチャ
ネルトランジスタのゲート電極(4)とが相互に接続さ
れている相補型MISトランジスタによって達成され
る。なお、前記のPチャネルトランジスタ及び前記のN
チャネルトランジスタのソース・ドレインのコンタクト
ホール(9)には、それぞれ前記のゲート電極接続用コ
ンタクトホール(8)に埋め込まれた導電層(10)と同
一の導電層(11)が埋め込まれるようにするとよい。ま
た、前記のPチャネルトランジスタ及び前記のNチャネ
ルトランジスタのソース・ドレインのコンタクトホール
(9)を埋めて前記のゲート電極接続用コンタクトホー
ル(8)に埋め込まれた導電層(10)と同一の導電層よ
りなるソース・ドレイン配線(14)を形成するようにし
てもよい。
【0013】上記の目的のうち、相補型MISトランジ
スタの製造方法は、単一の半導体基板上に、相互に異な
る導電型領域を形成し、各領域毎に相異なる導電型のチ
ャネルの電界効果トランジスタを形成する相補型MIS
トランジスタの製造方法において、Pチャネルトランジ
スタのゲート電極(3)とNチャネルトランジスタのゲ
ート電極(4)とを分離する工程と、前記のPチャネル
トランジスタのゲート電極(3)にはP型不純物を導入
し、前記のNチャネルトランジスタのゲート電極(4)
にはN型不純物を導入する工程と、前記のPチャネルト
ランジスタのゲート電極(3)と前記のNチャネルトラ
ンジスタのゲート電極(4)とを覆って絶縁膜(7)を
形成し、この絶縁膜(7)に前記のPチャネルトランジ
スタのゲート電極(3)と前記のNチャネルトランジス
タのゲート電極(4)とにまたがるゲート電極接続用コ
ンタクトホール(8)を形成する工程と、このゲート電
極接続用コンタクトホール(8)に導電層(10)を埋め
込む工程とを有する相補型MISトランジスタの製造方
法によって達成される。
スタの製造方法は、単一の半導体基板上に、相互に異な
る導電型領域を形成し、各領域毎に相異なる導電型のチ
ャネルの電界効果トランジスタを形成する相補型MIS
トランジスタの製造方法において、Pチャネルトランジ
スタのゲート電極(3)とNチャネルトランジスタのゲ
ート電極(4)とを分離する工程と、前記のPチャネル
トランジスタのゲート電極(3)にはP型不純物を導入
し、前記のNチャネルトランジスタのゲート電極(4)
にはN型不純物を導入する工程と、前記のPチャネルト
ランジスタのゲート電極(3)と前記のNチャネルトラ
ンジスタのゲート電極(4)とを覆って絶縁膜(7)を
形成し、この絶縁膜(7)に前記のPチャネルトランジ
スタのゲート電極(3)と前記のNチャネルトランジス
タのゲート電極(4)とにまたがるゲート電極接続用コ
ンタクトホール(8)を形成する工程と、このゲート電
極接続用コンタクトホール(8)に導電層(10)を埋め
込む工程とを有する相補型MISトランジスタの製造方
法によって達成される。
【0014】
【作用】P型のゲート電極3とN型のゲート電極4とに
それぞれコンタクトホールを形成するのではなく、両者
にまたがるようにゲート電極接続用コンタクトホール8
を形成するのでゲート幅方向の寸法を小さくすることが
できる。
それぞれコンタクトホールを形成するのではなく、両者
にまたがるようにゲート電極接続用コンタクトホール8
を形成するのでゲート幅方向の寸法を小さくすることが
できる。
【0015】また、ゲート電極接続用コンタクトホール
8に導電層10を埋め込むことによって表面が平坦化され
るので、その上に微細な多層配線を形成しても良好なカ
バレージが得られる。なお、埋め込み導電層10はゲート
電極3・4の表面のみでなく側面ともコンタクトするの
でゲート電極3・4相互間のコンタクト抵抗が低減す
る。なお、ゲート電極接続用コンタクトホール8に導電
層10を埋め込む工程は、ソース・ドレインコンタクトホ
ール9に導電層11を埋め込む工程と同一の工程にて実施
することが可能である。
8に導電層10を埋め込むことによって表面が平坦化され
るので、その上に微細な多層配線を形成しても良好なカ
バレージが得られる。なお、埋め込み導電層10はゲート
電極3・4の表面のみでなく側面ともコンタクトするの
でゲート電極3・4相互間のコンタクト抵抗が低減す
る。なお、ゲート電極接続用コンタクトホール8に導電
層10を埋め込む工程は、ソース・ドレインコンタクトホ
ール9に導電層11を埋め込む工程と同一の工程にて実施
することが可能である。
【0016】
【実施例】以下、図面を参照して、本発明の三つの実施
例に係る相補型MISトランジスタの製造方法について
説明する。
例に係る相補型MISトランジスタの製造方法について
説明する。
【0017】第1実施例 図1、図2(a)、図2(b)参照 図2(a)は、図1のA−A′折線断面図であり、図2
(b)は、図1のB−B′折線断面図である。
(b)は、図1のB−B′折線断面図である。
【0018】周知の方法を使用して、Pチャネルトラン
ジスタとNチャネルトランジスタとの形成領域を除く領
域のシリコン基板1にフィールド酸化膜2を形成し、全
面にポリシリコンとタングステンシリサイドとの積層膜
よりなるポリサイド層を形成する。Pチャネルトランジ
スタ形成領域のポリサイド層には、BF2 イオンを、打
ち込みエネルギー30KeV、ドーズ量2×1015/cm
2 をもってイオン注入し、Nチャネルトランジスタ形成
領域のポリサイド層には、リンイオンを、打ち込みエネ
ルギー20KeV、ドーズ量2×1015/cm2 をもって
イオン注入した後、ポリサイド層をパターニングしてP
チャネルトランジスタ用P型ゲート電極3とNチャネル
トランジスタ用N型ゲート電極4とを形成する。
ジスタとNチャネルトランジスタとの形成領域を除く領
域のシリコン基板1にフィールド酸化膜2を形成し、全
面にポリシリコンとタングステンシリサイドとの積層膜
よりなるポリサイド層を形成する。Pチャネルトランジ
スタ形成領域のポリサイド層には、BF2 イオンを、打
ち込みエネルギー30KeV、ドーズ量2×1015/cm
2 をもってイオン注入し、Nチャネルトランジスタ形成
領域のポリサイド層には、リンイオンを、打ち込みエネ
ルギー20KeV、ドーズ量2×1015/cm2 をもって
イオン注入した後、ポリサイド層をパターニングしてP
チャネルトランジスタ用P型ゲート電極3とNチャネル
トランジスタ用N型ゲート電極4とを形成する。
【0019】次いで、Pチャネルトランジスタ形成領域
のシリコン基板1にボロン等のP型不純物をイオン注入
してP型のソース・ドレイン5を形成し、Nチャネルト
ランジスタ形成領域のシリコン基板1にリン等のN型不
純物をイオン注入してN型のソース・ドレイン6を形成
する。
のシリコン基板1にボロン等のP型不純物をイオン注入
してP型のソース・ドレイン5を形成し、Nチャネルト
ランジスタ形成領域のシリコン基板1にリン等のN型不
純物をイオン注入してN型のソース・ドレイン6を形成
する。
【0020】CVD法を使用して500Å厚の二酸化シ
リコン膜と3500Å厚のBPSG膜とを順次堆積して
絶縁膜7を形成する。このとき、ゲート電極3・4のポ
リサイド層に注入されていたイオンはシリサイド層を介
してポリシリコン層中に拡散する。なお、絶縁膜にはB
PSG膜のみでなく、SOGなどの塗布系絶縁膜を使用
してもよい。
リコン膜と3500Å厚のBPSG膜とを順次堆積して
絶縁膜7を形成する。このとき、ゲート電極3・4のポ
リサイド層に注入されていたイオンはシリサイド層を介
してポリシリコン層中に拡散する。なお、絶縁膜にはB
PSG膜のみでなく、SOGなどの塗布系絶縁膜を使用
してもよい。
【0021】絶縁膜7をパターニングして、Pチャネル
トランジスタのゲート電極3とNチャネルトランジスタ
のゲート電極4とにまたがるゲート電極接続用コンタク
トホール8とソース・ドレインコンタクトホール9とを
形成する。
トランジスタのゲート電極3とNチャネルトランジスタ
のゲート電極4とにまたがるゲート電極接続用コンタク
トホール8とソース・ドレインコンタクトホール9とを
形成する。
【0022】CVD法を使用して、接着層となるチタン
層(図示せず。)及びバリヤメタル層となる窒化チタン
層(図示せず。)を形成した後、タングステン層を形成
し、これをエッチバックしてゲート電極接続用コンタク
トホール8内にタングステン層10を、また、ソース・ド
レインコンタクトホール9内にタングステン層11を埋め
込む。なお、タングステン層の厚さをゲート電極の段差
の2倍程度に堆積すれば表面が平坦化するので、エッチ
バックしたときにコンタクトホール内に平坦にタングス
テン層を埋め込むことができる。
層(図示せず。)及びバリヤメタル層となる窒化チタン
層(図示せず。)を形成した後、タングステン層を形成
し、これをエッチバックしてゲート電極接続用コンタク
トホール8内にタングステン層10を、また、ソース・ド
レインコンタクトホール9内にタングステン層11を埋め
込む。なお、タングステン層の厚さをゲート電極の段差
の2倍程度に堆積すれば表面が平坦化するので、エッチ
バックしたときにコンタクトホール内に平坦にタングス
テン層を埋め込むことができる。
【0023】次いで、アルミニウム膜を形成し、これを
パターニングしてゲート配線層12とソース・ドレイン配
線層13とを形成する。
パターニングしてゲート配線層12とソース・ドレイン配
線層13とを形成する。
【0024】第2実施例 図3、図4(a)、図4(b)参照 図4(a)は、図3のC−C′折線断面図であり、図4
(b)は、図3のD−D′折線断面図であり、図1、図
2(a)、図2(b)に示した部材と同一の部材は同一
記号で示してある。
(b)は、図3のD−D′折線断面図であり、図1、図
2(a)、図2(b)に示した部材と同一の部材は同一
記号で示してある。
【0025】この実施例は、ゲート電極接続用コンタク
トホール10がゲート配線層12の幅より大きく形成されて
おり、ゲート電極相互間のコンタクト面積が大きくなっ
ている。トランジスタのレイアウト上余裕のある場合に
はこの構造が有利である。
トホール10がゲート配線層12の幅より大きく形成されて
おり、ゲート電極相互間のコンタクト面積が大きくなっ
ている。トランジスタのレイアウト上余裕のある場合に
はこの構造が有利である。
【0026】第3実施例 図5、図6(a)、図6(b)参照 図6(a)は、図5のE−E′折線断面図であり、図6
(b)は、図5のF−F′折線断面図であり、図1、図
2(a)、図2(b)に示した部材と同一の部材は同一
記号で示してある。
(b)は、図5のF−F′折線断面図であり、図1、図
2(a)、図2(b)に示した部材と同一の部材は同一
記号で示してある。
【0027】この実施例は、ソース・ドレインコンタク
トホール9にタングステン層を埋め込む工程が省略さ
れ、ゲート接続用コンタクトホール8にタングステン層
10を埋め込む工程と同一の工程をもってタングステンよ
りなるソース・ドレイン配線14を形成するものである。
トホール9にタングステン層を埋め込む工程が省略さ
れ、ゲート接続用コンタクトホール8にタングステン層
10を埋め込む工程と同一の工程をもってタングステンよ
りなるソース・ドレイン配線14を形成するものである。
【0028】なお、ゲート電極としてポリサイドゲート
を使用する場合について説明したが、サリサイドゲート
を使用する場合にも同一の効果が得られることは言うま
でもない。
を使用する場合について説明したが、サリサイドゲート
を使用する場合にも同一の効果が得られることは言うま
でもない。
【0029】
【発明の効果】以上説明したとおり、本発明に係る相補
型MISトランジスタ及びその製造方法においては、P
チャネルトランジスタのゲート電極とNチャネルトラン
ジスタのゲート電極との間の不純物の相互拡散が防止さ
れ、また、分離された二つのゲート電極にまたがるよう
に導電層が埋め込まれて分離されたゲート電極が相互に
接続されているので、トランジスタの占める面積が減少
するとゝもに、ゲート電極相互間の接触抵抗が低減し、
表面が平坦化することによって、相補型MISトランジ
スタの高速動作と微細な多層配線の形成とが可能になる
という効果が得られた。
型MISトランジスタ及びその製造方法においては、P
チャネルトランジスタのゲート電極とNチャネルトラン
ジスタのゲート電極との間の不純物の相互拡散が防止さ
れ、また、分離された二つのゲート電極にまたがるよう
に導電層が埋め込まれて分離されたゲート電極が相互に
接続されているので、トランジスタの占める面積が減少
するとゝもに、ゲート電極相互間の接触抵抗が低減し、
表面が平坦化することによって、相補型MISトランジ
スタの高速動作と微細な多層配線の形成とが可能になる
という効果が得られた。
【図1】本発明の第1実施例に係る相補型MISトラン
ジスタの平面図である。
ジスタの平面図である。
【図2】(a)は図1のA−A′折線断面図であり、
(b)は図1のB−B′折線断面図である。
(b)は図1のB−B′折線断面図である。
【図3】本発明の第2実施例に係る相補型MISトラン
ジスタの平面図である。
ジスタの平面図である。
【図4】(a)は図3のC−C′折線断面図であり、
(b)は図3のD−D′折線断面図である。
(b)は図3のD−D′折線断面図である。
【図5】本発明の第3実施例に係る相補型MISトラン
ジスタの平面図である。
ジスタの平面図である。
【図6】(a)は図5のE−E′折線断面図であり、
(b)は図5のF−F′折線断面図である。
(b)は図5のF−F′折線断面図である。
【図7】(a)は従来技術に係る相補型MISトランジ
スタの平面図であり、(b)は(a)のG−G′折線断
面図である。
スタの平面図であり、(b)は(a)のG−G′折線断
面図である。
【図8】(a)は従来技術に係る相補型MISトランジ
スタの平面図であり、(b)は(a)のH−H′折線断
面図である。
スタの平面図であり、(b)は(a)のH−H′折線断
面図である。
1 半導体基板 2 フィールド絶縁膜 3 P型ゲート電極 4 N型ゲート電極 5 Pチャネルトランジスタのソース・ドレイン 6 Nチャネルトランジスタのソース・ドレイン 7 絶縁膜 8 ゲート電極接続用コンタクトホール 9 ソース・ドレインコンタクトホール 10・11 埋め込み導電層 12 ゲート配線層 13・14 ソース・ドレイン配線層
Claims (4)
- 【請求項1】 単一の半導体基板上に、相互に異なる導
電型領域を有し、各領域毎に相異なる導電型のチャネル
の電界効果トランジスタを有する相補型MISトランジ
スタにおいて、 Pチャネルトランジスタのゲート電極(3)とNチャネ
ルトランジスタのゲート電極(4)とは分離され、 前記Pチャネルトランジスタのゲート電極(3)はP型
半導体よりなり、前記Nチャネルトランジスタのゲート
電極(4)はN型半導体よりなり、 前記Pチャネルトランジスタのゲート電極(3)と前記
Nチャネルトランジスタのゲート電極(4)とにまたが
ってゲート電極接続用コンタクトホール(8)が形成さ
れ、 該ゲート電極接続用コンタクトホール(8)に導電層
(10)が埋め込まれて前記Pチャネルトランジスタのゲ
ート電極(3)と前記Nチャネルトランジスタのゲート
電極(4)とが相互に接続されてなることを特徴とする
相補型MISトランジスタ。 - 【請求項2】 前記Pチャネルトランジスタ及び前記N
チャネルトランジスタのソース・ドレインのコンタクト
ホール(9)には、それぞれ前記ゲート電極接続用コン
タクトホール(8)に埋め込まれた導電層(10)と同一
の導電層(11)が埋め込まれてなることを特徴とする請
求項1記載の相補型MISトランジスタ。 - 【請求項3】 前記Pチャネルトランジスタ及び前記N
チャネルトランジスタのソース・ドレインのコンタクト
ホール(9)を埋めて前記ゲート電極接続用コンタクト
ホール(8)に埋め込まれた導電層(10)と同一の導電
層よりなるソース・ドレイン配線(14)が形成されてな
ることを特徴とする請求項1記載の相補型MISトラン
ジスタ。 - 【請求項4】 単一の半導体基板上に、相互に異なる導
電型領域を形成し、各領域毎に相異なる導電型のチャネ
ルの電界効果トランジスタを形成する相補型MISトラ
ンジスタの製造方法において、 Pチャネルトランジスタのゲート電極(3)とNチャネ
ルトランジスタのゲート電極(4)とを分離する工程
と、 前記Pチャネルトランジスタのゲート電極(3)にはP
型不純物を導入し、前記Nチャネルトランジスタのゲー
ト電極(4)にはN型不純物を導入する工程と、 前記Pチャネルトランジスタのゲート電極(3)と前記
Nチャネルトランジスタのゲート電極(4)とを覆って
絶縁膜(7)を形成し、該絶縁膜(7)に前記Pチャネ
ルトランジスタのゲート電極(3)と前記Nチャネルト
ランジスタのゲート電極(4)とにまたがるゲート電極
接続用コンタクトホール(8)を形成する工程と、 該ゲート電極接続用コンタクトホール(8)に導電層
(10)を埋め込む工程とを有することを特徴とする相補
型MISトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4172475A JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型misトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4172475A JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型misトランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621372A true JPH0621372A (ja) | 1994-01-28 |
Family
ID=15942681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4172475A Withdrawn JPH0621372A (ja) | 1992-06-30 | 1992-06-30 | 相補型misトランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0621372A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
WO2011099095A1 (ja) * | 2010-02-09 | 2011-08-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-06-30 JP JP4172475A patent/JPH0621372A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
KR20020050970A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자 및 그 제조방법 |
WO2011099095A1 (ja) * | 2010-02-09 | 2011-08-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP2011165873A (ja) * | 2010-02-09 | 2011-08-25 | Panasonic Corp | 半導体装置及びその製造方法 |
US8779524B2 (en) | 2010-02-09 | 2014-07-15 | Panasonic Corporation | Semiconductor device |
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