KR20050002949A - 반도체 소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 38
- 239000010410 layer Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000012421 spiking Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Manufacturing & Machinery (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 캡핑 절연막 및 라이너 질화막 공정을 따로 진행하지 않고 질화막을 에치시 제어하여 상기 질화막을 소정부분 남겨둠으로써 상기 질화막으로 위의 두가지 공정을 대체하는 새로운 반도체 소자의 제조방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 폴리를 증착하고 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 기판 상부 전면에 질화막을 형성하는 단계, 상기 질화막을 상기 기판 상부에 소정 두께 남도록 식각하여 상기 게이트 전극 측벽에 사이드월을 형성하는 단계, 상기 게이트 전극과 사이드월을 마스크로 상기 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 기판 상부 전면에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적은 기판 상부에 형성된 게이트 전극, 상기 게이트 전극 측벽에 형성된 제 1영역과 측벽 이외의 상기 기판 상부에 소정 두께로 형성된 제 2영역으로 형성된 사이드월, 상기 사이드월을 포함한 기판 상부 전면에 형성된 층간 절연막 및 상기 사이드월의 제2영역 하부의 기판에 형성된 소오스/드레인 영역을 포함하는 반도체 소자에 의해서도 달성된다.
따라서, 본 발명의 반도체 소자의 제조방법은 사이드월 형성공정에서 캡핑 절연막 및 라이너 질화막 공정을 따로 진행하지 않고 질화막을 에치시 IEP방법으로제어하여 질화막을 소정부분 남겨둠으로써 공정의 간소화 및 공정의 간소화에 따른 반도체 소자의 제작단가를 낮출 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 캡핑 절연막 및 라이너 질화막 공정을 따로 진행하지 않고 질화막을 에치시 제어하여 상기 질화막을 소정부분 남겨둠으로써 상기 질화막으로 위의 두가지 공정을 대체하는 새로운 반도체 소자의 제조방법에 관한 것이다.
최근, DRAM 장치의 직접도가 증가되면서 칩 사이즈 및 디자인 룰(Design Rule)이 작아짐으로 인하여 워드라인 사이에 형성되는 절연막에 보이드(Void)가 발생된다. 메모리 콘택을 형성하기 위한 이후 공정에서 도전성 물질의 증착시에 상기 보이드에도 도전성 물질이 형성됨에 따라 메모리 콘택간에 숏트(Short) 현상이 발생되어 반도체 소자의 생산 수율(yield)을 저하시키는 원인이 되고 있다.
이하, 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이 소자 분리막(1)이 형성된 반도체 기판의 표면에 게이트 산화막(도시하지 않았음)을 형성하고 상기 게이트 산화막상에 폴리실리콘막을 형성한 후에 포토 및 식각 공정으로 상기 폴리실리콘막을 선택적으로 제거하여 반도체 기판상에 일방향으로 정렬되는 복수개의 게이트 전극(2)을 형성한다. 후에 캡핑 절연막(3)을 열 산화공정으로 형성후 질화막(4)을 증착한다.
이어, 도 1b에 도시된 바와 같이 상기 질화막을 에치백(Etch-back)하여 측벽(5)을 형성한다. 후에 이온주입 공정으로 소오스/드레인(Source/Drain; 이하 S/D) 불순물 영영(6)을 형성한다.
이어, 도 1c에 도시된 바와 같이 S/D영역이 형성된 기판에 질화막을 형성한다. 상기 질화막은 소자분리막의 스파이킹 방지를 위해 형성한다.
그리고, 도 1d에 도시된 바와 같이 상기 게이트 전극 사이의 공간이 채워지도록 상기 기판의 전면에 BPSG(Boron Phosphorus Silicate Glass)막을 증착하여 갭필(gap fill)막(8)을 형성하고, CMP(Chemical Mechanical Polishing) 공정으로 상기 갭필막의 표면을 평탄화한다.
상기의 반도체 소자의 제조공정은 여러가지 공정들로 인하여 반도체 소자의 원가가 상승하는 문제점이 있다.
따라서, 본 발명은 캡핑 절연막 및 라이너 질화막 공정을 따로 진행하지 않고 질화막을 에치시 제어하여 상기 질화막을 소정부분 남겨둠으로써 상기 질화막으로 위의 두가지 공정을 대체하는 반도체 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
도 1은 종래기술에 의한 반도체 제조 방법.
도 2는 본 발명에 의한 반도체 제조 방법.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 폴리를 증착하고 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 기판 상부 전면에 질화막을 형성하는 단계, 상기 질화막을 상기 기판 상부에 소정 두께 남도록 식각하여 상기 게이트 전극 측벽에 사이드월을 형성하는 단계, 상기 게이트 전극과 사이드월을 마스크로 상기 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 기판 상부 전면에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적은 기판 상부에 형성된 게이트 전극, 상기 게이트 전극 측벽에 형성된 제 1영역과 측벽 이외의 상기 기판 상부에 소정 두께로 형성된 제 2영역으로 형성된 사이드월, 상기 사이드월을 포함한 기판 상부 전면에 형성된 층간 절연막 및 상기 사이드월의 제2영역 하부의 기판에 형성된 소오스/드레인 영역을포함하는 반도체 소자에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명에 따른 반도체 소자의 제조방법은 소정의 구조물이 형성된 기판에 폴리를 증착하고 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 기판 상부 전면에 질화막을 형성하는 단계, 상기 질화막을 상기 기판 상부에 소정 두께 남도록 식각하여 상기 게이트 전극 측벽에 사이드월을 형성하는 단계, 상기 게이트 전극과 사이드월을 마스크로 상기 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계 및 상기 기판 상부 전면에 층간 절연막을 형성하는 단계로 구성된다.
상기 게이트 전극 형성 이후, 상기 게이트 전극을 열산화하여 상기 게이트 전극 표면에 폴리 산화막을 형성하는 단계 및 상기 폴리 산화막이 형성된 게이트 전극을 마스크로 상기 기판에 저농도의 이온을 주입하여 LDD 영역을 형성하는 단계를 더 포함할 수 있다.
도 2a 내지 도 2d는 종래 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 소자 분리막(11)이 형성된 반도체 기판의 표면에 게이트 산화막을 형성하고 상기 게이트 산화막상에 폴리실리콘막을 형성한 후에 포토 및 에치 공정으로 상기 폴리실리콘막을 선택적으로 제거하여 반도체 기판상에 일방향으로 정렬되는 복수개의 게이트 전극(12)을 형성한다.
이때, 상기 게이트 전극을 열산화하여 게이트 전극 표면에 폴리 산화막을 형성하고, 폴리 산화막이 형성된 게이트 전극을 마스크로 기판에 저농도의 이온을 주입하여 LDD 영역을 형성할 수도 있다.
이어서 게이트 전극이 형성된 기판의 전면에 질화막(13)을 형성한다.
상기 질화막은 LPCVD(low pressure chemical vapor deposition)방식으로 1000~1400Å의 두께로 형성하는 것이 바람직하다.
종래의 반도체 공정은 질화막의 형성전에 후공정의 소오스/드레인 이온주입시 하부 기판의 Si 데미지를 방지하기 위하여 캡핑 산화막을 형성하고 질화막을 형성하는데 본 발명은 캡핑 산화막의 형성없이 바로 질화막을 형성한다.
이어, 도 2b에 도시된 바와 같이 상기 질화막에 에치공정을 진행하여 상기 게이트 전극 측벽에 사이드월(14)을 형성한다. 후에 게이트 전극과 사이드월을 마스크로 기판에 이온주입 공정으로 S/D 영역(15)을 형성한다.
상기 사이드월을 형성하기 위하여 에치공정을 진행 시 상기 질화막을 IEP(Interferometric Endpoint)를 이용하여 질화막의 두께가 약 200~400Å정도 될때까지 에치공정을 진행하고 S/D 이온주입공정을 진행한다.
IEP란 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 IEP를 이용하여 질화막을 원하는 두께로 남겨두는 에치공정을 진행할 수 있다.
200~400Å의 두께로 남아있는 상기 질화막이 이온 주입시 발생하는 하부 기판의 실리콘 데이지를 방지하는 캡핑 절연막 역할을 하는 동시에 콘택의 가장자리에치시 발생할 수 있는 STI 스파이킹 방지를 위한 역할도 하게 된다.
그리고, 도 2c에 도시된 바와 같이 상기 기판의 전면에 BPSG막 또는 PSG막을 증착하여 절연막(16)을 형성하고, CMP 공정으로 상기 절연막의 표면을 평탄화한다.
상기 절연막은 폴리사이의 갭이 충분히 채워질 수 있도록 증착하며 증착후에 절연막의 치밀화를 위하여 열처리를 진행한다.
상기 열처리는 700℃에서 40분간 진행하는 것이 바람직하다.
후에 상기 절연막의 소정부분 제거하여 콘텍홀을 형성하고 금속배선공정을 행하여 반도체 소자를 제조한다.
상기의 공정으로 제조된 반도체 소자는 기판 상부에 형성된 게이트 전극, 상기 게이트 전극 표면에 형성된 폴리 산화막, 상기 게이트 전극 측벽에 형성된 제 1영역과 측벽 이외의 상기 기판 상부에 소정 두께로 형성된 제 2영역으로 형성된 사이드월, 상기 사이드월을 포함한 기판 상부 전면에 형성된 층간 절연막, 상기 사이드월의 제1영역 하부의 기판에 형성된 LDD 영역 및 상기 사이드월의 제 2영역 하부의 기판에 형성된 소오스/드레인 영역으로 구성된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 제조방법은 사이드월 형성공정에서 캡핑 절연막 및 라이너 질화막 공정을 따로 진행하지 않고 질화막을 에치시 IEP방법으로 제어하여 질화막을 소정부분 남겨둠으로써 공정의 간소화 및 공정의 간소화에 따른 반도체 소자의 제작단가를 낮출 수 있는 효과가 있다.
Claims (9)
- 소정의 구조물이 형성된 기판에 폴리를 증착하고 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 기판 상부 전면에 질화막을 형성하는 단계;상기 질화막을 상기 기판 상부에 소정 두께 남도록 식각하여 상기 게이트 전극 측벽에 사이드월을 형성하는 단계;상기 게이트 전극과 사이드월을 마스크로 상기 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계; 및상기 기판 상부 전면에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 게이트 전극 형성 이후, 상기 게이트 전극을 열산화하여 상기 게이트 전극 표면에 폴리 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 폴리 산화막을 형성 이후, 상기 폴리 산화막이 형성된 게이트 전극을마스크로 상기 기판에 저농도의 이온을 주입하여 LDD 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 사이드월을 형성하는 단계에서, 상기 질화막의 식각시 식각 정지점을 IEP 방식에 의해 수행하여 상기 질화막이 상기 기판 상부에 소정 두께 남도록 하는 반도체 소자의 제조 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 기판 상부에 잔류하는 상기 질화막은 200~400Å이 되도록 하는 반도체 소자의 제조방법.
- 제 5항에 있어서,상기 질화막은 1000~1400Å의 두께로 형성하는 반도체 소자의 제조방법.
- 기판 상부에 형성된 게이트 전극;상기 게이트 전극 측벽에 형성된 제 1영역과 측벽 이외의 상기 기판 상부에 소정 두께로 형성된 제 2영역으로 형성된 사이드월;상기 사이드월을 포함한 기판 상부 전면에 형성된 층간 절연막; 및상기 사이드월의 제2영역 하부의 기판에 형성된 소오스/드레인 영역을 포함하는 반도체 소자.
- 제 7항에 있어서,상기 게이트 전극 표면에 형성된 폴리 산화막을 더 포함하는 반도체 소자.
- 제 7항 또는 제 8항에 있어서,상기 사이드월의 제1영역 하부의 기판에 형성된 LDD 영역을 더 포함하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042300A KR100520514B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042300A KR100520514B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자 및 그의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20050002949A true KR20050002949A (ko) | 2005-01-10 |
| KR100520514B1 KR100520514B1 (ko) | 2005-10-11 |
Family
ID=37218201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0042300A KR100520514B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100520514B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744239B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
-
2003
- 2003-06-27 KR KR10-2003-0042300A patent/KR100520514B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100744239B1 (ko) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
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|---|---|
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| FPAY | Annual fee payment |
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