CN110649028A - 改进填充窗口的方法、集成电路及其形成方法 - Google Patents

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Abstract

本申请的各个实施例涉及IC及其形成方法。在一些实施例中，IC包括集成在衬底中的存储器区和逻辑区。在存储器区上设置多个存储器单元结构。在逻辑区上设置多个逻辑器件。沿逻辑器件的侧壁表面设置侧壁间隔件，但不沿存储器单元结构的侧壁表面设置侧壁间隔件。因此，与在存储器区和逻辑区中同时形成侧壁间隔件的方法相比，扩大了相邻的存储器单元结构之间的层间电介质(ILD)填充窗口。因此，将减少或消除空隙形成，并且将改善器件质量。本发明的实施例还提供了改进填充窗口的方法。

Description

改进填充窗口的方法、集成电路及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及改进填充窗口的方法、集成电路及其形成方法。
背景技术
在过去的几十年，集成电路(IC)制造产业已经经历了指数增长。随着IC的发展，功能密度(即，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，可以创建的最小组件(或线))减小。IC发展的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是在同一半导体芯片上集成存储器件与逻辑器件，从而使得存储器件支持逻辑器件的操作。高k金属栅极(HKMG)技术是使用金属栅电极和高k栅极介电层制造半导体器件。
发明内容
根据本发明的一方面，提供了一种集成电路(IC)，包括：存储器区和逻辑区，集成在衬底中；多个存储器单元结构，设置在所述存储器区上，其中，所述多个存储器单元结构中的存储器单元结构包括分别设置在所述衬底上方的一对控制栅电极和设置在所述一对控制栅电极的相对侧上的一对选择栅电极；多个逻辑器件，设置在所述逻辑区上，其中，所述多个逻辑器件中的逻辑器件包括通过逻辑栅极电介质与所述衬底分离的逻辑栅电极；侧壁间隔件，沿所述逻辑栅电极的侧壁表面设置；以及接触蚀刻停止层(CESL)，设置为沿着所述衬底的顶面，在所述存储器区内沿着所述一对选择栅电极的侧壁表面向上延伸，并且在所述逻辑区内沿着所述侧壁间隔件的侧壁表面向上延伸；其中，所述接触蚀刻停止层(CESL)与所述一对选择栅电极的侧壁表面直接接触，并且通过所述侧壁间隔件与所述逻辑栅电极的侧壁表面分离。
根据本发明的另一方面，提供了一种形成集成电路(IC)的方法，所述方法包括：提供包括存储器区和逻辑区的衬底；形成并图案化多层膜以在所述存储器区上形成多个存储器单元结构；在所述多个存储器单元结构上方形成伪覆盖层；在所述逻辑区上形成多个逻辑器件，所述多个逻辑器件中的逻辑器件包括通过逻辑栅极电介质与所述衬底分离的逻辑栅电极；其中，所述伪覆盖层覆盖所述多个存储器单元结构，沿着所述逻辑栅电极的侧壁表面形成侧壁间隔件；从所述存储器区中去除所述伪覆盖层；以及在所述多个存储器单元结构之间和上方填充下部层间介电层。
根据本发明的又一方面，提供了一种形成集成电路(IC)的方法，所述方法包括：提供包括存储器区和逻辑区的衬底；形成并图案化多层膜以在所述存储器区上形成多个存储器单元结构；形成并图案化保护所述多个存储器单元结构的伪覆盖层；形成并图案化逻辑栅极介电层和多晶硅层，以在所述逻辑区上形成多个逻辑器件，所述多个逻辑器件中的逻辑器件包括堆叠在所述逻辑区上的逻辑栅电极和逻辑栅极电介质；其中，所述伪覆盖层覆盖所述多个存储器单元结构，沿着所述逻辑栅电极的侧壁表面形成侧壁间隔件；从所述存储器区中去除所述伪覆盖层；在所述存储器区内的一对选择栅电极的相对侧上并且在所述逻辑区内的所述逻辑栅电极的相对侧上形成源极/漏极区；沿所述多个存储器单元结构和所述多个逻辑器件的轮廓形成接触蚀刻停止层(CESL)；以及在所述多个存储器单元结构之间和上方填充下部层间介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1和图2示出集成电路(IC)的一些实施例的各个截面图，其中，该集成电路包括具有边界侧壁间隔件的嵌入式存储器边界结构。
图3示出图1的IC的一些额外的实施例的截面图。
图4-图26示出用于形成IC的方法的一些实施例的一系列截面图，其中，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。
图27示出图4-图26的方法的一些实施例的流程图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。甚至更多地，术语“第一”、“第二”、“第三”、“第四”等仅是通用标识符，并且因此可以在各个实施例中互换。例如，尽管在一些实施例中元件(例如开口)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。
根据利用嵌入式存储器技术制造集成电路(IC)的一些方法，首先在衬底的存储器区上形成存储器件，其中，形成存储器件包括形成一对由介电材料绝缘的浮置栅电极，在浮置栅电极上方形成一对控制栅电极，以及在该对控制栅电极的相对两侧上形成一对选择栅极。然后，通过伪覆盖层覆盖并保护存储器件，以及逻辑栅电极形成在靠近存储器区的逻辑区上并且通过逻辑栅极电介质与衬底分离。然后，去除伪覆盖层以暴露形成的存储器件，并且在存储器件的选择栅电极和逻辑器件的逻辑栅电极的侧壁表面上形成侧壁间隔件。后续在存储器件的选择栅电极和逻辑器件的逻辑栅电极旁边的衬底内形成源极/漏极区。
使用上述方法的挑战是在选择栅电极的侧壁表面上形成侧壁间隔件进一步缩窄了相邻的选择栅电极之间的横向间隔。由于存储器件具有比逻辑器件更高的栅极高度，因此相邻的选择栅电极之间的窄的横向间隔将导致用于存储器件的后续层间介电(ILD)材料填充的高纵横比。结果，可以在相邻的存储器单元之间形成空隙。空隙可能在后续的制造工艺期间导致缺陷。例如，当形成插塞或接触件时，蚀刻填充的层间介电材料以形成填充有导电材料的沟槽。层间介电材料内的空隙可能引入不希望的短路或桥接。
鉴于前述内容，本申请的各个实施例涉及包括嵌入式存储器的集成电路(IC)和用于形成IC的方法。在一些实施例中，IC包括集成在衬底中的存储器区和逻辑区。在存储器区上设置存储器单元结构。在逻辑区上设置逻辑器件。沿逻辑器件的侧壁表面设置侧壁间隔件，但不沿存储器单元结构的侧壁表面设置侧壁间隔件。结果，稍后形成的接触蚀刻停止层(CESL)可以接触逻辑区内的侧壁间隔件并直接接触存储器区内的存储器单元结构。因此，与在存储器区和逻辑区中同时形成侧壁间隔件的方法相比，扩大了相邻的存储器单元结构之间的层间电介质(ILD)填充间隔。因此，将减少或消除空隙形成，并且将改善器件质量。
图1示出根据一些实施例的IC 100的截面图。IC 100具有包括存储器区104m和逻辑区104l的衬底104。在存储器区104m上设置多个存储器单元结构108a、108b，在逻辑区1041上设置逻辑器件110。在多个存储器单元结构108a、108b和逻辑器件110之间和上方填充层间介电(ILD)层162。在一些实施例中，侧壁间隔件160设置在逻辑器件110旁边，并且不存在于存储器单元结构108b中。因此，与其中在存储器单元结构108a、108b旁边形成侧壁间隔件160的存储器件相比，相邻的存储器单元结构之间(例如，存储器单元结构108a和108b之间)的间隔变宽。因此，层间介电(ILD)层162更好地填充在间隔中，并且减少或消除其中的空隙。注意，为了简明，在图1中仅标记存储器单元结构108b的组件并在下文中进行描述，然而，图1中未示出或标记的存储器单元结构108a和其他存储器单元结构可具有与存储器单元结构108b相同或不同的组件。
衬底104可以包括例如块状硅衬底、Ⅲ-Ⅴ族衬底、绝缘体上硅(SOI)衬底、或一些其他合适的半导体衬底。在一些实施例中，存储器单元结构108b包括一对单独的存储器源极/漏极区126、公共存储器源极/漏极区128和一对选择性导电的存储器沟道130。单独的存储器源极/漏极区126和公共存储器源极/漏极区128位于衬底104的顶部中，并且公共存储器源极/漏极区128在单独的存储器源极/漏极区126之间横向间隔开。此外，单独的存储器源极/漏极区126和公共存储器源极/漏极区128是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区。选择性导电的存储器沟道130是掺杂的半导体区，其中，掺杂的半导体区具有与第一掺杂类型相对的第二掺杂类型(例如，p型或n型)。
在选择性导电的存储器沟道130上堆叠一对浮置栅极介电层132、一对浮置栅电极134、一对控制栅极介电层136和一对控制栅电极138。为了便于说明，仅浮置栅极介电层132中的一个标记为132，仅浮置栅电极134中的一个标记为134，仅控制栅极介电层136中的一个标记为136，并且仅控制栅电极138中的一个标记为138。浮置栅极介电层132分别位于选择性导电的存储器沟道130上方，并且可以是或者另外包括例如氧化硅或一些其他合适的电介质。浮置栅电极134分别位于浮置栅极介电层132上方，控制栅极介电层136分别位于浮置栅电极134上方，以及控制栅电极138分别位于控制栅极介电层136上方。在一些实施例中，一对控制栅极硬掩模210分别位于控制栅电极138上方。控制栅极硬掩模210均可以是或另外包括例如氮化硅、氧化硅、一些其他合适的电介质或前述的任何组合。在一些可选实施例中，控制栅极硬掩模210中的一些或全部可以不存在于最终的器件结构中。控制栅电极138和浮置栅电极134可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。控制栅极介电层136可以是或包括例如氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，控制栅极介电层136均包括ONO膜，从而使得控制栅极介电层136均包括下部氧化物层、上部氧化物层和夹置于下部氧化物层和上部氧化物层之间的中间氮化物层。
一对控制栅极间隔件140位于每个浮置栅电极134上方。每个浮置栅电极的控制栅极间隔件140分别加衬里于每个相应的控制栅电极138的相对侧壁。为了便于说明，仅一些控制栅极间隔件140标记为140。浮置栅极间隔件142分别位于选择性导电的存储器沟道130上方，其中，每个浮置栅极间隔件142通过相应的一个浮置栅电极134与公共存储器源极/漏极区128横向间隔开。此外，浮置栅极间隔件142均加衬里于相应的一个浮置栅电极134的侧壁。控制栅极间隔件140和浮置栅极间隔件142可以是或另外包括例如氮化硅、氧化硅、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，控制栅极间隔件140均为ONO膜，为了便于说明，未示出其组分。
擦除栅电极144和擦除栅极介电层146位于公共存储器源极/漏极区128上方，并且横向地位于浮置栅电极134之间。擦除栅电极144位于擦除栅极介电层146上方，并且在一些实施例中，具有分别与控制栅电极138的顶面齐平的顶面。擦除栅极介电层146成为擦除栅电极144的下侧的杯状物以使擦除栅电极144与公共存储器源极/漏极区128垂直间隔开，并且使擦除栅电极144与浮置栅电极134和控制栅极间隔件140横向间隔开。擦除栅电极144可以是或另外包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。擦除栅极介电层146可以是或另外包括例如氧化硅、氮化硅或一些其他合适的电介质。
在选择性导电的存储器沟道130上堆叠一对选择栅极介电层148和一对选择栅电极150。为了便于说明，仅选择栅极介电层148中一个标记为148。选择栅极介电层148分别位于选择性导电的存储器沟道130上方，每个选择栅极介电层148通过相应的一个浮置栅电极134与公共存储器源极/漏极区128横向间隔开。选择栅极介电层148可以是或另外包括例如氧化硅、氮化硅或一些其他合适的电介质。选择栅电极150可以是或另外包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。
存储器单元结构108b可以是或包括例如第三代嵌入式超闪(ESF3)存储器、第一代嵌入式超闪(ESF1)存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器，或一些其他合适类型的存储器。
逻辑器件110可以是或另外包括例如绝缘的场效应晶体管(IGFET)、金属氧化物半导体场效应晶体管(MOSFET)、双扩散的金属氧化物半导体(DMOS)器件、双极互补金属氧化物半导体(CMOS)DMOS(BCD)器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。在一些实施例中，逻辑器件110包括一对逻辑源极/漏极区152和选择性导电的逻辑沟道154。此外，逻辑源极/漏极区152是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区。此外，选择性导电的逻辑沟道154是具有第二掺杂类型(例如，p型或n型)的掺杂的半导体区，其中，第一掺杂类型与第二掺杂类型相对。
逻辑栅极介电层156位于选择性导电的逻辑沟道154上方，并且逻辑栅电极158位于逻辑栅极介电层156上方。逻辑栅电极158可以是或另外包括导电材料，例如掺杂的多晶硅或一些其他合适的导电材料。逻辑栅极介电层156可以是或另外包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述材料的任何组合。如本文所用，高k电介质是介电常数k大于约3.9的电介质。
在一些实施例中，侧壁间隔件160加衬里于逻辑栅电极158和逻辑栅极介电层156的侧壁表面。侧壁间隔件160可以是或另外包括例如氮化硅、氧化硅或一些其他合适的电介质。此外，在一些实施例中，接触蚀刻停止层(CESL)166设置为沿着衬底104的顶面，在存储器区104m内沿着一对选择栅电极150的侧壁表面向上延伸，并且在逻辑区104l内沿着侧壁间隔件160的侧壁表面向上延伸。接触蚀刻停止层(CESL)166与一对选择栅电极150的侧壁表面直接接触，并且通过侧壁间隔件160与逻辑栅电极158的侧壁表面分离。层间介电(ILD)层162设置在接触蚀刻停止层(CESL)166上，覆盖存储器单元结构108a、108b和逻辑器件110。层间介电(ILD)层162可以是或另外包括例如氧化硅、氮化硅、低k电介质、一些其他合适的电介质或前述材料的任何组合。如本文所用，低k电介质是介电常数k小于约3.9的电介质。此外，在一些实施例中，接触通孔164延伸穿过层间介电(ILD)层162至逻辑源极/漏极区152和单独的存储器源极/漏极区126。接触通孔164是导电的并且可以是或另外包括例如钨、铝铜、铜、铝、一些其他合适的金属或一些其他合适的导电材料。
在一些实施例中，硅化物焊盘312分别位于逻辑源极/漏极区152、单独的存储器源极/漏极区126、擦除栅电极144、选择栅电极150和/或逻辑栅电极158上方。为了便于说明，仅一些硅化物焊盘312标记为312。硅化物焊盘312可以是或另外包括例如硅化镍或一些其他合适的硅化物。
参考图2，提供图1中的存储器单元结构108b的一些实施例的放大的截面图200。在一些实施例中，控制栅极介电层136包括下部氧化物层118l、位于下部氧化物层118l上方的上部氧化物层118u，以及垂直地夹置于下部氧化物层118l和上部氧化物层118u之间的中间氮化物层118m。控制栅极间隔件140也可以包括夹置于两个氧化物层之间的中间氮化物层。
参考图3，提供了图1和图2的IC的一些额外的实施例的截面图300。如图所示，在一些实施例中，逻辑栅极介电层156是高k电介质并且逻辑栅电极158是金属。选择栅电极150、擦除栅电极144、控制栅电极138和浮置栅电极134是掺杂的多晶硅。
第一逻辑器件110a和第二逻辑器件110b位于衬底104的逻辑区1041上，并且通过横向地位于第一和第二逻辑器件110a、110b之间的逻辑隔离结构310物理地隔离且电隔离。逻辑隔离结构310可以是或包括例如STI结构、DTI结构或一些其他合适的隔离结构。第一和第二逻辑器件110a、110b均可以是例如IGFET、MOSFET、DMOS器件、BCD器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。在一些实施例中，第一逻辑器件110a是IGFET，并且第二逻辑器件110b是功率MOFSET，第二逻辑器件110b配置为在比第一逻辑器件110a更高的电压(例如，高一个数量级的电压)下操作。功率MOSFET可以是或另外包括例如双扩散金属氧化物半导体(DMOS)器件或一些其他合适的功率MOSFET。
第一和第二逻辑器件110a、110b均包括一对逻辑源极/漏极区152和选择性导电的逻辑沟道154。为了便于说明，仅一些逻辑源极/漏极区152标记为152。每对逻辑源极/漏极区152位于衬底104的顶部中并且横向地间隔开。此外，每对逻辑源极/漏极区152是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区。选择性导电的逻辑沟道154是具有第二掺杂类型(例如，p型或n型)的掺杂的半导体区，其中，该第二掺杂类型与相应的一对逻辑源极/漏极区152的第一掺杂类型相对。
第一逻辑器件110a和第二逻辑器件110b可以针对不同的操作电压具有不同的栅极电介质组分。作为用于非限制性实例的实例，第一逻辑栅极介电层156a和逻辑栅电极158堆叠在第一逻辑器件110a的选择性导电的逻辑沟道154上，第二逻辑栅极介电层156b和逻辑栅电极158堆叠在第二逻辑器件110b的选择性导电的逻辑沟道154上而第一逻辑栅极介电层156a不存在于第二逻辑器件110b中。逻辑栅电极158可以是或另外包括例如金属或一些其他合适的导电材料。第一和第二逻辑栅极介电层156a、156b可以是或另外包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述材料的任何组合。在一些实施例中，第一逻辑栅极介电层156a是氧化硅和高k介电堆叠件，第二逻辑栅极介电层156b是较厚的氧化硅和高k介电堆叠件，并且逻辑栅电极158是金属。在一些实施例中，侧壁间隔件160包括分别加衬里于逻辑栅电极158的侧壁的多个侧壁间隔件。
下部ILD层162l和上部ILD层162u堆叠在衬底104上并容纳接触通孔164。为了便于说明，仅一些接触通孔164标记为164。下部ILD层1621至存储器单元结构108a和108b的两侧并且至第一和第二逻辑器件110a、110b的两侧。此外，下部ILD层162l的顶面与存储器单元结构108a和108b的顶面、单元边界结构的顶面、逻辑边界结构的顶面、第一逻辑器件110a的顶面和第二逻辑器件110b的顶面齐平(例如，共面或大致共面)。上部ILD层162u覆盖下ILD层162l、存储器单元结构108a和108b、单元边界结构、逻辑边界结构、第一逻辑器件110a和第二逻辑器件110b。下部ILD层和上部ILD层162l、162u可以是或另外包括例如氧化硅、氮化硅、低k电介质、一些其他合适的电介质或前述的任何组合。
此外，在一些实施例中，位于浮置栅电极134上方的控制栅极间隔件140是或者另外包括ONO膜，和/或硅化物焊盘312分别位于擦除栅电极144、选择栅电极150、逻辑源极/漏极区152，以及单独的存储器源极/漏极区126上方。为了便于说明，仅一个控制栅极间隔件140标记为140，并且仅一些硅化物焊盘312标记为312。例如，ONO膜可以均包括第一氧化物层140f、第二氧化物层140s和横向夹置于第一和第二氧化物层140f、140s之间的中间氮化物层140m。硅化物焊盘312可以是或另外包括例如硅化镍或一些其他合适的硅化物。
参考图4-图26，一系列截面图400-2600示出用于形成IC的方法的一些实施例，该IC包括在存储器区内没有侧壁间隔件的嵌入式存储器。
如图4的截面图400所示，制备包括存储器区104m和逻辑区1041的衬底104。在一些实施例中，牺牲下部衬垫层402'形成为覆盖衬底104，并且牺牲上部衬底层404'形成为覆盖牺牲下部衬垫层402'。牺牲下部衬垫层402'和牺牲上部衬垫层404'由不同材料形成，并且可以例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、热氧化或一些其他合适的生长或沉积工艺(多个沉积工艺)形成。如本文所使用的，具有后缀“(es)”的术语(例如，工艺)可以例如是单数或复数形式。牺牲下部衬垫层402'可以例如由氧化硅或一些其他合适的电介质形成，和/或牺牲上部衬垫层404'可以例如由氮化硅或一些其他合适的电介质形成。
如图5的截面图500所示，衬底104在存储器区104m内凹进，并且牺牲介电层502形成在存储器区104m内。在一些实施例中，图案化(根据掩蔽层504)牺牲上部衬垫层404'以形成与存储器区104m相对应的开口并覆盖逻辑区1041。前体层502'由衬底104的顶面形成，并且因此减小了存储器区104m内的该衬底104的顶面的高度。在一些实施例中，前体层502'是氧化物层并且通过湿工艺或热工艺形成。后续部分地去除前体层502'，并且前体层502'的下部剩余部分形成牺牲介电层502。
如图6的截面图600所示，可以去除牺牲介电层502和牺牲下部衬垫层402'(参见图5)，并且在存储器区104m中利用存储器介电层604进行替换并且在逻辑区1041中利用下部衬垫层402进行替换。去除牺牲上部衬垫层404'，并且在存储器区104m中利用形成在存储器介电层604上的存储器衬垫层602进行替换，并且在逻辑区104l中利用形成在下部衬垫层402上的上部衬垫层404进行替换。存储器衬垫层602和上部衬垫层404可以是沉积为一个共形层的介电材料。然后，蚀刻并图案化存储器区104m中的共形介电材料的部分，以使其顶面与逻辑区1041中的共形介电材料的部分的顶面对准。然后，穿过下部衬垫层402和/或上部衬垫层404形成隔离结构，其中，隔离结构包括位于逻辑区104l内的逻辑隔离结构310。隔离结构310将逻辑区104l划分为第一逻辑区104l1和第二逻辑区104l2。例如，第一逻辑区104l1可以支持在下文中形成的核心逻辑器件，而第二逻辑区104l2可以支持在下文中形成的高压逻辑器件。例如，高压逻辑器件可以是配置为在比核心逻辑器件更高的电压(例如，高一个数量级)下操作的逻辑器件。例如，逻辑隔离结构310可以包括介电材料，和/或可以是或另外包括例如STI结构、DTI结构或一些其他合适的隔离区。
在一些实施例中，用于形成逻辑隔离结构310和/或其他隔离结构(诸如存储器区104m内的隔离结构)的工艺包括利用逻辑隔离结构310和/或其他隔离结构的布局来图案化下部和上部衬垫层402、404，并且在下部衬垫层402和上部衬垫层404位于适当位置的情况下，利用布局对衬底104实施蚀刻以形成沟槽。形成填充沟槽的介电层，并且对介电层实施平坦化以到达上部衬垫层404从而在沟槽中形成隔离结构。介电层可以例如由氧化硅或一些其他合适的介电材料形成，和/或可以例如通过CVD、PVD、溅射或一些其他合适的沉积工艺来实施。例如，可以通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来实施平坦化。例如，可以使用光刻和蚀刻工艺来实施图案化。
如图7-图18的截面图700-1800所示，实施一系列制造工艺，以便由多层存储器膜在存储器区104m上形成存储器单元结构，同时在逻辑区1041上留下多层存储器膜的剩余部分。下面作为实例描述一些制造工艺并且不用于限制。
如图7的截面图700所示，去除存储器衬垫层602和存储器介电层604(参考图6)，并且在存储器区104m上形成存储器介电层706和浮置栅极层702。在一些实施例中，覆盖层704形成并图案化为用作掩蔽层，从而用于形成和图案化浮置栅极层702。在一些实施例中，覆盖层704可包括一个或多个介电层。例如，覆盖层704可以包括氮化硅层和形成在氮化硅层上的氧化硅层。覆盖层704形成并图案化为具有与存储器区104m相对应的开口，并且覆盖逻辑区1041。首先在覆盖存储器区104m的存储器介电层706上形成浮置栅极层702，并且在覆盖逻辑区104l的覆盖层704上形成浮置栅极层702。浮置栅极层702可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。在一些实施例中，通过CVD、PVD或一些其他合适的沉积工艺形成浮置栅极层702。然后，对浮置栅极层702的顶部实施平坦化，直到到达覆盖层704，从而从覆盖层704去除浮置栅极层702。在一些实施例中，平坦化凹进浮置栅极层702的最顶面以与覆盖层704的最顶面大致齐平。例如，可以通过CMP或一些其他合适的平坦化工艺来实施平坦化。
如图8的截面图800所示，进一步降低浮置栅极层702以获得更好的耦合比。可以通过湿回蚀刻工艺降低浮置栅极层702。在降低浮置栅极层702之后，可以后续去除覆盖层704。例如，可以在降低浮置栅极层702期间或之后至少去除覆盖层的氧化硅层。
如图9的截面图900所示，形成多层存储器膜，以覆盖浮置栅极层702和上部衬垫层404。多层存储器膜包括控制栅极介电层902、控制栅极层904和控制栅极硬掩模层906。在一些实施例中，控制栅极介电层902包括氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。例如，控制栅极介电层902可以是ONO膜，和/或可以包括下部氧化物层902l，覆盖下部氧化物层902l的中间氮化物层902m，以及覆盖中间氮化物层902m的上部氧化物层902u。例如，可以通过CVD、PVD、一些其他合适的沉积工艺或前述工艺的任何组合来形成控制栅极介电层902。形成控制栅极层904，以覆盖控制栅极介电层902。控制栅极层904可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。此外，在一些实施例中，通过CVD、PVD或一些其他合适的沉积工艺形成控制栅极层904。形成控制栅极硬掩模层906，以覆盖控制栅极层904。在一些实施例中，控制栅极硬掩模层906包括氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。例如，控制栅极硬掩模层906可以是氮化物-氧化物-氮化物(NON)膜，和/或可以包括下部氮化物层906l、覆盖下部氮化物层906l的中间氧化物层906m和覆盖中间氧化层906m的上部氮化物层906u。可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述工艺的任何组合形成控制栅极硬掩模层906。
如图10的截面图1000所示，对多层存储器膜实施蚀刻以从存储器区104m去除多层存储器膜的部分，从而在浮置栅极层702上形成一对控制栅电极138。此外，蚀刻形成一对控制栅极介电层136和一对控制栅极硬掩模210。控制栅极介电层136分别位于控制栅电极138下方，并且控制栅极硬掩模210分别位于控制栅电极138上方。在一些实施例中，用于实施蚀刻的工艺包括在多层存储器膜上形成并图案化掩蔽层(例如，图中未示出的光刻胶层)以覆盖逻辑区1041，并且利用控制栅电极138的布局部分地覆盖存储器区104m。然后在掩蔽层位于适当位置的情况下，将蚀刻剂施加至多层存储器膜，直到蚀刻剂到达浮置栅极层702，并且然后去除掩蔽层。
如图11的截面图1100所示，形成控制栅极间隔件层1102，以覆盖并加衬里于图10的结构。控制栅极间隔件层1102可以例如共形地形成，和/或可以例如由氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合形成。在一些实施例中，控制栅极间隔件层1102是或另外包括ONO膜，和/或包括下部氧化物层1102l，位于下部氧化物层1102l上方的中间氮化物层1102m，以及位于中间氮化物层1102m上方的上部氧化物层1102u。此外，可以例如通过CVD、PVD或一些其他合适的沉积工艺形成控制栅极间隔件层1102。
如图12的截面图1200所示，对控制栅极间隔件层1102(参见图11)实施第一蚀刻，以沿控制栅电极138的侧壁形成控制栅极间隔件140。在一些实施例中，用于实施蚀刻的工艺包括将一种或多种蚀刻剂施加至控制栅极间隔件层1102，直到去除控制栅极间隔件层1102的水平区段。然后，在控制栅极间隔件140位于适当位置的情况下，对浮置栅极层702和存储器介电层706(参见图11)实施第二蚀刻，以形成一对浮置栅电极134和一对浮置栅极介电层132。浮置栅电极134分别位于控制栅电极138下方，并且由浮置栅极层702形成。浮置栅极介电层132分别位于浮置栅电极134下方，并且由存储器介电层706形成。在蚀刻期间，控制栅极间隔件140和控制栅极硬掩模210用作掩模。
如图13的截面图1300所示，在浮置栅电极134和控制栅极间隔件140的侧壁上形成浮置栅极间隔件142。在一些实施例中，浮置栅极间隔件142包括氧化硅、一些其他合适的氧化物或一些其他合适的电介质。此外，在一些实施例中，用于形成浮置栅极间隔件142的工艺包括沉积浮置栅极间隔件层，然后进行蚀刻以去除浮置栅极间隔件层的水平区段，而不去除浮置栅极间隔件层的垂直区段。浮置栅极间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
然后，公共存储器源极/漏极区128形成在衬底104中，横向地位于浮置栅电极134之间。在一些实施例中，用于形成公共存储器源极/漏极区128的工艺包括形成并图案化掩蔽层1302，以覆盖横向地位于浮置栅电极134之间的公共源极/漏极间隙外的逻辑区104l和存储器区104m。在掩蔽层1302位于适当位置的情况下，实施离子注入或一些其他合适的掺杂工艺，并且然后去除掩蔽层。
如图14的截面图1400所示，形成擦除栅极介电层146，以覆盖公共存储器源极/漏极区128，并且进一步加衬里于位于公共源极/漏极间隙内的浮置栅电极134的侧壁和控制栅极间隔件140的侧壁。擦除栅极介电层146可以例如由氧化物、氮化物或一些其他合适的电介质形成。在一些实施例中，用于形成擦除栅极介电层146的工艺包括高温氧化(HTO)、原位蒸汽产生(ISSG)氧化、一些其他合适的沉积或生长工艺或前述工艺的任何组合。此外，在一些实施例中，该工艺包括去除形成在公共源极/漏极间隙外部的存储器区104m的部分上的介电材料。
然后，形成存储器介电层1402，以覆盖存储器区104m的位于浮置栅电极134的相对侧上的部分。存储器介电层1402可以例如由氧化物、氮化物或一些其他合适的电介质形成。可以例如通过HTO、ISSG氧化、一些其他合适的沉积或生长工艺或前述工艺的任何组合形成存储器介电层1402。在存储器介电层1402上形成存储器栅极层1404和存储器硬掩模层1406。存储器栅极层1404可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。可以例如通过CVD、PVD或一些其他合适的沉积工艺形成存储器栅极层1404。
如图15的截面图1500所示，图案化存储器硬掩模层1406(参见图14)以在公共存储器源极/漏极区128的相对侧上形成一对选择栅极硬掩模208以及在公共存储器源极/漏极区128上方形成擦除栅极硬掩模212。然后，在选择栅极硬掩模208和擦除栅极硬掩模212位于适当位置的情况下，对存储器栅极层1404和存储器介电层1402(参见图14)实施蚀刻，以形成一对选择栅电极150和擦除栅电极144以及一对选择栅极介电层148。
如图16的截面图1600所示，形成第一硬掩模ARC 1602，以覆盖上述结构，然后进行平坦化工艺。这样，一旦充分蚀刻第一硬掩模ARC 1602，则一起回蚀刻第一硬掩模ARC 1602的顶面、硬掩模210、212、208的顶面和控制栅极硬掩模层906的顶面，以暴露硬掩模210、212、208和控制栅极硬掩模层906的下部。可以通过涂覆工艺形成，或者可以通过例如CVD、PVD或一些其他合适的沉积工艺沉积第一硬掩模ARC 1602。例如，可以通过CMP或一些其他合适的平坦化工艺来实施平坦化。
如图17的截面图1700所示，在一些实施例中，在蚀刻之后通过例如另一蚀刻工艺或一些其他合适的去除工艺去除第一硬掩模ARC 1602(参见图16)。形成覆盖图16的结构的伪衬里层1702。可以例如共形地形成伪衬里层1702。在一些实施例中，伪衬里层1702由氧化硅或一些其他合适的电介质形成。形成伪覆盖层1704，以覆盖伪衬里层1702。在一些实施例中，伪覆盖层1704由多晶硅或一些其他合适的材料形成。此外，伪衬里层1702和/或伪覆盖层1704可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述工艺的任何组合形成，然后进行平坦化工艺。
如图18的截面图1800所示，在逻辑区1041内，对伪覆盖层1704、伪衬里层1702、控制栅极层904、控制栅极介电层902、上部衬垫层404和下部衬垫层402(参见图17)实施蚀刻。在一些实施例中，通过形成和图案化覆盖存储器区104m的光刻胶层1802来实施蚀刻。然后在光刻胶层1802位于适当位置的情况下施加蚀刻剂，直到蚀刻剂到达衬底104的上表面，并且然后剥离光刻胶层1802。
如图19的截面图1900所示，在逻辑区1041内形成逻辑器件。在一些实施例中，在具有变化的栅极电介质和栅电极组成的逻辑区1041内形成各种逻辑器件。作为实例，在第一逻辑区104l1中形成第一逻辑器件110a，以及在第二逻辑区104l2中形成第二逻辑器件110b。可以通过分别在第一逻辑区104l1和第二逻辑区104l2中形成第一逻辑栅极介电层156a和第二逻辑栅极介电层156b来形成第一逻辑器件110a和第二逻辑器件110b。可以通过在第二逻辑区104l2中并且不在第一逻辑区104l1中沉积和图案化HV介电层1902来形成第二逻辑栅极介电层156b。然后在第二逻辑区104l2中的HV介电层1902上形成并图案化逻辑介电层，以与HV介电层1902一起形成第二逻辑栅极介电层156b，以及直接在第一逻辑区104l1中的衬底104上形成并图案化逻辑介电层以形成第一逻辑栅极介电层156a。尽管在图中未示出，但是逻辑介电层可以包括一个或多个氧化物或其他介电层，并且可以在衬底104的不同逻辑区中形成和图案化为不同的组分和厚度。此外，在第一逻辑栅极介电层156a上形成并图案化逻辑栅极层，以在第一逻辑区104l1中形成第一逻辑栅电极158a，并在第二逻辑栅极介电层156b上形成并图案化逻辑栅极层，以在第二逻辑区104l2中形成第二逻辑栅电极158b。HV介电层1902可以例如由氧化物、高k电介质、一些其他合适的电介质或前述材料的任何组合形成。HV介电层1902可以共形地形成，和/或通过CVD、PVD、一些其他合适的生长或沉积工艺或前述工艺的任何组合形成。逻辑介电层可以例如由氧化物、高k电介质、一些其他合适的电介质或前述材料的任何组合形成。逻辑栅极层可以例如由掺杂或未掺杂的多晶硅、金属、一些导电材料或一些其他合适的材料形成。在一些实施例中，可以共形地形成，和/或通过CVD、PVD、化学镀、电镀、一些其他合适的生长或沉积工艺或前述工艺的任何组合形成逻辑介电层和逻辑栅极层。
图20的截面图2000所示，仍然在伪覆盖层1704位于适当位置的情况下，沿着逻辑栅电极158a、158b的侧壁形成侧壁间隔件160。通过伪衬里层1702和伪覆盖层1704覆盖选择栅电极150，从而使得不在选择栅电极150旁边形成侧壁间隔件160。与从选择栅电极150的两侧去除伪覆盖层1704和伪衬里层1702并且在选择栅电极150旁边形成侧壁间隔件160的可选方法相比，扩大了相邻的选择栅电极150之间的横向间隔。因此，增加了用于层间电介质的填充窗口，其中，稍后将在横向间隔中填充层间电介质(例如，如图23的截面图2300所示)。空隙将减小，并且层间电介质的填充质量将得到改善。
在一些实施例中，侧壁间隔件160包括氧化硅、氮化硅、一些其他合适的电介质或前述材料的任何组合。此外，在一些实施例中，用于形成侧壁间隔件160的工艺包括沉积间隔件层，以覆盖并加衬里于图20的结构。然后对间隔件层实施回蚀刻以去除间隔件层的水平区段而不去除间隔件层的垂直区段。可以例如共形地沉积和/或可以例如通过CVD、PVD或一些其他合适的沉积工艺或前述工艺的任何组合形成间隔件层。
如图21的截面图2100所示，对将从存储器区104m去除的伪覆盖层1704和伪衬里层1702实施蚀刻。在一些实施例中，掩蔽层2102用于覆盖并保护逻辑器件110a、110b免于被蚀刻。蚀刻可包括一系列干蚀刻工艺和/或湿蚀刻工艺。可以由光刻胶形成掩蔽层2102。
如图22的截面图2200所示，单独的存储器源极/漏极区126形成在存储器区104m内，以分别与选择栅电极150邻接。而且，在逻辑区1041内成对形成逻辑源极/漏极区152，其中，每对源极/漏极区分别邻接逻辑栅电极158a、158b的相对侧壁。在一些实施例中，用于形成单独的存储器源极/漏极区126和逻辑源极/漏极区152的工艺包括将离子注入到衬底104中。在其他实施例中，使用除离子注入之外的一些工艺来形成的单独的存储器源极/漏极区126和逻辑源极/漏极区152。
还如图22的截面图2200所示，在单独的存储器源极/漏极区126和逻辑源极/漏极区152上形成硅化物焊盘312。为了便于说明，仅一些硅化物焊盘312标记为312。硅化物焊盘312可以是或另外包括例如硅化镍或一些其他合适的硅化物，和/或可以例如通过硅化物工艺或一些其他合适的生长工艺形成。
如图23的截面图2300所示，形成接触停止蚀刻层(CSEL)166和下部层间介电(ILD)层162l，从而覆盖图22的结构。下部ILD层162l可以例如是氧化物、低κ电介质、一些其他合适的电介质或者前述材料的任何组合。例如，下部ILD层162l可以通过CVD、PVD、溅射或前述工艺的任何组合来沉积，然后进行平坦化工艺。
如图24的截面图2400所示，对下部层间介电(ILD)层162l和接触停止蚀刻层(CSEL)166实施平坦化工艺。平坦化工艺还可以去除控制、选择和擦除栅极硬掩模210、208、212并暴露相应的栅电极。平坦化工艺可以是例如CMP或一些其他合适的平坦化工艺。下部ILD层1621的顶面与剩余结构的顶面共面或大致共面。平坦化工艺可以是例如CMP或一些其他合适的平坦化工艺。平坦化工艺还可以凹进下部ILD层162l的顶面以与逻辑栅电极158a、158b的顶面大致齐平，从而暴露逻辑栅电极158a、158b、擦除栅电极144和选择栅电极150。尽管在图24中未示出，但是在一些实施例中，在平坦化工艺之后，类似于图3所示，也可以在擦除栅电极144和选择栅电极150上形成硅化物焊盘。
如图25的截面图2500所示，然后实施替换栅极工艺：对逻辑栅电极158a、158b实施蚀刻以去除逻辑栅电极158a、158b。在一些实施例中，在掩蔽层位于适当位置的情况下，实施蚀刻以保护结构的其他区域，直到去除逻辑栅电极158a、158b。然后形成金属栅电极158a'、158b'以替换逻辑栅电极158a、158b。金属栅电极158a'、158b'可以是例如金属，与逻辑栅电极158a、158b不同的材料，或一些其他合适的导电材料。在一些实施例中，用于形成金属栅电极158a'、158b'的工艺包括通过例如CVD、PVD、化学镀、电镀或一些其他合适的生长或沉积工艺来形成导电层。然后，对导电层实施平坦化，直到到达下部ILD层162l。例如，可以通过CMP或其他合适的平坦化工艺来实施平坦化。
如图26的截面图2600所示，形成上部ILD层162u，以覆盖图25的结构并且具有平坦或大致平坦的顶面。上部ILD层162u可以是例如氧化物、低k电介质、一些其他合适的电介质或前述材料的任何组合。此外，例如，可以通过沉积的上部ILD层162u，并且后续对上部ILD层162u的顶面实施平坦化以形成上部ILD层162u。可以例如通过CVD、PVD、溅射或前述工艺的任何组合来实施沉积。例如，可以通过CMP或一些其他合适的平坦化工艺来实施平坦化。
还通过图26的截面图2600示出，形成接触通孔164，其中，接触通孔164延伸穿过上部ILD层162u和下部ILD层162l至单独的存储器源极/漏极区126、逻辑源极/漏极区152、公共存储器源极/漏极区128、控制栅电极138、选择栅电极150、擦除栅电极144、逻辑栅电极158a、158b或前述部件的任何组合。
参考图27，提供了用于形成IC的方法的一些实施例的流程图2700，其中，该IC包括没有边界侧壁间隔件的嵌入式存储器边界结构。例如，IC可以对应于图4-图26的IC。
在步骤2702处，提供衬底。例如，参见图4，衬底包括存储器区和逻辑区。在存储器区中形成存储器介电层。
在步骤2704处，衬底在存储器区内凹进。例如，参考图5，在存储器区内形成存储器介电层。
在步骤2706处，在存储器区内形成覆盖衬底的多层存储器膜。例如，参考图6-图9。
在步骤2708处，例如，参考图10-图16，由多层存储器膜在存储器区内形成的存储器单元结构。
在步骤2710处，在存储器区中形成覆盖存储器单元结构的伪覆盖层。例如，参考图17-图19，然后在逻辑内形成逻辑器件，其中，通过伪覆盖层保护存储器区。
在步骤2712处，在伪覆盖层仍然位于适当位置以覆盖存储器区的情况下，在逻辑区内的在逻辑器件旁边形成侧壁间隔件。结果，例如，参考图20，不在存储器区中形成侧壁间隔件。
在步骤2714处，例如，参考图21，从存储器区去除伪覆盖层。
在步骤2716处，例如，参考图22，在存储器区和逻辑区中形成源极/漏极区。
在步骤2718处，形成下部层间介电层以填充存储器区中的存储器件结构与逻辑区内的逻辑器件之间的间隔。例如，参考图23，由于存储器区中没有侧壁间隔件，因此降低了用于层间介电层的填充的存储器件之间的高宽比。
在步骤2720处，例如，参考图24-图25，实施替换栅极工艺以用金属栅电极替换逻辑栅电极，从而该金属栅极用于逻辑区内的逻辑器件。
在步骤2722处，在下部层间介电层上形成上部层间介电层，其中，下部层间介电层位于存储器区中的存储器件结构和逻辑区内的逻辑器件上方。例如，参考图26，后续形成接触件。
虽然图27的流程图2700在本文中示出和描述的为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，并不是所有示出的步骤对实施本文描述的一个或多个方面或实施例是必须的，以及本文描述的步骤中的一个或多个可以在一个或多个单独的步骤和/或阶段中进行。
鉴于前述内容，本申请的一些实施例涉及集成电路(IC)。IC包括集成在衬底中的存储器区和逻辑区。在存储器区上设置存储器单元结构。存储器单元结构包括分别设置在衬底上方的一对控制栅电极和设置在该对控制栅电极的相对侧上的一对选择栅电极。在逻辑区上设置逻辑器件。逻辑器件包括通过逻辑栅极电介质与衬底分离的逻辑栅电极。沿着逻辑栅电极的侧壁表面设置侧壁间隔件。接触蚀刻停止层(CESL)设置沿着衬底的顶面，沿着存储器区内的一对选择栅电极的侧壁表面向上延伸，并且沿着逻辑区内的侧壁间隔件的侧壁表面向上延伸。接触蚀刻停止层(CESL)与该对选择栅电极的侧壁表面直接接触，并且通过侧壁间隔件与逻辑栅电极的侧壁表面分离。
在实施例中，所述一对控制栅电极和所述一对选择栅电极包括多晶硅。
在实施例中，所述逻辑栅电极包括多晶硅。
在实施例中，集成电路还包括：层间介电层，在所述接触蚀刻停止层(CESL)上设置在所述存储器区内的所述多个存储器单元结构之间和上方，并且在所述逻辑区内的所述多个逻辑器件之间。
在实施例中，所述逻辑栅极电介质包括高k介电层，其中，所述逻辑栅电极是金属栅电极。
在实施例中，所述存储器单元结构包括：第一单独的源极/漏极区和第二单独的源极/漏极区，在所述衬底中位于在所述一对选择栅电极的相对侧上；公共源极/漏极区，在所述衬底中设置在所述一对控制栅电极之间，其中，所述公共源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分离，并且其中，所述公共源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分离；以及一对浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上，并通过控制栅极介电层与所述一对控制栅电极分离。
在实施例中，集成电路还包括：下部层间介电层，在所述存储器区内设置在所述多个存储器单元结构之间的所述接触蚀刻停止层(CESL)上并且在所述逻辑区内设置在所述多个逻辑器件之间的所述接触蚀刻停止层(CESL)上，其中，所述下部层间介电层具有与所述一对控制栅电极和所述逻辑栅电极的顶面齐平的平坦顶面；上部层间介电层，位于所述下部层间介电层上方；以及接触件，设置为穿过所述上部层间介电层和所述下部层间介电层到达所述第一单独的源极/漏极区和所述第二单独的源极/漏极区。
此外，本申请的一些实施例涉及一种方法，该方法包括提供包括存储器区和逻辑区的衬底，以及形成和图案化多层膜以在存储器区上形成多个存储器单元结构。该方法还包括在存储器单元结构上方形成伪覆盖层并且在逻辑区上形成多个逻辑器件，多个逻辑器件的逻辑器件包括通过逻辑栅极电介质与衬底分离的逻辑栅电极。该方法还包括：形成覆盖多个存储器单元结构的伪覆盖层，沿着逻辑栅电极的侧壁表面形成侧壁间隔件。该方法还包括从存储器区去除伪覆盖层并且在多个存储器单元结构之间和上方填充下部层间介电层。
在实施例中，形成所述多个存储器单元结构包括：在所述衬底的第一沟道区和第二沟道区上分别形成一对浮置栅电极；在所述一对浮置栅电极上分别形成一对控制栅电极；以及分别在所述第一沟道区和所述第二沟道区上形成一对选择栅电极，并且横向地位于所述一对控制栅电极旁边；其中，当沿着所述逻辑栅电极的侧壁表面形成所述侧壁间隔件时，通过所述伪覆盖层覆盖所述一对选择栅电极。
在实施例中，通过共形沉积工艺，然后进行垂直蚀刻工艺以在所述一对控制栅电极和所述一对浮置栅电极旁边留下垂直部分来形成一对选择栅电极。
在实施例中，方法还包括：在形成所述下部层间介电层之前，沿所述多个存储器单元结构和所述多个逻辑器件的轮廓形成接触蚀刻停止层(CESL)；其中，所述接触蚀刻停止层与所述存储器区内的一对选择栅电极直接接触，并且与所述逻辑区内的所述侧壁间隔件直接接触。
在实施例中，方法还包括：在从所述存储器区去除所述伪覆盖层之后，在位于所述存储器区内的一对选择栅电极的相对侧上并且在所述逻辑区内的所述逻辑栅电极的相对侧上形成源极/漏极区。
在实施例中，形成所述逻辑器件包括：在位于所述存储器区上的所述伪覆盖层上方并且直接在位于所述逻辑区上的所述衬底上形成逻辑栅极介电层；在所述逻辑栅极介电层上形成多晶硅层；以及对所述逻辑栅极介电层和所述多晶硅层实施蚀刻以形成堆叠在所述逻辑区上的逻辑栅电极和逻辑栅极电介质。
在实施例中，形成所述逻辑器件还包括：对所述下部层间介电层实施蚀刻工艺，以暴露所述逻辑栅电极；以及用金属栅电极替换所述逻辑栅电极。
在实施例中，方法还包括：在所述下部层间介电层上方形成上部层间介电层；以及形成穿过所述上部层间介电层和所述下部层间介电层以到达所述存储器区和所述逻辑区内的所述源极/漏极区的接触件。
在实施例中，形成所述存储器单元结构还包括：在位于一对控制栅电极之间的所述衬底中形成公共源极/漏极区；以及在所述公共源极/漏极区上形成擦除栅电极。
此外，本申请的一些实施例涉及一种方法，该方法包括提供包括存储器区和逻辑区的衬底，以及形成和图案化多层膜以在存储器区上形成多个存储器单元结构。该方法还包括形成并图案化保护存储器单元结构的伪覆盖层，以及形成并图案化逻辑栅极介电层和多晶硅层，以在逻辑区上形成多个逻辑器件，多个逻辑器件中的逻辑器件包括逻辑栅电极和堆叠在逻辑区上的逻辑栅极电介质。该方法还包括：形成覆盖多个存储器单元结构的伪覆盖层，沿着逻辑栅电极的侧壁表面形成侧壁间隔件。该方法还包括从存储器区去除伪覆盖层，以及在存储器区内的一对选择栅电极的相对侧上以及逻辑区内的逻辑栅电极的相对侧上形成源极/漏极区。该方法还包括沿着多个存储器单元结构和多个逻辑器件的轮廓形成接触蚀刻停止层(CESL)，并且在多个存储器单元结构之间和上方填充下部层间介电层。
在实施例中，方法还包括：对所述下部层间介电层实施蚀刻工艺，以暴露所述逻辑栅电极；以及用金属栅电极替换所述逻辑栅电极。
在实施例中，方法还包括：在所述下部层间介电层上方形成上部层间介电层；以及形成穿过所述上部层间介电层和所述下部层间介电层以到达所述存储器区和所述逻辑区内的所述源极/漏极区的接触件。
在实施例中，所述接触蚀刻停止层与所述存储器区内的所述一对选择栅电极直接接触，并且与所述逻辑区内的所述侧壁间隔件直接接触。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
存储器区和逻辑区，集成在衬底中；
多个存储器单元结构，设置在所述存储器区上，其中，所述多个存储器单元结构中的存储器单元结构包括分别设置在所述衬底上方的一对控制栅电极和设置在所述一对控制栅电极的相对侧上的一对选择栅电极；
多个逻辑器件，设置在所述逻辑区上，其中，所述多个逻辑器件中的逻辑器件包括通过逻辑栅极电介质与所述衬底分离的逻辑栅电极；
侧壁间隔件，沿所述逻辑栅电极的侧壁表面设置；以及
接触蚀刻停止层(CESL)，设置为沿着所述衬底的顶面，在所述存储器区内沿着所述一对选择栅电极的侧壁表面向上延伸，并且在所述逻辑区内沿着所述侧壁间隔件的侧壁表面向上延伸；
其中，所述接触蚀刻停止层(CESL)与所述一对选择栅电极的侧壁表面直接接触，并且通过所述侧壁间隔件与所述逻辑栅电极的侧壁表面分离。
2.根据权利要求1所述的集成电路，其中，所述一对控制栅电极和所述一对选择栅电极包括多晶硅。
3.根据权利要求1所述的集成电路，其中，所述逻辑栅电极包括多晶硅。
4.根据权利要求1所述的集成电路，还包括：
层间介电层，在所述接触蚀刻停止层(CESL)上设置在所述存储器区内的所述多个存储器单元结构之间和上方，并且在所述逻辑区内的所述多个逻辑器件之间。
5.根据权利要求1所述的集成电路，其中，所述逻辑栅极电介质包括高k介电层，其中，所述逻辑栅电极是金属栅电极。
6.根据权利要求1所述的集成电路，其中，所述存储器单元结构包括：
第一单独的源极/漏极区和第二单独的源极/漏极区，在所述衬底中位于在所述一对选择栅电极的相对侧上；
公共源极/漏极区，在所述衬底中设置在所述一对控制栅电极之间，其中，所述公共源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分离，并且其中，所述公共源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分离；以及
一对浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上，并通过控制栅极介电层与所述一对控制栅电极分离。
7.根据权利要求6所述的集成电路，还包括：
下部层间介电层，在所述存储器区内设置在所述多个存储器单元结构之间的所述接触蚀刻停止层(CESL)上并且在所述逻辑区内设置在所述多个逻辑器件之间的所述接触蚀刻停止层(CESL)上，其中，所述下部层间介电层具有与所述一对控制栅电极和所述逻辑栅电极的顶面齐平的平坦顶面；
上部层间介电层，位于所述下部层间介电层上方；以及
接触件，设置为穿过所述上部层间介电层和所述下部层间介电层到达所述第一单独的源极/漏极区和所述第二单独的源极/漏极区。
8.一种形成集成电路(IC)的方法，所述方法包括：
提供包括存储器区和逻辑区的衬底；
形成并图案化多层膜以在所述存储器区上形成多个存储器单元结构；
在所述多个存储器单元结构上方形成伪覆盖层；
在所述逻辑区上形成多个逻辑器件，所述多个逻辑器件中的逻辑器件包括通过逻辑栅极电介质与所述衬底分离的逻辑栅电极；
其中，所述伪覆盖层覆盖所述多个存储器单元结构，沿着所述逻辑栅电极的侧壁表面形成侧壁间隔件；
从所述存储器区中去除所述伪覆盖层；以及
在所述多个存储器单元结构之间和上方填充下部层间介电层。
9.根据权利要求8所述的方法，其中，形成所述多个存储器单元结构包括：
在所述衬底的第一沟道区和第二沟道区上分别形成一对浮置栅电极；
在所述一对浮置栅电极上分别形成一对控制栅电极；以及
分别在所述第一沟道区和所述第二沟道区上形成一对选择栅电极，并且横向地位于所述一对控制栅电极旁边；
其中，当沿着所述逻辑栅电极的侧壁表面形成所述侧壁间隔件时，通过所述伪覆盖层覆盖所述一对选择栅电极。
10.一种形成集成电路(IC)的方法，所述方法包括：
提供包括存储器区和逻辑区的衬底；
形成并图案化多层膜以在所述存储器区上形成多个存储器单元结构；
形成并图案化保护所述多个存储器单元结构的伪覆盖层；
形成并图案化逻辑栅极介电层和多晶硅层，以在所述逻辑区上形成多个逻辑器件，所述多个逻辑器件中的逻辑器件包括堆叠在所述逻辑区上的逻辑栅电极和逻辑栅极电介质；
其中，所述伪覆盖层覆盖所述多个存储器单元结构，沿着所述逻辑栅电极的侧壁表面形成侧壁间隔件；
从所述存储器区中去除所述伪覆盖层；
在所述存储器区内的一对选择栅电极的相对侧上并且在所述逻辑区内的所述逻辑栅电极的相对侧上形成源极/漏极区；
沿所述多个存储器单元结构和所述多个逻辑器件的轮廓形成接触蚀刻停止层(CESL)；以及
在所述多个存储器单元结构之间和上方填充下部层间介电层。
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