DE102018119907A1 - Verfahren zur Verbesserung des Einfüllfensters für eingebetteten Speicher - Google Patents

Verfahren zur Verbesserung des Einfüllfensters für eingebetteten Speicher Download PDF

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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf einen IC und zugehörige Ausbildungsverfahren gerichtet. In einigen Ausführungsformen umfasst der IC einen Speicherbereich und einen Logikbereich, die in einem Substrat integriert sind. Eine Mehrzahl von Speicherzellenstrukturen sind auf dem Speicherbereich angeordnet. Eine Mehrzahl von Logikvorrichtungen sind auf dem Logikbereich angeordnet. Ein Seitenwandabstandshalter ist entlang einer Seitenwandoberfläche der Logikvorrichtungen angeordnet, aber nicht entlang einer Seitenwandoberfläche der Speicherzellenstrukturen angeordnet. Somit ist das Zwischenschicht-Dielektrikum- (ILD) -Füllfenster zwischen benachbarten Speicherzellenstrukturen im Vergleich zu den Ansätzen vergrößert, bei denen der Seitenwandabstandshalter gleichzeitig sowohl in dem Speicherbereich als auch in dem Logikbereich ausgebildet wird. Dadurch wird die Bildung von Hohlräumen verringert oder beseitigt und die Qualität der Vorrichtung verbessert.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Nummer 62/572 838, eingereicht am 26. Juni 2018, deren Inhalt hiermit durch Bezugnahme in seiner Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Die integrierte Schaltungs- (IC) -Branche hat in den letzten Jahrzehnten ein exponentielles Wachstum erlebt. Mit der Entwicklung von ICs hat sich die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die erzeugt werden kann) abgenommen hat. Einige Fortschritte in der Entwicklung von ICs umfassen eingebettete Speichertechnologie und High-k-Metallgate- (HKMG) -Technologie. Eingebettete Speichertechnologie ist die Integration von Speichervorrichtungen mit Logikvorrichtungen auf dem gleichen Halbleiterchip, so dass die Speichervorrichtungen den Betrieb der Logikvorrichtungen unterstützen. High-k-Metallgate- (HKMG) -Technologie ist die Herstellung von Halbleitervorrichtungen mit High-k-Gatedielektrikumsschichten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 und 2 zeigen verschiedene Schnittdarstellungen einiger Ausführungsformen einer integrierten Schaltung (IC), die eine eingebettete Speicher-Randstruktur mit einem Rand-Seitenwandabstandshalter umfasst.
    • 3 zeigt eine Schnittdarstellung einiger zusätzlicher Ausführungsformen des IC von 1.
    • Die 4-26 zeigen eine Reihe von Schnittdarstellungen einiger Ausführungsformen eines Verfahrens zum Ausbilden eines IC, der eine eingebettete Speicher-Randstruktur mit einem Rand-Seitenwandabstandshalter umfasst.
    • 27 zeigt ein Flussdiagramm einiger Ausführungsformen des Verfahrens der 4 - 26.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale dieser Offenbarung vor. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Merkmals oder einer Vorrichtung mit einem oder mehreren anderen Merkmalen oder Vorrichtungen zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung oder des Geräts in Verwendung oder Betrieb zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung oder das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen relativen Begriffe können ebenfalls entsprechend interpretiert werden. Des Weiteren sind die Begriffe „erster“, „zweiter“, „dritter“, „vierter“ und dergleichen lediglich generische Bezeichnungen und können als solche in verschiedenen Ausführungsformen ausgetauscht werden. Während beispielsweise in einigen Ausführungsformen ein Element (z. B. eine Öffnung) als ein „erstes“ Element bezeichnet werden kann, kann das Element in anderen Ausführungsformen als „zweites“ Element bezeichnet werden.
  • Gemäß einigen Verfahren zum Herstellen einer integrierten Schaltung (IC) mit eingebetteter Speichertechnologie wird zuerst eine Speichervorrichtung auf einem Speicherbereich eines Substrats ausgebildet, was das Ausbilden eines Paars von Floating-Gate-Elektroden, die durch ein Dielektrikum isoliert sind, und das Ausbilden eines Paars von Steuergateelektroden über den Floating-Gate-Elektroden und das Ausbilden eines Paares von Auswahlgates auf gegenüberliegenden Seiten des Paars von Steuergateelektroden umfasst. Dann wird die Speichervorrichtung durch eine Dummy-Deckschicht bedeckt und geschützt und eine Logik-Gateelektrode wird auf einem Logikbereich neben dem Speicherbereich und durch ein Logik-Gatedielektrikum von dem Substrat getrennt ausgebildet. Dann wird die Dummy-Deckschicht entfernt, um die ausgebildete Speichervorrichtung freizulegen, und ein Seitenwandabstandshalter wird an den Seitenwandoberflächen sowohl der Auswahlgateelektroden der Speichervorrichtung als auch der Logik-Gateelektrode der Logikvorrichtung ausgebildet. Source/Drain-Bereiche werden anschließend in dem Substrat neben den Auswahlgateelektroden der Speichervorrichtung und der Logik-Gateelektrode der Logikvorrichtung ausgebildet.
  • Eine Herausforderung bei den oben beschriebenen Verfahren besteht darin, dass die Ausbildung des Seitenwandabstandshalters auf den Seitenwandoberflächen der Auswahlgateelektroden die seitlichen Zwischenräume zwischen benachbarten Auswahlgateelektroden weiter verschmälert. Da die Speichervorrichtung eine größere Gate-Höhe als die Logikvorrichtung aufweist, würde ein schmaler seitlicher Zwischenraum zwischen benachbarten Auswahlgateelektroden zu einem hohen Seitenverhältnis für nachfolgendes Einfüllen von Zwischenschichtdielektrikum- (ILD) -Material für die Speichervorrichtung führen. Als ein Ergebnis könnten Hohlräume zwischen benachbarten Speicherzellen gebildet werden. Die Hohlräume können bei nachfolgenden Herstellungsverfahren zu Defekten führen. Wenn zum Beispiel Stecker oder Kontakte ausgebildet werden, wird das eingefüllte Zwischenschichtdielektrikum-Material geätzt, um einen Graben auszubilden, der mit leitfähigem Material gefüllt wird. Die Hohlräume in dem Zwischenschichtdielektrikum-Material können unerwünschte Kurzschlüsse oder Überbrückungen verursachen.
  • Im Hinblick auf das Vorhergehende sind verschiedene Ausführungsformen der vorliegenden Anmeldung auf eine integrierte Schaltung (IC), die einen eingebetteten Speicher umfasst, und ein Verfahren zum Ausbilden des IC gerichtet. In einigen Ausführungsformen umfasst der IC einen Speicherbereich und einen Logikbereich, die in einem Substrat integriert sind. Eine Speicherzellenstruktur ist auf dem Speicherbereich angeordnet. Eine Logikvorrichtung ist auf dem Logikbereich angeordnet. Ein Seitenwandabstandshalter ist entlang einer Seitenwandoberfläche der Logikvorrichtung, aber nicht entlang einer Seitenwandoberfläche der Speicherzellenstruktur angeordnet. Als ein Ergebnis kann die später ausgebildete Kontaktätzstoppschicht (CESL) den Seitenwandabstandshalter in dem Logikbereich berühren und die Speicherzellenstruktur in dem Speicherbereich direkt berühren. Somit sind die Zwischenschichtdielektrikum-(ILD) -Füllräume zwischen benachbarten Speicherzellenstrukturen im Vergleich zu den Ansätzen, bei denen der Seitenwandabstandshalter gleichzeitig sowohl in dem Speicherbereich als auch in dem Logikbereich ausgebildet wird, vergrößert. Dadurch wird die Bildung von Hohlräumen verringert oder beseitigt und die Qualität der Vorrichtung verbessert.
  • 1 zeigt eine Schnittdarstellung eines IC 100 gemäß einigen Ausführungsformen. Der IC 100 weist ein Substrat 104 mit einem Speicherbereich 104m und einem Logikbereich 104l auf. Eine Mehrzahl von Speicherzellenstrukturen 108a, 108b sind auf dem Speicherbereich 104m angeordnet und eine Logikvorrichtung 110 ist auf dem Logikbereich 104l angeordnet. Eine Zwischenschichtdielektrikum- (ILD) -Schicht 162 ist zwischen der Mehrzahl von Speicherzellenstrukturen 108a, 108b und der Logikvorrichtung 110 eingefüllt und liegt darüber. In einigen Ausführungsformen ist ein Seitenwandabstandshalter 160 neben der Logikvorrichtung 110 angeordnet und ist in der Speicherzellenstruktur 108b nicht vorhanden. Somit ist ein Zwischenraum zwischen benachbarten Speicherzellenstrukturen (z. B. zwischen den Speicherzellenstrukturen 108a und 108b) im Vergleich zu einer Speichervorrichtung verbreitert, bei der der Seitenwandabstandshalter 160 neben den Speicherzellenstrukturen 108a, 108b ausgebildet ist. Die Zwischenschichtdielektrikum- (ILD) -Schicht 162 wird dadurch besser in den Zwischenraum gefüllt und Hohlräume werden darin verringert oder beseitigt. Es ist anzumerken, dass der Einfachheit halber nur Komponenten der Speicherzellenstruktur 108b in 1 gekennzeichnet und nachfolgend beschrieben sind, jedoch könnten die Speicherzellenstruktur 108a und weitere Speicherzellenstrukturen, die in 1 nicht gezeigt oder gekennzeichnet sind, gleiche oder andere Komponenten als die Speicherzellenstruktur 108b aufweisen.
  • Das Substrat 104 kann zum Beispiel ein Bulk-Siliziumsubstrat, ein Gruppe-III-V-Substrat, ein Silizium-auf-Isolator- (SOI) -Substrat oder ein anderes geeignetes Halbleitersubstrat umfassen. In einigen Ausführungsformen umfasst die Speicherzellenstruktur 108b ein Paar Einzel-Speicher-Source/Drain-Bereiche 126, einen gemeinsamen Speicher-Source/Drain-Bereich 128 und ein Paar selektiv leitfähiger Speicherkanäle 130. Die Einzel-Speicher-Source/Drain-Bereiche 126 und der gemeinsame Speicher-Source/Drain-Bereich 128 befinden sich in einer Oberseite des Substrats 104 und der gemeinsame Speicher-Source/Drain-Bereich 128 ist seitlich zwischen den Einzel-Speicher-Source/Drain-Bereichen 126 beabstandet. Ferner sind die Einzel-Speicher-Source/Drain-Bereiche 126 und der gemeinsame Speicher-Source/Drain-Bereich 128 dotierte Halbleiterbereiche mit einem ersten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ). Die selektiv leitfähigen Speicherkanäle 130 sind dotierte Halbleiterbereiche mit einem zweiten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ), der dem ersten Dotierungstyp entgegengesetzt ist.
  • Ein Paar Floating-Gate-Dielektrikumsschichten 132, ein Paar Floating-Gate-Elektroden 134, ein Paar Steuergate-Dielektrikumsschichten 136 und ein Paar Steuergateelektroden 138 sind auf den selektiv leitfähigen Speicherkanälen 130 gestapelt. Zur Vereinfachung der Darstellung ist nur eine der Floating-Gate-Dielektrikumsschichten 132 mit 132, nur eine der Floating-Gate-Elektroden 134 mit 134, nur eine der Steuergate-Dielektrikumsschichten 136 mit 136 und nur eine der Steuergateelektroden 138 mit 138 bezeichnet. Die Floating-Gate-Dielektrikumsschichten 132 liegen jeweils über den selektiv-leitfähigen Speicherkanälen 130 und können beispielsweise aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika bestehen oder sie anderweitig umfassen. Die Floating-Gate-Elektroden 134 liegen jeweils über den Floating-Gate-Dielektrikumsschichten 132, die Steuergate-Dielektrikumsschichten 136 liegen jeweils über den Floating-Gate-Elektroden 134 und die Steuergateelektroden 138 liegen jeweils über den Steuergate-Dielektrikumsschichten 136. In einigen Ausführungsformen liegt ein Paar Steuergate-Hartmasken 210 jeweils über den Steuergateelektroden 138. Die Steuergate-Hartmasken 210 können jeweils zum Beispiel aus Siliziumnitrid, Siliziumoxid, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorhergehenden bestehen oder diese anderweitig umfassen. In einigen alternativen Ausführungsformen müssen einige oder alle der Steuergate-Hartmasken 210 in der endgültigen Vorrichtungsstruktur nicht vorhanden sein. Die Steuergateelektroden 138 und die Floating-Gate-Elektroden 134 können beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen oder diese anderweitig umfassen. Die Steuergate-Dielektrikumsschichten 136 können beispielsweise aus Siliziumnitrid, Siliziumoxid, einem oder mehreren anderen geeigneten Dielektrika oder einer beliebigen Kombination der Vorhergehenden bestehen oder diese anderweitig umfassen. In einigen Ausführungsformen umfassen die Steuergate-Dielektrikumsschichten 136 jeweils ONO-Filme, so dass die Steuergate-Dielektrikumsschichten 136 jeweils eine untere Oxidschicht, eine obere Oxidschicht und eine zwischen der unteren und der oberen Oxidschichten angeordnete mittlere Nitridschicht umfassen.
  • Ein Paar Steuergate-Abstandshalter 140 liegt über jeder der Floating-Gate-Elektroden 134. Die Steuergate-Abstandshalter 140 jeder der Floating-Gate-Elektroden kleiden jeweils gegenüberliegende Seitenwände jeder der entsprechenden Steuergateelektroden 138 aus. Zur Vereinfachung der Darstellung sind nur einige der Steuergate-Abstandshalter 140 mit 140 bezeichnet. Floating-Gate-Abstandshalter 142 liegen jeweils über den selektiv leitfähigen Speicherkanälen 130 und sind jeweils seitlich von dem gemeinsamen Speicher-Source/Drain-Bereich 128 durch eine jeweilige der Floating-Gate-Elektroden 134 beabstandet. Ferner kleiden die Floating-Gate-Abstandshalter 142 jeweils eine Seitenwand der jeweiligen Floating-GateElektrode 134 aus. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142 können beispielsweise aus Siliziumnitrid, Siliziumoxid, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorhergehenden bestehen oder diese anderweitig umfassen. In einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils ONO-Filme, deren Bestandteile zur Vereinfachung der Darstellung nicht gezeigt sind.
  • Eine Löschgateelektrode 144 und eine Löschgate-Dielektrikumsschicht 146 liegen seitlich zwischen den Floating-Gate-Elektroden 134 über dem gemeinsamen Speicher-Source/Drain-Bereich 128. Die Löschgateelektrode 144 liegt über der Löschgate-Dielektrikumsschicht 146 und weist in einigen Ausführungsformen eine obere Fläche auf, die eben mit oberen Flächen der jeweiligen Steuergateelektroden 138 ist. Die Löschgate-Dielektrikumsschicht 146 nimmt eine Unterseite der Löschgateelektrode 144 auf, um die Löschgateelektrode 144 vertikal von dem gemeinsamen Speicher-Source/Drain-Bereich 128 zu beabstanden und um die Löschgateelektrode 144 von den Floating-Gate-Elektroden 134 und den Steuergate-Abstandshaltern 140 seitlich zu beabstanden. Die Löschgateelektrode 144 kann beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen oder diese anderweitig umfassen. Die Löschgate-Dielektrikumsschicht 146 kann beispielsweise aus Siliziumoxid, Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen oder diese anderweitig umfassen.
  • Ein Paar Auswahlgate-Dielektrikumsschichten 148 und ein Paar Auswahlgateelektroden 150 sind auf den selektiv leitfähigen Speicherkanälen 130 gestapelt. Zur Vereinfachung der Darstellung ist nur eine der Auswahlgate-Dielektrikumsschichten 148 mit 148 bezeichnet. Die Auswahlgate-Dielektrikumsschichten 148 liegen jeweils über den selektiv leitfähigen Speicherkanälen 130 und sind jeweils seitlich von dem gemeinsamen Speicher-Source/Drain-Bereich 128 durch eine entsprechende der Floating-Gate-Elektroden 134 beabstandet. Die Auswahlgate-Dielektrikumsschichten 148 können beispielsweise aus Siliziumoxid, Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen oder diese anderweitig umfassen. Die Auswahlgateelektroden 150 können beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen oder diese anderweitig umfassen.
  • Die Speicherzellenstruktur 108b kann zum Beispiel aus einem eingebetteten Superflash-Speicher der dritten Generation (ESF3), einem eingebetteten Superflash-Speicher der ersten Generation (ESF1), einem Silizium-Oxid-Nitrid-Oxid-Silizium- (SONOS) -Speicher, einem Metall-Oxid-Nitrid-Oxid-Silizium- (MONOS) -Speicher oder einer oder mehreren anderen geeigneten Arten von Speicher bestehen oder diese anderweitig umfassen.
  • Die Logikvorrichtung 110 kann beispielsweise aus einem isolierten Feldeffekttransistor (IGFET) oder einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), einer doppelt diffundierten Metall-Oxid-Halbleiter- (DMOS) -Vorrichtung, einer bipolaren komplementären Metall-Oxid-Halbleiter- (CMOS) -DMOS-Vorrichtung (BCD), einer oder mehreren anderen geeigneten Transistorvorrichtungen oder einer oder mehreren anderen geeigneten Halbleitervorrichtungen bestehen oder diese anderweitig umfassen. In einigen Ausführungsformen umfasst die Logikvorrichtung 110 ein Paar von Logik-Source/Drain-Bereichen 152 und einen selektiv leitfähigen Logik-Kanal 154. Ferner sind die Logik-Source/Drain-Bereiche 152 dotierte Halbleiterbereiche mit einem ersten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ). Ferner ist der selektiv leitfähige Logik-Kanal 154 ein dotierter Halbleiterbereich mit einem zweiten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ), der dem ersten Dotierungstyp entgegengesetzt ist.
  • Eine Logik-Gatedielektrikumsschicht 156 liegt über dem selektiv leitfähigen Logik-Kanal 154 und eine Logik-Gateelektrode 158 liegt über der Logik-Gatedielektrikumsschicht 156. Die Logik-Gateelektrode 158 kann aus leitfähigem Material bestehen oder dieses anderweitig umfassen, zum Beispiel dotiertem Polysilizium oder einem oder mehreren anderen geeigneten leitfähigen Materialien. Die Logik-Gatedielektrikumsschicht 156 kann beispielsweise aus Siliziumnitrid, Siliziumoxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorangehenden bestehen oder diese anderweitig umfassen. Wie hierin verwendet, ist ein High-k-Dielektrikum ein Dielektrikum mit einer Dielektrizitätskonstante κ von mehr als etwa 3,9.
  • In einigen Ausführungsformen kleiden die Seitenwandabstandshalter 160 Seitenwandoberflächen der Logik-Gateelektrode 158 und der Logik-Gatedielektrikumsschicht 156 aus. Die Seitenwandabstandshalter 160 können beispielsweise aus Siliziumnitrid, Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika bestehen oder diese anderweitig umfassen. Ferner ist in einigen Ausführungsformen eine Kontaktätzstoppschicht (CESL) 166 entlang einer oberen Fläche des Substrats 104 angeordnet, die sich entlang Seitenwandoberflächen des Paares von Auswahlgateelektroden 150 in dem Speicherbereich 104m nach oben erstreckt und sich entlang einer Seitenwandoberfläche des Seitenwandabstandshalters 160 in dem Logikbereich 104l nach oben erstreckt. Die Kontaktätzstoppschicht (CESL) 166 steht in direktem Kontakt mit den Seitenwandoberflächen des Paars von Auswahlgateelektroden 150 und ist durch den Seitenwandabstandshalter 160 von der Seitenwandoberfläche der Logik-Gateelektrode 158 getrennt. Eine Zwischenschichtdielektrikum- (ILD) -Schicht 162 ist auf der Kontaktätzstoppschicht (CESL) 166 angeordnet und bedeckt die Speicherzellenstrukturen 108a, 108b und die Logikvorrichtung 110. Die Zwischenschichtdielektrikum- (ILD) -Schicht 162 kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer beliebigen Kombination davon bestehen oder diese anderweitig umfassen. Wie hierin verwendet, ist ein Low-k-Dielektrikum ein Dielektrikum mit einer Dielektrizitätskonstante κ von weniger als etwa 3,9. Ferner erstrecken sich in einigen Ausführungsformen Durchkontaktierungen 164 durch die Zwischenschichtdielektrikum- (ILD) -Schicht 162 zu den Logik-Source/Drain-Bereichen 152 und den Einzel-Speicher-Source/Drain-Bereichen 126. Die Durchkontaktierungen 164 sind leitfähig und können beispielsweise aus Wolfram, Aluminium, Kupfer, Kupfer, Aluminium, einem oder mehreren anderen geeigneten Metallen oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen oder diese anderweitig umfassen.
  • In einigen Ausführungsformen liegen Silizid-Pads 312 jeweils über den Logik-Source/Drain-Bereichen 152, den Einzel-Speicher-Source/Drain-Bereichen 126, der Löschgateelektrode 144, den Auswahlgateelektroden 150 und/oder der Logik-Gateelektrode 158. Zur Vereinfachung der Darstellung sind nur einige der Silizidpads 312 mit 312 bezeichnet. Die Silizid-Pads 312 können beispielsweise aus Nickelsilizid oder einem oder mehreren anderen geeigneten Siliziden bestehen oder diese anderweitig umfassen.
  • Mit Bezug auf 2 wird eine vergrößerte Schnittdarstellung 200 einiger Ausführungsformen der Speicherzellenstruktur 108b in 1 bereitgestellt. In einigen Ausführungsformen umfasst die Steuergate-Dielektrikumsschicht 136 eine untere Oxidschicht 118l, eine obere Oxidschicht 118u über der unteren Oxidschicht 118l und eine mittlere Nitridschicht 118m, die vertikal zwischen der unteren Oxidschicht 118l und der oberen Oxidschicht 118u angeordnet ist. Die Steuergate-Abstandshalter 140 können auch eine mittlere Nitridschicht umfassen, die zwischen zwei Oxidschichten angeordnet ist.
  • Unter Bezugnahme auf 3 wird eine Schnittdarstellung 300 einiger zusätzlicher Ausführungsformen des IC der 1 und 2 bereitgestellt. Wie gezeigt, besteht in einigen Ausführungsformen die Logik-Gatedielektrikumsschicht 156 aus einem High-k-Dielektrikum und die Logik-Gateelektrode 158 aus Metall. Die Auswahlgateelektroden 150, die Löschgateelektrode 144, die Steuergateelektroden 138 und die Floating-Gate-Elektroden 134 bestehen aus dotiertem Polysilizium.
  • Eine erste Logikvorrichtung 110a und eine zweite Logikvorrichtung 110b liegen auf dem Logikbereich 104l des Substrats 104 und sind räumlich und elektrisch durch eine Logik-Isolationsstruktur 310 seitlich zwischen der ersten und der zweiten Logikvorrichtung 110a, 110b getrennt. Die Logik-Isolationsstruktur 310 kann zum Beispiel aus einer STI-Struktur, einer DTI-Struktur oder einer oder mehreren anderen geeigneten Isolationsstrukturen bestehen oder diese anderweitig umfassen. Die erste und die zweite Logikvorrichtung 110a, 110b können jeweils zum Beispiel aus einem IGFET, einem MOSFET, einer DMOS-Vorrichtung, einer BCD-Vorrichtung, einer oder mehreren anderen geeigneten Transistorvorrichtungen oder einer oder mehreren anderen geeigneten Halbleitervorrichtungen bestehen. In einigen Ausführungsformen ist die erste Logikvorrichtung 110a ein IGFET und die zweite Logikvorrichtung 110b ist ein Leistungs-MOFSET, der so konfiguriert ist, dass er bei höheren Spannungen (z. B. einer um eine Größenordnung höheren Spannung) als die erste Logikvorrichtung 110a arbeitet. Der Leistungs-MOSFET kann beispielsweise aus einer doppelt diffundierten Metalloxid-Halbleiter- (DMOS) - Vorrichtung oder einem oder mehreren anderen geeigneten Leistungs-MOSFETs bestehen oder diese anderweitig umfassen.
  • Die erste und die zweite Logikvorrichtung 110a, 110b umfassen jeweils ein Paar von Logik-Source/Drain-Bereichen 152 und einen selektiv leitfähigen Logik-Kanal 154. Zur Vereinfachung der Darstellung sind nur einige der Logik-Source/Drain-Bereiche 152 mit 152 bezeichnet. Die Logik-Source/Drain-Bereiche 152 jedes Paars befinden sich in einer Oberseite des Substrats 104 und sind seitlich beabstandet. Ferner sind die Logik-Source/Drain-Bereichen 152 jedes Paars dotierte Halbleiterbereiche mit einem ersten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ). Der selektiv leitfähigen Logik-Kanal 154 ist ein dotierter Halbleiterbereich mit einem zweiten Dotierungstyp (z. B. dem p-Typ oder dem n-Typ), der dem ersten Dotierungstyp des jeweiligen Paars von Logik-Source/Drain-Bereichen 152 entgegengesetzt ist.
  • Die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b können unterschiedliche Gatedielektrikum-Zusammensetzungen für unterschiedliche Betriebsspannungen aufweisen. Als ein nicht einschränkendes Beispiel sind eine erste Logik-Gatedielektrikumsschicht 156a, eine zweite Logik-Gatedielektrikumsschicht 156b und eine Logik-Gateelektrode 158 auf dem selektiv leitfähigen Logik-Kanal 154 der ersten Logikvorrichtung 110a gestapelt, während die erste Logik-Gatedielektrikumsschicht 156a in der zweiten Logikvorrichtung 110b nicht vorhanden ist. Die Logik-Gateelektroden 158 können beispielsweise aus Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen oder diese anderweitig umfassen. Die erste und die zweite Logik-Gatedielektrikumsschicht 156a, 156b können beispielsweise aus Siliziumnitrid, Siliziumoxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer beliebigen Kombination der Vorhergehenden bestehen oder diese anderweitig umfassen. In einigen Ausführungsformen bestehen die ersten Logik-Gatedielektrikumsschichten 156a aus einem Siliziumoxid-High-k-Dielektrikum-Stapel, die zweiten Logik-Gatedielektrikumsschichten 156b bestehen aus einem dickeren Siliziumoxid-High-k-Dielektrikum-Stapel und die Logik-Gateelektroden 158 bestehen aus Metall. In einigen Ausführungsformen umfassen die Seitenwandabstandshalter 160 eine Mehrzahl von Seitenwandabstandshaltern, die jeweils Seitenwände der Logik-Gateelektroden 158 auskleiden.
  • Eine untere ILD-Schicht 162l und eine obere ILD-Schicht 162u sind auf dem Substrat 104 gestapelt und nehmen die Durchkontaktierungen 164 auf. Zur Vereinfachung der Darstellung sind nur einige der Durchkontaktierungen 164 mit 164 bezeichnet. Die untere ILD-Schicht 162l befindet sich an den Seiten der Speicherzellenstruktur 108 und an den Seiten der ersten und der zweiten Logikvorrichtung 110a, 110b. Ferner hat die untere ILD-Schicht 162l eine obere Fläche, die eben (z. B. planar oder im Wesentlichen planar) mit einer oberen Fläche der Speicherzellenstruktur 108, einer oberen Fläche der Zellen-Randstruktur 102, einer oberen Fläche der Logik-Randstruktur 304, einer oberen Fläche der ersten Logikvorrichtung 110a und einer oberen Fläche der zweiten Logikvorrichtung 110b ist. Die obere ILD-Schicht 162u bedeckt die untere ILD-Schicht 162l, die Speicherzellenstruktur 108, die Zellen-Randstruktur 102, die Logik-Randstruktur 304, die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b. Die untere und die obere ILD-Schicht 162l, 162u können beispielsweise aus Siliziumoxid, Siliziumnitrid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder einer beliebigen Kombination der Vorhergehenden bestehen oder diese anderweitig umfassen.
  • Ferner sind in einigen Ausführungsform die Steuergate-Abstandshalter 140, die über den Floating-Gate-Elektroden 134 liegen, ONO-Filme oder umfassen diese anderweitig und/oder Silizid-Pads 312 liegen jeweils über der Löschgateelektrode 144, den Auswahlgateelektroden 150, den Logik Source/Drain-Bereichen 152 und den Einzel-Speicher-Source/Drain-Bereichen 126. Zur Vereinfachung der Darstellung ist nur einer der Steuergate-Abstandshalter 140 mit 140 bezeichnet und nur einige der Silizid-Pads 312 sind mit 312 bezeichnet. Die ONO-Filme können zum Beispiel jeweils eine erste Oxidschicht 140f, eine zweite Oxidschicht 140s und eine mittlere Nitridschicht 140m umfassen, die seitlich zwischen der ersten und der zweiten Oxidschicht 140f, 140s angeordnet ist. Die Silizid-Pads 312 können beispielsweise aus Nickelsilizid oder einem oder mehreren anderen geeigneten Siliziden bestehen oder diese anderweitig umfassen.
  • Mit Bezug auf die 4-26 zeigt eine Folge von Schnittdarstellungen 400 - 2600 einige Ausführungsformen eines Verfahrens zum Ausbilden eines IC, der einen eingebetteten Speicher ohne Seitenwandabstandshalter in dem Speicherbereich umfasst.
  • Wie durch die Schnittdarstellung 400 von 4 gezeigt, wird ein Substrat 104 vorbereitet, das einen Speicherbereich 104m und einen Logikbereich 104l umfasst. In einigen Ausführungsformen wird eine untere Opfer-Polsterschicht („pad layer“) 402' ausgebildet, die das Substrat 104 bedeckt, und eine obere Opfer-Polsterschicht 404' wird ausgebildet, die die untere Opfer-Polsterschicht 402' bedeckt. Die untere Opfer-Polsterschicht 402' und die obere Opfer-Polsterschicht 404' sind aus unterschiedlichen Materialien ausgebildet und können zum Beispiel durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Sputtern, thermische Oxidation oder ein oder ein oder mehrere andere geeignete Wachstums- oder Abscheidungsverfahren ausgebildet werden. Wie hierin verwendet, kann ein Singularausdruck (z. B. ein Verfahren) beispielsweise Singular oder Plural bedeuten. Die untere Opfer-Polsterschicht 402' kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika ausgebildet sein und/oder die obere Opfer-Polsterschicht 404' kann zum Beispiel aus Siliziumnitrid oder einem oder mehreren anderen geeigneten Dielektrika ausgebildet sein.
  • Wie durch die Schnittdarstellung 500 von 5 gezeigt, wird das Substrat 104 in dem Speicherbereich 104m vertieft und eine Opfer-Dielektrikumsschicht 502 wird in dem Speicherbereich 104m ausgebildet. In einigen Ausführungsformen wird die obere Opfer-Polsterschicht 404' strukturiert (gemäß einer Maskierungsschicht 504), um eine Öffnung auszubilden, die dem Speicherbereich 104m entspricht, und um einen Logikbereich 104l abzudecken. Eine Vorläuferschicht 502' wird aus einer oberen Fläche des Substrats 104 ausgebildet und verringert somit eine Höhe der oberen Fläche des Substrats 104 in dem Speicherbereich 104m. In einigen Ausführungsformen ist die Vorläuferschicht 502' eine Oxidschicht und wird durch ein Nassverfahren oder ein thermisches Verfahren ausgebildet. Die Vorläuferschicht 502' wird anschließend teilweise entfernt und ein unterer verbleibender Teil der Vorläuferschicht 502' bildet die Opfer-Dielektrikumsschicht 502.
  • Wie durch die Schnittdarstellung 600 von 6 gezeigt, können die Opfer-Dielektrikumsschicht 502 und die untere Opfer-Polsterschicht 402' (siehe 5) entfernt und durch eine Speicher-Dielektrikumsschicht 604 in dem Speicherbereich 104m und eine untere Polsterschicht 402 in dem Logikbereich 104l ersetzt werden. Die obere Opfer-Polsterschicht 404' wird entfernt und durch eine Speicher-Polsterschicht 602, die auf der Speicher-Dielektrikumsschicht 604 in dem Speicherbereich 104m ausgebildet ist, und eine obere Polsterschicht 404, die auf der unteren Polsterschicht 402 in dem Logikbereich 104l ausgebildet ist, ersetzt. Die Speicher-Polsterschicht 602 und die obere Polsterschicht 404 können aus einem Dielektrikum bestehen, das als eine konforme Schicht abgeschieden wird. Dann wird der Abschnitt des konformen Dielektrikums in dem Speicherbereich 104m so geätzt und strukturiert, dass er eine obere Fläche aufweist, die mit der des Abschnitts des konformen Dielektrikums in dem Logikbereich 104l ausgerichtet ist. Dann werden Isolationsstrukturen durch die Speicher-Polsterschicht 602 und/oder die obere Polsterschicht 404 ausgebildet, die eine Logik-Isolationsstruktur 310 in dem Logikbereich 104l umfassen. Die Isolationsstruktur 310 teilt den Logikbereich 104l in einen ersten Logikbereich 104l1 und einen zweiten Logikbereich 104l2 . Der erste Logikbereich 104l1 kann zum Beispiel nachfolgend ausgebildete Kern-Logikvorrichtungen unterstützen, während der zweite Logikbereich 104l2 beispielsweise nachfolgend ausgebildete Hochspannungs-Logikvorrichtungen unterstützen kann. Die Hochspannungs-Logikvorrichtungen können zum Beispiel Logikvorrichtungen sein, die so konfiguriert sind, dass sie bei höheren Spannungen (z. B. um eine Größenordnung höher) als die Kern-Logikvorrichtungen arbeiten. Die Logik-Isolationsstruktur 310 kann beispielsweise ein Dielektrikum umfassen und/oder kann beispielsweise aus einer STI-Struktur, einer DTI-Struktur oder einer oder mehreren anderen geeigneten Isolationsbereichen bestehen oder diese anderweitig umfassen.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der Logik-Isolationsstruktur 310 und/oder anderer Isolationsstrukturen, wie z. B. Isolationsstrukturen in dem Speicherbereich 104m, das Strukturieren der unteren und der oberen Polsterschicht 402, 404 mit Layouts der Logik-Isolationsstruktur 310 und/oder anderer Isolationsstrukturen und ein Ätzen wird in das Substrat 104 mit der unteren und der oberen Polsterschicht 402, 404 an Ort und Stelle durchgeführt, um Gräben mit den Layouts auszubilden. Eine dielektrische Schicht wird ausgebildet, die die Gräben füllt, und eine Planarisierung wird an der oberen Polsterschicht 404 durchgeführt, um die Isolationsstrukturen in den Gräben auszubilden. Die dielektrische Schicht kann zum Beispiel aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika ausgebildet sein und/oder kann beispielsweise durch CVD, PVD, Sputtern oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet werden. Die Planarisierung kann zum Beispiel durch ein chemisch-mechanisches Polieren (CMP) oder ein oder mehrere andere geeignete Planarisierungsverfahren durchgeführt werden. Die Strukturierung kann beispielsweise unter Verwendung von Photolithographie und einem Ätzverfahren durchgeführt werden.
  • Wie durch die Schnittdarstellungen 700 - 1800 der 7 - 18 gezeigt, wird eine Folge von Herstellungsverfahren durchgeführt, so dass eine Speicherzellenstruktur auf dem Speicherbereich 104m aus einem mehrschichtigen Speicherfilm ausgebildet wird, während ein Rest des mehrschichtigen Speicherfilms auf dem Logikbereich 104l verbleibt. Einige der Herstellungsverfahren werden nachstehend als Beispiel und nicht zum Zweck der Einschränkung beschrieben.
  • Wie durch die Schnittdarstellung 700 von 7 gezeigt, werden die Speicher-Polsterschicht 602 und die Opfer-Dielektrikumsschicht 502 (siehe 6) entfernt und eine Speicher-Dielektrikumsschicht 706 und eine Floating-Gate-Schicht 702 werden in dem Speicherbereich 104m ausgebildet. In einigen Ausführungsformen wird eine Deckschicht 704 ausgebildet und strukturiert, um als Maskierungsschicht zum Ausbilden und Strukturieren der Floating-Gate-Schicht 702 zu dienen. In einigen Ausführungsformen kann die Deckschicht 704 eine oder mehrere dielektrische Schichten umfassen. Zum Beispiel kann die Deckschicht 704 eine Siliziumnitridschicht und eine Siliziumoxidschicht umfassen, die auf der Siliziumnitridschicht ausgebildet ist. Die Deckschicht 704 wird so ausgebildet und strukturiert, dass sie eine Öffnung aufweist, die dem Speicherbereich 104m entspricht, und den Logikbereich 104l abdeckt. Die Floating-Gate-Schicht 702 wird zuerst über der Speicher-Dielektrikumsschicht 706 ausgebildet, die den Speicherbereich 104m bedeckt, und wird über der Deckschicht 704 ausgebildet, die den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 702 kann beispielsweise konform ausgebildet werden und/oder kann beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien ausgebildet sein. In einigen Ausführungsformen wird die Floating-Gate-Schicht 702 durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet. Dann wird eine Planarisierung in eine Oberseite der Floating-Gate-Schicht 702 durchgeführt, bis die Deckschicht 704 erreicht ist, wodurch die Floating-Gate-Schicht 702 von der Deckschicht 704 entfernt wird. In einigen Ausführungsformen vertieft die Planarisierung eine oberste Fläche der Floating-Gate-Schicht 702 so, dass sie mit einer obersten Fläche der Deckschicht 704 etwa eben ist. Die Planarisierung kann beispielsweise durch ein CMP oder ein oder mehrere andere geeignete Planarisierungsverfahren durchgeführt werden.
  • Wie durch die Schnittdarstellung 800 von 8 gezeigt, wird die Floating-Gate-Schicht 702 für ein besseres Kopplungsverhältnis weiter abgesenkt. Die Floating-Gate-Schicht 702 kann durch einen Nassätzverfahren abgesenkt werden. Nach dem Absenken der Floating-Gate-Schicht 702 kann die Deckschicht 704 anschließend entfernt werden. Zum Beispiel kann zumindest die Siliziumoxidschicht der Deckschicht während oder nach dem Absenken der Floating-Gate-Schicht 702 entfernt werden.
  • Wie durch die Schnittdarstellung 900 von 9 gezeigt, wird ein mehrschichtiger Speicherfilm ausgebildet, der die Floating-Gate-Schicht 702 und die obere Polsterschicht 404 bedeckt. Der mehrschichtige Speicherfilm umfasst eine Steuergate-Dielektrikumsschicht 902, eine Steuergateschicht 904 und eine Steuergate-Hartmaskenschicht 906. In einigen Ausführungsformen umfasst die Steuergate-Dielektrikumsschicht 902 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder irgendeine Kombination der Vorhergehenden. Zum Beispiel kann die Steuergate-Dielektrikumsschicht 902 ein ONO-Film sein und/oder kann eine untere Oxidschicht 902l, eine mittlere Nitridschicht 902m, die die untere Oxidschicht 902l bedeckt, und eine obere Oxidschicht 902u umfassen, die die mittlere Nitridschicht 902m bedeckt. Die Steuergate-Dielektrikumsschicht 902 kann beispielsweise durch CVD, PVD, ein oder mehrere andere geeignete Abscheidungsverfahren oder eine beliebige Kombination der Vorstehenden ausgebildet werden. Die Steuergateschicht 904 wird so ausgebildet, dass sie die Steuergate-Dielektrikumsschicht 902 bedeckt. Die Steuergateschicht 904 kann zum Beispiel konform ausgebildet werden und/oder kann beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien ausgebildet sein. Ferner wird in einigen Ausführungsformen die Steuergateschicht 904 durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet. Die Steuergate-Hartmaskenschicht 906 wird so ausgebildet, dass sie die Steuergateschicht 904 bedeckt. In einigen Ausführungsformen umfasst die Steuergate-Hartmaskenschicht 906 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder irgendeine Kombination der Vorstehenden. Zum Beispiel kann die Steuergate-Hartmaskenschicht 906 ein Nitrid-Oxid-Nitrid- (NON) -Film sein und/oder kann eine untere Nitridschicht 906l, eine mittlere Oxidschicht 906m, die die untere Nitridschicht 906l bedeckt, und eine obere Nitridschicht 906u umfassen, die die mittlere Oxidschicht 906m bedeckt. Die Steuergate-Hartmaskenschicht 906 kann beispielsweise durch CVD, PVD, ein oder mehrere andere geeignete Abscheidungsverfahren oder eine beliebige Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Schnittdarstellung 1000 von 10 gezeigt, wird eine Ätzung in den mehrschichtigen Speicherfilm durchgeführt, um Teile des mehrschichtigen Speicherfilms aus dem Speicherbereich 104m zu entfernen, wodurch ein Paar Steuergateelektroden 138 auf der Floating-Gate-Schicht 702 ausgebildet werden. Ferner bildet das Ätzen ein Paar von Steuergate-Dielektrikumsschichten 136 und ein Paar von Steuergate-Hartmasken 210 aus. Die Steuergate-Dielektrikumsschichten 136 liegen jeweils unter den Steuergateelektroden 138 und die Steuergate-Hartmasken 210 liegen jeweils über den Steuergateelektroden 138. In einigen Ausführungsformen umfasst ein Verfahren zum Durchführen des Ätzens das Ausbilden und Strukturieren einer Maskierungsschicht (z. B. einer in der Figur nicht gezeigten Photoresistschicht) auf dem mehrschichtigen Speicherfilm, um den Logikbereich 104l abzudecken und den Speicherbereich 104m teilweise mit einem Layout der Steuergateelektroden 138 abzudecken. Ein Ätzmittel wird dann auf den mehrschichtigen Speicherfilm aufgebracht, wobei die Maskierungsschicht an Ort und Stelle ist, bis das Ätzmittel die Floating-Gate-Schicht 702 erreicht, und die Maskierungsschicht wird danach entfernt.
  • Wie durch die Schnittdarstellung 1100 von 11 gezeigt, wird eine Steuergate-Abstandshalterschicht 1102 ausgebildet, die die Struktur von 10 abdeckt und auskleidet. Die Steuergate-Abstandshalterschicht 1102 kann beispielsweise konform ausgebildet werden und/oder kann beispielsweise aus Siliziumoxid, Siliziumnitrid, einem oder mehreren anderen geeigneten Dielektrika oder einer beliebigen Kombination der Vorhergehenden ausgebildet sein. In einigen Ausführungsformen besteht die Steuergate-Abstandshalterschicht 1102 aus einem ONO-Film oder umfasst diesen anderweitig und/oder umfasst eine untere Oxidschicht 1102l, eine mittlere Nitridschicht 902m über der unteren Oxidschicht 902l und eine obere Oxidschicht 1102u über der mittleren Nitridschicht 1102m. Ferner kann die Steuergate-Abstandshalterschicht 1102 zum Beispiel durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet werden.
  • Wie in der Schnittdarstellung 1200 von 12 gezeigt, wird eine erste Ätzung in die Steuergate-Abstandshalterschicht 1102 (siehe 11) durchgeführt, um einen Steuergate-Abstandshalter 140 entlang Seitenwänden der Steuergateelektroden 138 auszubilden. In einigen Ausführungsformen umfasst ein Verfahren zum Durchführen des Ätzens ein Aufbringen eines oder mehrerer Ätzmittel auf die Steuergate-Abstandshalterschicht 1102, bis horizontale Segmente der Steuergate-Abstandshalterschicht 1102 entfernt sind. Dann wird ein zweites Ätzen in die Floating-Gate-Schicht 702 und die Speicher-Dielektrikumsschicht 706 (siehe 11) mit den Steuergate-Abstandshaltern 140 an Ort und Stelle durchgeführt, um ein Paar Floating-Gate-Elektroden 134 und ein Paar Floating-Gate-Dielektrikumsschichten 132 auszubilden. Die Floating-Gate-Elektroden 134 liegen jeweils unter den Steuergateelektroden 138 und sind aus der Floating-Gate-Schicht 702 ausgebildet. Die Floating-Gate-Dielektrikumsschichten 132 liegen jeweils unter den Floating-Gate-Elektroden 134 und sind aus der Speicher-Dielektrikumsschicht 706 ausgebildet. Während des Ätzens dienen die Steuergate-Abstandshalter 140 und die Steuergate-Hartmasken 210 als Maske.
  • Wie durch die Schnittdarstellung 1300 von 13 gezeigt, wird ein Floating-Gate-Abstandshalter 142 an Seitenwänden der Floating-Gate-Elektroden 134 und der Steuergate-Abstandshalter 140 ausgebildet. In einigen Ausführungsformen umfasst der Floating-Gate-Abstandshalter 142 Siliziumoxid, ein oder mehrere andere geeignete Oxide oder ein oder mehrere andere geeignete Dielektrika. Ferner umfasst in einigen Ausführungsformen ein Verfahren zum Ausbilden des Floating-Gate-Abstandshalters 142 das Abscheiden einer Floating-Gate-Abstandshalterschicht gefolgt von einem Ätzen, um horizontale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen, ohne vertikale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen. Die Floating-Gate-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann zum Beispiel durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet werden.
  • Dann wird ein gemeinsamer Speicher-Source/Drain-Bereich 128 in dem Substrat 104 seitlich zwischen den Floating-Gate-Elektroden 134 ausgebildet. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden des gemeinsamen Speicher-Source/Drain-Bereichs 128 das Ausbilden und Strukturieren einer Maskierungsschicht 1302, die den Logikbereich 104l und den Speicherbereich 104m außerhalb eines Spalts des gemeinsamen Source/Drain seitlich zwischen den Floating-Gate-Elektroden 134 abdeckt. Ionenimplantation oder ein oder mehrere andere geeignete Dotierungsverfahren werden mit der Maskierungsschicht 1302 an Ort und Stelle durchgeführt und die Maskierungsschicht wird danach entfernt.
  • Wie durch die Schnittdarstellung 1400 von 14 gezeigt, wird eine Löschgate-Dielektrikumsschicht 146 in dem Spalt des gemeinsamen Source/Drain ausgebildet, die den gemeinsamen Source/Drain-Bereich 128 bedeckt und die weiter Seitenwände der Floating-Gate-Elektroden 134 und Seitenwände der Steuergate-Abstandshalter 140 auskleidet. Die Löschgate-Dielektrikumsschicht 146 kann zum Beispiel aus Oxid, Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der Löschgate-Dielektrikumsschicht 146 Hochtemperaturoxidation (HTO), In-Situ-Dampferzeugungs- (ISSG) -Oxidation, ein oder mehrere andere geeignete Abscheidungs- oder Wachstumsverfahren oder irgendeine Kombination der Vorstehenden. Ferner umfasst das Verfahren in einigen Ausführungsformen das Entfernen von Dielektrikum, das sich auf Teilen des Speicherbereichs 104m außerhalb des Spalts des gemeinsamen Source/Drain gebildet hat.
  • Dann wird eine Speicher-Dielektrikumsschicht 1402 ausgebildet, die Abschnitte des Speicherbereichs 104m auf gegenüberliegenden Seiten der Floating-Gate-Elektroden 134 abdeckt. Die Speicher-Dielektrikumsschicht 1402 kann zum Beispiel aus Oxid, Nitrid oder einem oder mehreren anderen geeigneten Dielektrika ausgebildet sein. Die Speicher-Dielektrikumsschicht 1402 kann zum Beispiel durch HTO, ISSG-Oxidation, ein oder mehrere andere geeignete Abscheidungs- oder Wachstumsverfahren oder irgendeine Kombination der Vorstehenden ausgebildet werden. Eine Speicher-Gateschicht 1404 und eine Speicher-Hartmaskenschicht 1406 werden auf der Speicher-Dielektrikumsschicht 1402 ausgebildet. Die Speicher-Gateschicht 1404 kann beispielsweise konform ausgebildet werden und/oder kann beispielsweise aus dotiertem Polysilizium, Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien ausgebildet sein. Die Speicher-Gateschicht 1404 kann zum Beispiel durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren ausgebildet werden.
  • Wie durch die Schnittdarstellung 1500 von 15 gezeigt, wird die Speicher-Hartmaskenschicht 1406 (siehe 14) strukturiert, um ein Paar von Auswahlgate-Hartmasken 208 auf gegenüberliegenden Seiten des gemeinsamen Speicher-Source/Drain-Bereichs 128 und eine Löschgate-Hartmaske 212 über dem gemeinsamen Speicher-Source/Drain-Bereich 128 auszubilden. Dann wird ein Ätzen in die Speicher-Gateschicht 1404 und die Speicher-Dielektrikumsschicht 1402 (siehe 14) mit den Auswahlgate-Hartmasken 208 und der Löschgate-Hartmaske 212 an Ort und Stelle durchgeführt, um ein Paar von Auswahlgateelektroden 150, eine Löschgateelektrode 144 und ein Paar von Auswahlgate-Dielektrikumsschichten 148 auszubilden.
  • Wie durch die Schnittdarstellung 1600 von 16 gezeigt, wird eine erste Hartmaske ARC 1602 ausgebildet, die die oben beschriebene Struktur bedeckt, gefolgt von einem Planarisierungsverfahren. Somit sind eine obere Fläche der ersten Hartmaske ARC 1602, obere Flächen der Hartmasken 210, 212, 208 und eine obere Fläche der Steuergate-Hartmaskenschicht 906 gemeinsam zurückgeätzt, wenn die erste Hartmaske ARC 1602 ausreichend geätzt ist, um untere Abschnitte der Hartmasken 210, 212, 208 und der Steuergate-Hartmaske 906 freizulegen. Die erste Hartmaske ARC 1602 kann durch ein Beschichtungsverfahren ausgebildet werden oder kann zum Beispiel durch CVD, PVD oder ein oder mehrere andere geeignete Abscheidungsverfahren abgeschieden werden. Die Planarisierung kann beispielsweise durch ein CMP oder ein oder mehrere andere geeignete Planarisierungsverfahren durchgeführt werden.
  • Wie in der Schnittdarstellung 1700 von 17 gezeigt, wird in einigen Ausführungsformen die erste Hartmaske ARC 1602 (siehe 16) nach dem Ätzen entfernt, beispielsweise durch ein weiteres Ätzverfahren oder ein oder mehrere andere geeignete Entfernungsverfahren. Eine Dummy-Auskleidungsschicht 1702 wird ausgebildet, die die Struktur von 16 bedeckt. Die Dummy-Auskleidungsschicht 1702 kann beispielsweise konform ausgebildet werden. In einigen Ausführungsformen ist die Dummy-Auskleidungsschicht 1702 aus Siliziumoxid oder einem oder mehreren anderen geeigneten Dielektrika ausgebildet. Eine Dummy-Deckschicht 1704 wird ausgebildet, die die Dummy-Auskleidungsschicht 1702 bedeckt. In einigen Ausführungsformen ist die Dummy-Deckschicht 1704 aus Polysilizium oder einem oder mehreren anderen geeigneten Materialien ausgebildet. Ferner können die Dummy-Auskleidungsschicht 1702 und/oder die Dummy-Deckschicht 1704 zum Beispiel durch CVD, PVD, ein oder mehrere andere geeignete Abscheidungsverfahren oder eine beliebige Kombination der Vorhergehenden ausgebildet werden, gefolgt von einem Planarisierungsverfahren.
  • Wie durch die Schnittdarstellung 1800 von 18 gezeigt, wird in dem Logikbereich 104l ein Ätzen in die Dummy-Deckschicht 1704, die Dummy-Auskleidungsschicht 1702, die Steuergateschicht 904, die Steuergate-Dielektrikumsschicht 902, die obere Polsterschicht 404 und die untere Polsterschicht 402 (siehe 17) durchgeführt. In einigen Ausführungsformen wird das Ätzen durchgeführt, indem eine Photoresistschicht 1802, die den Speicherbereich 104m abdeckt, ausgebildet und strukturiert wird. Ein Ätzmittel wird dann mit der Photoresistschicht 1802 an Ort und Stelle aufgebracht, bis das Ätzmittel eine obere Fläche des Substrats 104 erreicht, und die Photoresistschicht 1802 wird danach abgelöst.
  • Wie durch die Schnittdarstellung 1900 von 19 gezeigt, wird eine Logikvorrichtung in dem Logikbereich 104l ausgebildet. In einigen Ausführungsformen wird eine Mehrzahl von Logikvorrichtungen in dem Logikbereich 104l mit verschiedenen Gatedielektrikums- und Gateelektroden-Anordnungen ausgebildet. Als Beispiel wird eine erste Logikvorrichtung 110a in dem ersten Logikbereich 104l1 ausgebildet und eine zweite Logikvorrichtung 110b wird in dem zweiten Logikbereich 104l2 ausgebildet. Die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b können ausgebildet werden, indem eine erste Logik-Gatedielektrikumsschicht 156a und eine zweite Logik-Gatedielektrikumsschicht 156b in dem ersten Logikbereich 104l1 bzw. dem zweiten Logikbereich 104l2 ausgebildet werden. Die zweite Logik-Gatedielektrikumsschicht 156b kann ausgebildet werden, indem eine HS-Dielektrikumsschicht 1902 in dem zweiten Logikbereich 104l2 und nicht in dem ersten Logikbereich 104l1 abgeschieden und strukturiert wird. Eine Logik-Dielektrikumsschicht wird dann in dem zweiten Logikbereich 104l2 auf der HS-Dielektrikumsschicht 1902 zum Ausbilden der ersten Logik-Gatedielektrikumsschicht 156a und in dem ersten Logikbereich 104l1 direkt auf dem Substrat 104 zum Ausbilden der zweiten Logik-Gatedielektrikumsschicht 156b ausgebildet und gemeinsam mit der HS-Dielektrikumsschicht 1902 strukturiert. Obwohl in der Figur nicht gezeigt, kann die Logik-Dielektrikumsschicht eine oder mehrere Oxid- oder andere dielektrische Schichten umfassen und kann mit unterschiedlichen Zusammensetzungen und Dicken in unterschiedlichen Logikbereichen des Substrats 104 ausgebildet und strukturiert werden. Ferner wird eine Logik-Gateschicht auf der ersten Logik-Gatedielektrikumsschicht 156a zum Ausbilden einer ersten Logik-Gateelektrode 158a in dem ersten Logikbereich 104l1 und auf der zweiten Logik-Gatedielektrikumsschicht 156b zum Ausbilden einer zweiten Logik-Gateelektrode 158b in dem zweiten Logikbereich 104l2 ausgebildet und strukturiert. Die HS-Dielektrikumsschicht 1902 kann zum Beispiel aus Oxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorhergehenden ausgebildet sein. Die HS-Dielektrikumsschicht 1902 kann konform ausgebildet werden und/oder kann durch CVD, PVD, ein oder mehrere andere geeignete Wachstums- oder Abscheidungsverfahren oder irgendeiner Kombination der Vorhergehenden ausgebildet werden. Die Logik-Dielektrikumsschicht kann zum Beispiel aus Oxid, einem High-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorhergehenden ausgebildet sein. Die Logik-Gateschicht kann beispielsweise aus dotiertem oder undotiertem Polysilizium, Metall, einem leitfähigen Material oder einem oder mehreren anderen geeigneten Materialien ausgebildet sein. In einigen Ausführungsformen werden die Logik-Dielektrikumsschicht und die Logik-Gateschicht konform ausgebildet und/oder werden durch CVD, PVD, stromloses Plattieren, Elektroplattieren, ein oder mehrere andere geeignete Wachstums- oder Abscheidungsverfahren oder irgendeine Kombination der Vorstehenden ausgebildet.
  • Wie durch die Schnittdarstellung 2000 von 20 gezeigt, wird, noch mit der Dummy-Deckschicht 1704 an Ort und Stelle, ein Seitenwandabstandshalter 160 entlang Seitenwänden der Logik-Gateelektroden 158a, 158b ausgebildet. Die Auswahlgateelektroden 150 sind von der Dummy-Auskleidungsschicht 1702 und der Dummy-Deckschicht 1704 bedeckt, so dass der Seitenwandabstandshalter 160 nicht neben den Auswahlgateelektroden 150 ausgebildet wird. Im Vergleich zu einem alternativen Ansatz, bei dem die Dummy-Deckschicht 1704 und die Dummy-Auskleidungsschicht 1702 von den Seiten der Auswahlgateelektroden 150 entfernt sind und der Seitenwandabstandshalter 160 neben den Auswahlgateelektroden 150 ausgebildet wird, ist ein seitlicher Abstand zwischen benachbarten Auswahlgateelektroden 150 verbreitert. Somit wird das Einfüllfenster für ein Zwischenschichtdielektrikum vergrößert, das später in den seitlichen Zwischenraum gefüllt wird (zum Beispiel wie durch die Schnittdarstellung 2300 von 23 gezeigt). Hohlräume werden verringert und die Einfüllqualität für das Zwischenschichtdielektrikum wird verbessert.
  • In einigen Ausführungsformen umfasst der Seitenwandabstandshalter 160 Siliziumoxid, Siliziumnitrid, ein oder mehrere andere geeignete Dielektrika oder irgendeine Kombination der Vorhergehenden. Ferner umfasst in einigen Ausführungsformen ein Verfahren zum Ausbilden des Seitenwandabstandshalters 160 das Abscheiden einer Abstandshalterschicht, die die Struktur von 20 bedeckt und auskleidet. Ein Rückätzen wird dann in die Abstandshalterschicht durchgeführt, um horizontale Segmente der Abstandshalterschicht zu entfernen, ohne vertikale Segmente der Abstandshalterschicht zu entfernen. Die Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann zum Beispiel durch CVD, PVD, ein oder mehrere andere geeignete Abscheidungsverfahren oder eine beliebige Kombination der Vorhergehenden ausgebildet werden.
  • Wie durch die Schnittdarstellung 2100 von 21 gezeigt, wird eine Ätzung an der Dummy-Deckschicht 1704 und der Dummy-Auskleidungsschicht 1702 durchgeführt, die aus dem Speicherbereich 104m entfernt werden sollen. In einigen Ausführungsformen wird eine Maskierungsschicht 2102 verwendet, um die Logikvorrichtungen 110a, 110b vor dem Ätzen abzudecken und zu schützen. Das Ätzen kann eine Reihe von Trocken- und/oder Nassätzverfahren umfassen. Die Maskierungsschicht 2102 kann durch ein Photoresist gebildet sein.
  • Wie durch die Schnittdarstellung 2200 von 22 gezeigt, werden Einzel-Speicher-Source/Drain-Bereichen 126 in dem Speicherbereich 104m jeweils an die Auswahlgateelektroden 150 angrenzend ausgebildet. Außerdem werden Logik-Source/Drain-Bereiche 152 paarweise in dem Logikbereich 104l ausgebildet, wobei die Source/Drain-Bereiche jedes Paares jeweils an gegenüberliegende Seitenwände der Logik-Gateelektroden 158a, 158b angrenzen. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der Einzel-Speicher-Source/Drain-Bereiche 126 und der Logik-Source/Drain-Bereiche 152 eine Ionenimplantation in das Substrat 104. In weiteren Ausführungsformen wird ein anderes Verfahren als Ionenimplantation verwendet, um die Einzel-Speicher-Source/Drain-Bereiche 126 und die Logik-Source/Drain-Bereiche 152 auszubilden.
  • Auch durch die Schnittdarstellung 2200 von 22 gezeigt, werden Silizid-Pads 312 auf den Einzel-Speicher-Source/Drain-Bereichen 126 und den Logik-Source/Drain-Bereichen 152 ausgebildet. Zur Vereinfachung der Darstellung sind nur einige der Silizidpads 312 mit 312 bezeichnet. Die Silizid-Pads 312 können beispielsweise aus Nickelsilizid oder einem oder mehreren anderen geeigneten Siliziden bestehen oder diese anderweitig umfassen und/oder können beispielsweise durch ein Salizidverfahren oder ein oder mehrere andere geeignete Wachstumsverfahren ausgebildet werden.
  • Wie durch die Schnittdarstellung 2300 von 23 gezeigt, werden eine Kontaktätzstoppschicht (CSEL) 166 und eine untere Zwischenschichtdielektrikum- (ILD) -Schicht 162l ausgebildet, die die Struktur von 22 bedecken. Die untere ILD-Schicht 162l kann beispielsweise aus Oxid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorhergehenden bestehen. Die untere ILD-Schicht 162l kann beispielsweise durch CVD, PVD, Sputtern oder eine beliebige Kombination der Vorhergehenden abgeschieden werden, gefolgt von einem Planarisierungsverfahren.
  • Wie durch die Schnittdarstellung 2400 von 24 gezeigt, wird ein Planarisierungsverfahren an der unteren Zwischenschichtdielektrikum- (ILD) -Schicht 162l und der Kontaktätzstoppschicht (CSEL) 166 durchgeführt. Das Planarisierungsverfahren kann auch die Steuergate-, Auswahlgate- und Löschgate-Hartmasken 210, 208, 212 entfernen und die jeweiligen Gateelektroden freilegen. Das Planarisierungsverfahren kann beispielsweise aus einem CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren bestehen. Die untere ILD-Schicht 162l wird mit einer oberen Fläche ausgebildet, die koplanar oder im Wesentlichen koplanar mit oberen Flächen der verbleibenden Struktur ist. Das Planarisierungsverfahren kann beispielsweise aus einem CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren bestehen. Das Planarisierungsverfahren kann auch eine obere Fläche der unteren ILD-Schicht 162l so vertiefen, dass sie mit den oberen Flächen der Logik-Gateelektroden 158a, 158b ungefähr eben ist, wodurch die Logik-Gateelektroden 158a, 158b, die Löschgateelektrode 144 und die Auswahlgateelektroden 150 freigelegt werden. Obwohl in 24 nicht gezeigt, können in einigen Ausführungsformen Silizid-Pads auch auf der Löschgateelektrode 144 und den Auswahlgateelektroden 150 ähnlich wie in 3 gezeigt nach dem Planarisierungsverfahren ausgebildet werden.
  • Wie durch die Schnittdarstellung 2500 von 25 gezeigt, wird dann ein Gate-Ersetzungsverfahren durchgeführt: Ein Ätzen wird in die Logik-Gateelektroden 158a, 158b durchgeführt, um die Logik-Gateelektroden 158a, 158b zu entfernen. In einigen Ausführungsformen wird das Ätzen mit einer Maskierungsschicht durchgeführt, um andere Bereiche der Struktur zu schützen, bis die Logik-Gateelektroden 158a, 158b entfernt sind. Metallgateelektroden 158a', 158b' werden dann anstelle der Logik-Gateelektroden 158a, 158b ausgebildet. Die Metallgateelektroden 158a', 158b' können beispielsweise aus Metall, einem anderen Material als die Logik-Gateelektroden 158a, 158b oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der Metallgateelektroden 158a', 158b' das Ausbilden einer leitfähigen Schicht beispielsweise durch CVD, PVD, stromloses Plattieren, Elektroplattieren oder ein oder mehrere andere geeignete Wachstums- oder Abscheidungsverfahren. Eine Planarisierung wird dann in die leitfähige Schicht durchgeführt, bis die untere ILD-Schicht 162l erreicht ist. Die Planarisierung kann beispielsweise durch ein CMP oder ein oder mehrere andere geeignete Planarisierungsverfahren durchgeführt werden.
  • Wie durch die Schnittdarstellung 2600 von 26 gezeigt, wird eine obere ILD-Schicht 162u, die die Struktur von 25 abdeckt, mit einer oberen Fläche ausgebildet, die planar oder im Wesentlichen planar ist. Die obere ILD-Schicht 162u kann beispielsweise aus einem Oxid, einem Low-k-Dielektrikum, einem oder mehreren anderen geeigneten Dielektrika oder irgendeiner Kombination der Vorstehenden bestehen. Ferner kann die obere ILD-Schicht 162u zum Beispiel ausgebildet werden, indem die obere ILD-Schicht 162u abgeschieden wird und anschließend eine Planarisierung in die obere Fläche der oberen ILD-Schicht 162u durchgeführt wird. Die Abscheidung kann zum Beispiel durch CVD, PVD, Sputtern oder irgendeine Kombination der Vorstehenden durchgeführt werden. Die Planarisierung kann beispielsweise durch ein CMP oder ein oder mehrere andere geeignete Planarisierungsverfahren durchgeführt werden.
  • Wie auch durch die Schnittdarstellung 2600 von 26 gezeigt, werden Durchkontaktierungen 164 ausgebildet, die sich durch die obere ILD-Schicht 162u und die untere ILD-Schicht 162l zu den Einzel-Speicher-Source/Drain-Bereichen 126, den Logik-Source/Drain-Bereichen 152, dem gemeinsamen Speicher-Source/Drain-Bereich 128, den Steuergateelektroden 138, den Auswahlgateelektroden 150, der Löschgateelektrode 144, den Logik-Gateelektroden 158a, 158b oder irgendeiner Kombination der Vorstehenden erstrecken.
  • Mit Bezug auf 27 wird ein Flussdiagramm 2700 einiger Ausführungsformen eines Verfahrens zum Ausbilden eines IC bereitgestellt, der eine eingebettete Speicher-Randstruktur mit einem Rand-Seitenwandabstandshalter umfasst. Der IC kann beispielsweise dem IC der 4-26 entsprechen.
  • Bei 2702 wird ein Substrat bereitgestellt. Das Substrat umfasst einen Speicherbereich und einen Logikbereich. Eine Speicher-Dielektrikumsschicht wird in dem Speicherbereich ausgebildet. Siehe zum Beispiel 4.
  • Bei 2704 wird das Substrat in dem Speicherbereich vertieft. Eine Speicher-Dielektrikumsschicht wird in dem Speicherbereich ausgebildet. Siehe zum Beispiel 5.
  • Bei 2706 wird ein mehrschichtiger Speicherfilm in dem Speicherbereich ausgebildet, der das Substrat bedeckt. Siehe zum Beispiel die 6 - 9.
  • Bei 2708 werden Speicherzellenstrukturen in dem Speicherbereich aus dem mehrschichtigen Speicherfilm ausgebildet. Siehe zum Beispiel die 10 - 16.
  • Bei 2710 wird eine Dummy-Deckschicht in dem Speicher ausgebildet, die die Speicherzellenstrukturen abdeckt. Dann wird eine Logikvorrichtung in dem Logikbereich ausgebildet, wobei der Speicherbereich durch die Dummy-Deckschicht geschützt ist. Siehe zum Beispiel die 17 - 19.
  • Bei 2712 wird, mit der Dummy-Deckschicht noch an Ort und Stelle und den Speicherbereich abdeckend, ein Seitenwandabstandshalter neben der Logikvorrichtung in dem Logikbereich ausgebildet. Als ein Ergebnis wird der Seitenwandabstandshalter nicht in dem Speicherbereich ausgebildet. Siehe zum Beispiel 20.
  • Bei 2714 wird die Dummy-Deckschicht aus dem Speicherbereich entfernt. Siehe zum Beispiel 21.
  • Bei 2716 werden Source/Drain-Bereiche in dem Speicherbereich und in dem Logikbereich ausgebildet. Siehe zum Beispiel 22.
  • Bei 2718 wird eine untere Zwischenschicht-Dielektrikumsschicht ausgebildet, um Räume zwischen den Speichervorrichtungsstrukturen in dem Speicherbereich und den Logikvorrichtungen in dem Logikbereich zu füllen. Ein Seitenverhältnis zwischen den Speichervorrichtungen wird für das Einfüllen der Zwischenschicht-Dielektrikumsschicht aufgrund des Fehlens des Seitenwandabstandshalters in dem Speicherbereich verringert. Siehe zum Beispiel 23.
  • Bei 2720 wird ein Gate-Ersetzungsverfahren ausgeführt, um die Logik-Gateelektroden durch Metallgateelektroden für die Logikvorrichtungen in dem Logikbereich zu ersetzen. Siehe zum Beispiel die 24 - 25.
  • Bei 2722 wird eine obere Zwischenschicht-Dielektrikumsschicht auf der unteren Zwischenschicht-Dielektrikumsschicht ausgebildet, die über den Speichervorrichtungsstrukturen in dem Speicherbereich und den Logikvorrichtungen in dem Logikbereich liegt. Kontakte können anschließend ausgebildet werden. Siehe zum Beispiel 26.
  • Während das Flussdiagramm 2700 von 27 hierin als eine Reihe von Vorgängen oder Ereignissen gezeigt und beschrieben ist, versteht es sich, dass die gezeigte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinne zu interpretieren ist. Zum Beispiel können einige Vorgänge in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als den hier gezeigten und/oder beschriebenen auftreten. Ferner müssen nicht alle gezeigten Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren, und eine oder mehrere der hierin gezeigten Vorgänge können in einem oder mehreren separaten Schritten und/oder Phasen ausgeführt werden.
  • Im Hinblick auf das Vorhergehende sind einige Ausführungsformen der vorliegenden Anmeldung auf eine integrierte Schaltung (IC) gerichtet. Der IC umfasst einen Speicherbereich und einen Logikbereich, die in einem Substrat integriert sind. Eine Speicherzellenstruktur ist auf dem Speicherbereich angeordnet. Die Speicherzellenstruktur umfasst ein Paar von Steuergateelektroden, die jeweils über dem Substrat angeordnet sind, und ein Paar von Auswahlgateelektroden, die auf gegenüberliegenden Seiten des Paars von Steuergateelektroden angeordnet sind. Eine Logikvorrichtung ist auf dem Logikbereich angeordnet. Die Logikvorrichtung umfasst eine Logik-Gateelektrode, die durch ein Logik-Gatedielektrikum von dem Substrat getrennt ist. Ein Seitenwandabstandshalter ist entlang einer Seitenwandoberfläche der Logik-Gateelektrode angeordnet. Eine Kontaktätzstoppschicht (CESL) ist entlang einer oberen Fläche des Substrats angeordnet, erstreckt sich entlang Seitenwandoberflächen des Paars von Auswahlgateelektroden in dem Speicherbereich nach oben und erstreckt sich entlang einer Seitenwandoberfläche des Seitenwandabstandshalters in dem Logikbereich nach oben. Die Kontaktätzstoppschicht (CESL) befindet sich in direktem Kontakt mit den Seitenwandoberflächen des Paars von Auswahlgateelektroden und ist durch den Seitenwandabstandshalter von der Seitenwandoberfläche der Logik-Gateelektrode getrennt.
  • Ferner sind einige Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren gerichtet, das das Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich und das Ausbilden und Strukturieren eines mehrschichtigen Films zum Ausbilden einer Mehrzahl von Speicherzellenstrukturen auf dem Speicherbereich umfasst. Das Verfahren umfasst ferner das Ausbilden einer Dummy-Deckschicht, die über den Speicherzellenstrukturen liegt, und das Ausbilden einer Mehrzahl von Logikvorrichtungen auf dem Logikbereich, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logik-Gateelektrode umfasst, die durch ein Logik-Gatedielektrikum von dem Substrat getrennt ist. Das Verfahren umfasst ferner, während die Dummy-Deckschicht die Mehrzahl von Speicherzellenstrukturen bedeckt, das Ausbilden eines Seitenwandabstandshalters entlang einer Seitenwandoberfläche der Logik-Gateelektrode. Das Verfahren umfasst ferner das Entfernen der Dummy-Deckschicht von dem Speicherbereich und das Füllen einer unteren Zwischenschicht-Dielektrikumsschicht zwischen und über die Mehrzahl von Speicherzellenstrukturen.
  • Ferner sind einige Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren gerichtet, das das Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich und das Ausbilden und Strukturieren eines Mehrschichtfilms zum Ausbilden einer Mehrzahl von Speicherzellenstrukturen auf dem Speicherbereich umfasst. Das Verfahren umfasst ferner das Ausbilden und Strukturieren einer Dummy-Deckschicht, die die Speicherzellenstrukturen schützt, und das Ausbilden einer Logik-Gatedielektrikumsschicht und einer Polysiliziumschicht zum Ausbilden einer Mehrzahl von Logikvorrichtungen auf dem Logikbereich, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logik-Gateelektrode und ein Logik-Gatedielektrikum aufweist, die auf dem Logikbereich gestapelt sind. Das Verfahren umfasst ferner, während die Dummy-Deckschicht die Mehrzahl von Speicherzellenstrukturen bedeckt, das Ausbilden eines Seitenwandabstandshalters entlang einer Seitenwandoberfläche der Logik-Gateelektrode. Das Verfahren umfasst ferner das Entfernen der Dummy-Deckschicht von dem Speicherbereich und das Ausbilden von Source/Drain-Bereichen auf gegenüberliegenden Seiten des Paars von Auswahlgateelektroden in dem Speicherbereich und auf gegenüberliegenden Seiten der Logik-Gateelektrode in dem Logikbereich. Das Verfahren umfasst ferner das Ausbilden einer Kontaktätzstoppschicht (CESL) entlang eines Profils der Mehrzahl von Speicherzellenstrukturen und der Mehrzahl von Logikvorrichtungen und das Füllen einer unteren Zwischenschicht-Dielektrikumsschicht zwischen und über die Mehrzahl von Speicherzellenstrukturen.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltung (IC), umfassend: einen Speicherbereich und einen Logikbereich, die in einem Substrat integriert sind; eine Mehrzahl von Speicherzellenstrukturen, die auf dem Speicherbereich angeordnet sind, wobei eine Speicherzellenstruktur der Mehrzahl von Speicherzellenstrukturen ein Paar von Steuergateelektroden, die jeweils über dem Substrat angeordnet sind, und ein Paar von Auswahlgateelektroden umfasst, die auf gegenüberliegenden Seiten des Paars von Steuergateelektroden angeordnet sind; eine Mehrzahl von Logikvorrichtungen, die auf dem Logikbereich angeordnet sind, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logik-Gateelektrode umfasst, die durch ein Logik-Gatedielektrikum von dem Substrat getrennt ist; einen Seitenwandabstandshalter, der entlang einer Seitenwandoberfläche der Logik-Gateelektrode angeordnet ist; und eine Kontaktätzstoppschicht (CESL), die entlang einer oberen Fläche des Substrats angeordnet ist und sich entlang Seitenwandoberflächen des Paars von Auswahlgateelektroden in dem Speicherbereich nach oben erstreckt und sich entlang einer Seitenwandoberfläche des Seitenwandabstandshalters in dem Logikbereich nach oben erstreckt; wobei die Kontaktätzstoppschicht (CESL) in direktem Kontakt mit den Seitenwandoberflächen des Paars von Auswahlgateelektroden steht und von der Seitenwandoberfläche der Logik-Gateelektrode durch den Seitenwandabstandshalter getrennt ist.
  2. IC nach Anspruch 1, wobei das Paar von Steuergateelektroden und das Paar von Auswahlgateelektroden Polysilizium umfassen.
  3. IC nach Anspruch 1 oder 2, wobei die Logik-Gateelektrode Polysilizium umfasst.
  4. IC nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Zwischenschicht-Dielektrikumsschicht, die auf der Kontaktätzstoppschicht (CESL) zwischen und über der Mehrzahl von Speicherzellenstrukturen in dem Speicherbereich und zwischen der Mehrzahl von Logikvorrichtungen in dem Logikbereich angeordnet ist.
  5. IC nach einem der vorhergehenden Ansprüche, wobei das Logik-Gatedielektrikum eine High-k-Dielektrikumsschicht aufweist, wobei die Logik-Gateelektrode eine Metallgateelektrode ist.
  6. IC nach einem der vorhergehenden Ansprüche, wobei die Speicherzellenstruktur umfasst: einen ersten und einen zweiten Einzel-Source/Drain-Bereich in dem Substrat auf gegenüberliegenden Seiten des Paars von Auswahlgateelektroden; einen gemeinsamen Source/Drain-Bereich, der in dem Substrat zwischen dem Paar von Steuergateelektroden angeordnet ist, wobei der gemeinsame Source/Drain-Bereich von dem ersten Einzel-Source/Drain-Bereich durch einen ersten Kanalbereich getrennt ist und wobei der gemeinsame Source/Drain-Bereich von dem zweiten Einzel-Source/Drain-Bereich durch einen zweiten Kanalbereich getrennt ist; und ein Paar von Floating-Gate-Elektroden auf dem ersten bzw. dem zweiten Kanalbereich und getrennt von dem Paar von Steuergateelektroden durch eine Steuergate-Dielektrikumsschicht.
  7. IC nach Anspruch 6, ferner umfassend: eine untere Zwischenschicht-Dielektrikumsschicht, die auf der Kontaktätzstoppschicht (CESL) zwischen der Mehrzahl von Speicherzellenstrukturen in dem Speicherbereich und zwischen der Mehrzahl von Logikvorrichtungen in dem Logikbereich angeordnet ist, wobei die untere Zwischenschicht-Dielektrikumsschicht eine planare obere Fläche aufweist, die mit oberen Flächen des Paares von Steuergateelektroden und der Logik-Gateelektrode eben ist; eine obere Zwischenschicht-Dielektrikumsschicht, die über der unteren Zwischenschicht-Dielektrikumsschicht liegt; und einen Kontakt, der durch die obere Zwischenschicht-Dielektrikumsschicht und die untere Zwischenschicht-Dielektrikumsschicht hindurch angeordnet ist und der den ersten und den zweiten Einzel-Source/Drain-Bereich erreicht.
  8. Verfahren zum Ausbilden einer integrierten Schaltung (IC), umfassend: Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich; Ausbilden und Strukturieren eines mehrschichtigen Films, um eine Mehrzahl von Speicherzellenstrukturen auf dem Speicherbereich auszubilden; Ausbilden einer Dummy-Deckschicht, die über den Speicherzellenstrukturen liegt; Ausbilden einer Mehrzahl von Logikvorrichtungen auf dem Logikbereich, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logik-Gateelektrode umfasst, die durch ein Logik-Gatedielektrikum von dem Substrat getrennt ist; während die Dummy-Deckschicht die Mehrzahl von Speicherzellenstrukturen abdeckt, Ausbilden eines Seitenwandabstandshalters entlang einer Seitenwandoberfläche der Logik-Gateelektrode; Entfernen der Dummy-Deckschicht von dem Speicherbereich; und Füllen einer unteren Zwischenschicht-Dielektrikumsschicht zwischen und über die Mehrzahl von Speicherzellenstrukturen.
  9. Verfahren nach Anspruch 8, wobei das Ausbilden der Mehrzahl von Speicherzellenstrukturen umfasst: Ausbilden eines Paars von Floating-Gate-Elektroden auf einem ersten und einem zweiten Kanalbereich des Substrats; Ausbilden eines Paars von Steuergateelektroden jeweils auf den Floating-Gate-Elektroden; und Ausbilden eines Paars von Auswahlgateelektroden auf dem ersten und dem zweiten Kanalbereich und seitlich neben den Steuergateelektroden; wobei das Paar von Auswahlgateelektroden durch die Dummy-Deckschicht bedeckt ist, wenn der Seitenwandabstandshalter entlang der Seitenwandoberfläche der Logik-Gateelektrode ausgebildet wird.
  10. Verfahren nach einem der Ansprüche 8 bis 9, wobei die Auswahlgateelektrode durch ein konformes Abscheidungsverfahren gefolgt von einem vertikalen Ätzverfahren ausgebildet wird, um vertikale Abschnitte entlang der Steuergateelektroden und der Floating-Gate-Elektroden zu belassen.
  11. Verfahren nach einem der Ansprüche 8 bis 10, ferner umfassend: vor dem Ausbilden der unteren Zwischenschicht-Dielektrikumsschicht, Ausbilden einer Kontaktätzstoppschicht (CESL) entlang eines Profils der Mehrzahl von Speicherzellenstrukturen und der Logikvorrichtung; wobei die CESL in direktem Kontakt mit den Auswahlgateelektroden in dem Speicherbereich und in direktem Kontakt mit dem Seitenwandabstandshalter in dem Logikbereich steht.
  12. Verfahren nach einem der Ansprüche 8 bis 11, ferner umfassend: nach dem Entfernen der Dummy-Deckschicht von dem Speicherbereich, Ausbilden von Source/Drain-Bereichen auf gegenüberliegenden Seiten des Paars von Auswahlgateelektroden in dem Speicherbereich und auf gegenüberliegenden Seiten der Logik-Gateelektrode in dem Logikbereich.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei das Ausbilden der Logikvorrichtung umfasst: Ausbilden einer Logik-Gatedielektrikumsschicht über der Dummy-Deckschicht auf dem Speicherbereich und direkt auf dem Substrat auf dem Logikbereich; Ausbilden einer Polysiliziumschicht auf der Logik-Gatedielektrikumsschicht; und Durchführen eines Ätzvorgangs in die Logik-Gatedielektrikumsschicht und die Polysiliziumschicht, um die Logik-Gateelektrode und das Logik-Gatedielektrikum auszubilden, die auf dem Logikbereich gestapelt sind.
  14. Verfahren nach Anspruch 11, wobei das Ausbilden der Logikvorrichtung ferner umfasst: Durchführen eines Ätzverfahrens an der unteren Zwischenschicht-Dielektrikumsschicht, um die Logik-Gateelektrode freizulegen; und Ersetzen der Logik-Gateelektrode durch eine Metallgateelektrode.
  15. Verfahren nach Anspruch 12, ferner umfassend: Ausbilden einer oberen Zwischenschicht-Dielektrikumsschicht über der unteren Zwischenschicht- Dielektrikumsschicht; und Ausbilden eines Kontakts durch die obere Zwischenschicht-Dielektrikumsschicht und die untere Zwischenschicht-Dielektrikumsschicht, der die Source/Drain-Bereiche in dem Speicherbereich und dem Logikbereich erreicht.
  16. Verfahren nach einem der Ansprüche 8 bis 15, wobei das Ausbilden der Speicherzellenstruktur ferner umfasst: Ausbilden eines gemeinsamen Source/Drain-Bereichs in dem Substrat zwischen dem Paar von Steuergateelektroden; und Ausbilden einer Löschgateelektrode auf dem gemeinsamen Source/Drain-Bereich.
  17. Verfahren zum Ausbilden einer integrierten Schaltung (IC), wobei das Verfahren umfasst: Bereitstellen eines Substrats mit einem Speicherbereich und einem Logikbereich; Ausbilden und Strukturieren eines mehrschichtigen Films, um eine Mehrzahl von Speicherzellenstrukturen auf dem Speicherbereich auszubilden; Ausbilden und Strukturieren einer Dummy-Deckschicht, die die Speicherzellenstrukturen schützt; Ausbilden und Strukturieren einer Logik-Gatedielektrikumsschicht und einer Polysiliziumschicht, um eine Mehrzahl von Logikvorrichtungen auf dem Logikbereich auszubilden, wobei eine Logikvorrichtung der Mehrzahl von Logikvorrichtungen eine Logik-Gateelektrode und ein Logik-Gatedielektrikum umfasst, die auf dem Logikbereich gestapelt sind; während die Dummy-Deckschicht die Mehrzahl von Speicherzellenstrukturen abdeckt, Ausbilden eines Seitenwandabstandshalters entlang einer Seitenwandoberfläche der Logik-Gateelektrode; Entfernen der Dummy-Deckschicht von dem Speicherbereich; Ausbilden von Source/Drain-Bereichen auf gegenüberliegenden Seiten des Paars von Auswahlgateelektroden in dem Speicherbereich und auf gegenüberliegenden Seiten der Logik-Gateelektrode in dem Logikbereich; Ausbilden einer Kontaktätzstoppschicht (CESL) entlang eines Profils der Mehrzahl von Speicherzellenstrukturen und der Mehrzahl von Logikvorrichtungen; und Füllen einer unteren Zwischenschicht-Dielektrikumsschicht zwischen und über die Mehrzahl von Speicherzellenstrukturen.
  18. Verfahren nach Anspruch 17, ferner umfassend: Durchführen eines Ätzverfahrens an der unteren Zwischenschicht-Dielektrikumsschicht, um die Logik-Gateelektrode freizulegen; und Ersetzen der Logik-Gateelektrode durch eine Metallgateelektrode.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden einer oberen Zwischenschicht-Dielektrikumsschicht über der unteren Zwischenschicht-Dielektrikumsschicht; und Ausbilden eines Kontakts durch die obere Zwischenschicht-Dielektrikumsschicht und die untere Zwischenschicht-Dielektrikumsschicht, der die Source/Drain-Bereiche in dem Speicherbereich und dem Logikbereich erreicht.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei die CESL in direktem Kontakt mit den Auswahlgateelektroden in dem Speicherbereich und in direktem Kontakt mit dem Seitenwandabstandshalter in dem Logikbereich steht.
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