DE102018110839A1 - Verfahren zum integrieren eines speichers und einer logik - Google Patents

Verfahren zum integrieren eines speichers und einer logik Download PDF

Info

Publication number
DE102018110839A1
DE102018110839A1 DE102018110839.7A DE102018110839A DE102018110839A1 DE 102018110839 A1 DE102018110839 A1 DE 102018110839A1 DE 102018110839 A DE102018110839 A DE 102018110839A DE 102018110839 A1 DE102018110839 A1 DE 102018110839A1
Authority
DE
Germany
Prior art keywords
logic
memory
layer
area
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018110839.7A
Other languages
English (en)
Inventor
Tzu-Yu Chen
Kuo-Chi Tu
Wen-Ting Chu
Yong-Shiuan Tsair
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018110839A1 publication Critical patent/DE102018110839A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung richten sich auf ein Verfahren zum Ausbilden einer Grenzstruktur, die eine Speicherzelle und eine Logikvorrichtung trennt. In einigen Ausführungsformen wird eine Isolationsstruktur ausgebildet, die einen Speicherhalbleiterbereich von einem Logikhalbleiterbereich trennt. Eine Speicherzellenstruktur wird auf dem Speicherhalbleiterbereich ausgebildet, und eine Speicherabdeckschicht wird ausgebildet, die die Speicherzellenstruktur und den Logikhalbleiterbereich abdeckt. Ein erstes Ätzen wird an der Speicherabdeckschicht durchgeführt, um die Speicherabdeckschicht von dem Logikhalbleiterbereich zu entfernen und eine geneigte, der Logik zugewandte Seitenwand auf der Isolationsstruktur zu definieren. Eine Logikvorrichtungsstruktur wird auf dem Logikhalbleiterbereich ausgebildet. Außerdem wird ein zweites Ätzen an der Speicherabdeckschicht durchgeführt, um die Speicherabdeckschicht von dem Speicherhalbleiter zu entfernen, während ein Dummy-Abschnitt der Speicherabdeckschicht, der die der Logik zugewandte Seitenwand definiert, zurückbleibt.

Description

  • STAND DER TECHNIK
  • Die Fertigungsindustrie für integrierte Schaltungen (IC) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Während der IC-Entwicklung ist die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) grundsätzlich gestiegen, während die Geometriegröße (d.h. die kleinste Komponente, die erzeugt werden kann) kleiner geworden ist. Einige Fortschritte in der Entwicklung von ICs umfassen die Technologie von eingebetteten Speichern und die High-K-Metallgate-Technologie (HKMG). Die Technologie eingebetteter Speicher stellt die Integration von Speichervorrichtungen mit logischen Vorrichtungen auf demselben Halbleiterchip dar, so dass die Speichervorrichtungen den Betrieb der logischen Vorrichtungen unterstützen. Die High-κ-Metallgate-Technologie (HKMG) stellt die Fertigung von Halbleitervorrichtungen unter Verwendung von Metallgateelektroden und High-k-Gatedielektrikumsschichten dar.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A und 1B zeigen verschiedene Querschnittsansichten einiger Ausführungsformen einer integrierten Schaltung (IC), die eine Grenzstruktur umfasst, welche eine Speicherzelle und eine Logikvorrichtung trennt, wobei die Grenzstruktur eine verjüngte, der Logik zugewandte Seitenwand aufweist.
    • 2A und 2B zeigen Querschnittsansichten verschiedener ausführlicherer Ausführungsformen der IC von 1A und 1B.
    • 3 zeigt eine Draufsicht auf das Layout einiger Ausführungsformen der IC von 1A und 1B.
    • 4 bis 39 zeigen eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden einer IC, die eine Grenzstruktur umfasst, welche eine Speicherzelle und eine Logikvorrichtung trennt, wobei die Grenzstruktur eine verjüngte, der Logik zugewandte Seitenwand aufweist.
    • 40 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens von 4 bis 39.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung oder des verwendeten oder betriebenen Geräts zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung oder das Gerät kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem sind die Begriffe „erster“, „zweiter“, „dritter“, „vierter“ und dergleichen lediglich allgemeine Kennzeichnungen und können daher in verschiedenen Ausführungsformen vertauscht sein. Während ein Element (z.B. eine Öffnung) als ein „erstes“ Element in einigen Ausführungsformen bezeichnet werden kann, kann zum Beispiel das Element als ein „zweites“ Element in anderen Ausführungsformen bezeichnet werden.
  • Gemäß einigen Verfahren zum Herstellen einer integrierten Schaltung (IC) wird eine Grenzisolationsstruktur in einem Halbleitersubstrat ausgebildet, die einen Speicherhalbleiterbereich und einen Logikhalbleiterbereich trennt. Eine Speicherzellenstruktur wird auf dem Speicherhalbleiterbereich ausgebildet. Eine Speicherabdeckschicht wird derart ausgebildet, dass sie die Speicherzellenstruktur abdeckt und teilweise eine über der Grenzisolationsstruktur liegende, der Logik zugewandte Seitenwand definiert. Ein mehrschichtiger Logikfilm wird auf der Speicherabdeckschicht, der der Logik zugewandten Seitenwand und dem Logikhalbleiterbereich ausgebildet. Der mehrschichtige Logikfilm umfasst eine High-κ-Dielektrikumsschicht und eine Dummy-Gateschicht. Der mehrschichtige Logikfilm wird strukturiert, um eine Logikvorrichtungsstruktur auf dem Logikhalbleiterbereich auszubilden, und die Speicherabdeckschicht wird von der Speicherzellenstruktur entfernt. Eine Planarisierung wird an der Speicherzellenstruktur und der Logikvorrichtungsstruktur durchgeführt, um Dummy-Gates der Speicherzelle und der Logikvorrichtungsstrukturen freizulegen. Die freigelegten Dummy-Gates werden durch Metallgateelektroden ersetzt.
  • Eine Herausforderung bei den Verfahren besteht darin, dass das Strukturieren des mehrschichtigen Logikfilms das High-κ-Gatedielektrikum möglicherweise nicht vollständig von der der Logik zugewandten Seitenwand entfernt. Die der Logik zugewandte Seitenwand ist nämlich vertikal, so dass die High-κ-Gatedielektrikumsschicht einen vertikalen Abschnitt aufweist, der sich entlang einer gesamten Höhe der der Logik zugewandten Seitenwand erstreckt. Außerdem wird das Strukturieren mithilfe eines vertikalen Ätzens durchgeführt, so dass das vertikale Ätzen den vertikalen Abschnitt entlang der gesamten Höhe der der Logik zugewandten Seitenwand durchätzen muss, um den vertikalen Abschnitt vollständig zu entfernen. Jedoch ist die Höhe der der Logik zugewandten Seitenwand tendenziell größer als eine Dicke der High-K-Gatedielektrikumsschicht, wodurch das vertikale Ätzen nicht lange genug andauert, um den vertikalen Abschnitt vollständig zu entfernen. In dem Umfang, in dem das vertikale Ätzen lange genug andauert, um den vertikalen Abschnitt vollständig zu entfernen, würde außerdem eine unter der High-κ-Gatedielektrikumsschicht liegende Struktur beschädigt werden. Außerdem wird die der Logik zugewandte Seitenwand durch mehrere Materialien mit unterschiedlichen Ätzraten definiert, so dass sich seitliche Aussparungen in der der Logik zugewandten Seitenwand zwischen dem Ausbilden der der Logik zugewandten Seitenwand und dem Strukturieren des mehrschichtigen Logikfilms bilden können. Diese Aussparungen fangen ein Material der High-κ-Gatedielektrikumsschicht ein und erschweren ein vollständiges Entfernen der High-K-Gatedielektrikumsschicht von der der Logik zugewandten Seitenwand.
  • Verbleibendes High-κ-Dielektrikumsmaterial auf der der Logik zugewandten Seitenwand kann in das Halbleitersubstrat diffundieren oder sich auf eine andere Weise hineinbewegen, wodurch Dotierungsprofile von Halbleitervorrichtungen auf dem Halbleitersubstrat geändert werden. Die Änderung von Dotierungsprofilen kann wiederum bewirken, dass Halbleitervorrichtungen auf dem Halbleitersubstrat funktionsunfähig und/oder für ihren vorgesehenen Zweck ungeeignet werden. Außerdem kann verbleibendes High-κ-Dielektrikumsmaterial Prozesswerkzeuge, die zum Ausbilden der IC verwendet werden, kontaminieren, und andere ICs, die unter Verwendung der kontaminierten Prozesswerkzeuge ausgebildet werden, können auf dieselbe, vorstehend beschriebene Weise, negativ beeinflusst werden.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung richten sich auf ein Verfahren zum Ausbilden einer IC, die eine Grenzstruktur umfasst, welche eine Speicherzelle und eine Logikvorrichtung trennt, wobei die Grenzstruktur eine verjüngte, der Logik zugewandte Seitenwand aufweist. In einigen Ausführungsformen wird eine Isolationsstruktur auf einem Halbleitersubstrat ausgebildet. Die Isolationsstruktur trennt einen Speicherhalbleiterbereich des Halbleitersubstrats von einem Logikhalbleiterbereich des Halbleitersubstrats. Eine Speicherzellenstruktur wird auf dem Speicherhalbleiterbereich ausgebildet. Eine Speicherabdeckschicht wird derart ausgebildet, dass sie die Speicherzellenstruktur und den Logikhalbleiterbereich abdeckt. Ein erstes Ätzen wird an der Speicherabdeckschicht durchgeführt, um die Speicherabdeckschicht von dem Logikhalbleiterbereich, aber nicht dem Speicherhalbleiterbereich zu entfernen. Das erste Ätzen definiert eine der Logik zugewandte Seitenwand auf der Isolationsstruktur, und die der Logik zugewandte Seitenwand ist nach unten zum Logikhalbleiterbereich hin geneigt. Eine Logikvorrichtungsstruktur wird bei angeordneter Speicherabdeckschicht auf dem Logikhalbleiterbereich ausgebildet. Die Logikvorrichtungsstruktur umfasst eine High-κ-LogikGatedielektrikumsschicht und ein Logikgate, das über der High-κ-LogikGatedielektrikumsschicht liegt. Ein zweites Ätzen wird an der Speicherabdeckschicht durchgeführt, um die Speicherabdeckschicht von dem Speicherhalbleiter zu entfernen, während ein Dummy-Abschnitt der Speicherabdeckschicht, der die der Logik zugewandte Seitenwand definiert, zurückbleibt.
  • Durch Ausbilden der der Logik zugewandten Seitenwand mit einem geneigten Profil kann ein High-κ-Dielektrikumsmaterial von der der Logik zugewandten Seitenwand während eines Strukturierens des abgeschiedenen High-κ-Dielektrikumsmaterials zu der High-κ-LogikGatedielektrikumsschicht vollständig entfernt werden. Zum Beispiel erhöht das geneigte Profil einen Flächenbereich, entlang dessen ein Ätzmittel mit dem High-κ-Dielektrikumsmaterial auf der der Logik zugewandten Seitenwand interagieren kann, wodurch ein vollständiges Entfernen des High-κ-Dielektrikumsmaterials von der der Logik zugewandten Seitenwand ermöglicht wird. Dies erhöht wiederum Massenfertigungsausbeuten und die Zuverlässigkeit von Halbleitervorrichtungen, die auf dem Halbleitersubstrat ausgebildet werden. Jegliches verbleibende High-K-Material könnte nämlich in das Halbleitersubstrat diffundieren und könnte Dotierungsprofiele des Halbleitersubstrats ändern, wodurch Betriebsparameter von Halbleitervorrichtungen auf dem Halbleitersubstrat geändert werden könnten und/oder die Halbleitervorrichtungen betriebsunfähig gemacht werden könnten. Dies würde wiederum Massenfertigungsausbeuten reduzieren und/oder die Vorrichtungszuverlässigkeit verringern. Außerdem kann ein verbleibendes High-κ-Material Prozesswerkzeuge, die zum Ausbilden der IC verwendet werden, kontaminieren, wodurch andere ICs kontaminiert werden, wie vorstehend beschrieben.
  • Unter Bezugnahme auf 1A wird eine Querschnittsansicht 100A einiger Ausführungsformen einer IC bereitgestellt, die eine Grenzstruktur 102 umfasst, welche eine Speicherzelle 104 und eine Logikvorrichtung 106 trennt. Die Grenzstruktur 102 liegt über einem Halbleitersubstrat 108 an einem IC-Grenzbereich B der IC. Die Grenzstruktur 102 umfasst eine Grenzisolationsstruktur 110, eine Dummy-Speicherstruktur 112 und eine Dummy-Logikstruktur 114. Das Halbleitersubstrat 108 kann zum Beispiel ein Bulk-Siliziumsubstrat, ein Gruppe-III-V-Substrat, ein SOI-Substrat (Silizium auf einem Isolator) oder ein anderes geeignetes Halbleitersubstrat sein oder umfassen.
  • Die Grenzisolationsstruktur 110 erstreckt sich in eine Oberseite des Halbleitersubstrats 108 und umfasst einen Buckel 110h. Der Buckel 110h befindet sich entlang einer Oberseite der Grenzisolationsstruktur 110 und liegt näher der Speicherzelle 104 als der Logikvorrichtung 106. Außerdem definiert der Buckel 110h teilweise oder vollständig eine dem Speicher zugewandte Grenzseitenwand 102m und definiert teilweise oder vollständig eine der Logik zugewandte Grenzseitenwand 102l. Die dem Speicher zugewandte Grenzseitenwand 102m ist der Speicherzelle 104 zugewandt und ist nach unten von einer Oberseite des Buckels 110h zur Speicherzelle 104 hin geneigt. Die der Logik zugewandte Grenzseitenwand 102l ist der Logikvorrichtung 106 zugewandt und ist nach unten von einer Oberseite des Buckels 110h zur Logikvorrichtung 106 hin geneigt. In einigen Ausführungsformen ist die dem Speicher zugewandte Grenzseitenwand 102m in einem flacheren Winkel geneigt als die der Logik zugewandte Grenzseitenwand 102l. In einigen Ausführungsformen ist/sind die dem Speicher zugewandte Grenzseitenwand 102m und/oder die der Logik zugewandte Grenzseitenwand 102l von der Oberseite zur Unterseite glatt. In einigen Ausführungsformen ist/sind die dem Speicher zugewandte Grenzseitenwand 102m und/oder die der Logik zugewandte Grenzseitenwand 102l jeweils von der Oberseite zur Unterseite kontinuierlich gebogen. In einigen Ausführungsformen weist/weisen die dem Speicher zugewandte Grenzseitenwand 102m und/oder die der Logik zugewandte Grenzseitenwand 102l jeweils ein linienförmiges Profil von der Oberseite zur Unterseite auf. Die Grenzisolationsstruktur 110 kann zum Beispiel eine STI-Struktur (flache Grabenisolation), eine DTI-Struktur (tiefe Grabenisolation) oder eine andere geeignete Isolationsstruktur sein oder umfassen.
  • Die Dummy-Speicherstruktur 112 liegt über dem Buckel 110h und definiert in einigen Ausführungsformen teilweise die der Logik zugewandte Grenzseitenwand 102l. Die Dummy-Speicherstruktur 112 umfasst eine untere Dummy-Speicherschicht 112l und eine obere Dummy-Speicherschicht 112u. Die obere Dummy-Speicherschicht 112u liegt über der unteren Dummy-Speicherschicht 112l und kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, ein andres geeignetes Dielektrikum (andere geeignete Dielektrika), Polysilizium, Aluminiumkupfer, Tantal, ein anderes geeignetes Metall (andere geeignete Metalle) oder Metalllegierung(en), Tantalnitrid, Titannitrid, ein anderes geeignetes Metallnitrid (andere geeignete Metallnitride), ein anderes geeignetes Material (andere geeignete Materialien) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Wie hier verwendet, kann ein Begriff (z.B. Dielektrikum) mit einem Pluralsuffix zum Beispiel Einzahl oder Mehrzahl bedeuten. Die untere Dummy-Speicherschicht 112l ist ein anderes Material als die obere Dummy-Speicherschicht 112u, und kann zum Beispiel Siliziumoxid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen ist oder umfasst die untere Dummy-Speicherschicht 112l Siliziumoxid oder ein anderes geeignetes Dielektrikum, und die obere Dummy-Speicherschicht 112u ist oder umfasst Polysilizium oder ein anderes geeignetes Material.
  • Die Dummy-Logikstruktur 114 liegt über der Grenzisolationsstruktur 110, zwischen der Dummy-Speicherstruktur 112 und der Logikvorrichtung 106. Die Dummy-Logikstruktur 114 umfasst eine untere Dummy-Logikschicht 114l und eine obere Dummy-Logikschicht 114u. Die obere Dummy-Logikschicht 114u liegt über der unteren Dummy-Logikschicht 114l und kann zum Beispiel Polysilizium, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, ein anderes geeignetes Dummy-Material(ien) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die untere Dummy-Logikschicht 114l ist ein anderes Material als die obere Dummy-Logikschicht 114u, und kann zum Beispiel Siliziumoxid, ein High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen ist oder umfasst die untere Dummy-Logikschicht 114l ein High-K-Dielektrikum oder ein anderes geeignetes Dielektrikum, und die obere Dummy-Logikschicht 114u ist oder umfasst Polysilizium oder ein anderes geeignetes Material.
  • Wie nachstehend zu sehen, können die Dummy-Speicherstruktur 112 und die Dummy-Logikstruktur 114 eine Wölbung und/oder Abtragung während einiger Metallgateaustauschprozesse reduzieren. Zum Beispiel können einige Metallgateaustauschprozesse ein chemisch-mechanisches Polieren (CMP) an Speicherzellenstrukturen und Logikzellenstrukturen jeweils an einem IC-Speicherbereich M der IC bzw. einem IC-Logikbereich der IC durchführen, um Dummy-Gates dieser Strukturen freizulegen. Ohne die Dummy-Speicherstruktur 112 und/oder die Dummy-Logikstruktur 114 kann das CMP den IC-Grenzbereich B im Verhältnis zum IC-Speicher- und IC-Logikbereich M, L schneller planarisieren, wodurch eine Wölbung und ein ungleichmäßiges Entfernen des Materials von dem IC-Speicher- und dem IC-Logikbereich M, L verursacht wird. Ein solches ungleichmäßiges Entfernen führt zu ungleichförmigen Speicherzellen und/oder ungleichförmigen Logikvorrichtungen, was Massenfertigungsausbeuten negativ beeinflussen kann.
  • Die Speicherzelle 104 liegt über dem Halbleitersubstrat 108 an dem IC-Speicherbereich M, und kann zum Beispiel eine von mehreren Speicherzellen sein, die ein Speicherzellenarray definieren. Die Speicherzelle 104 kann zum Beispiel eine FeRAM-Zelle (ferroelektrischer Direktzugriffsspeicher), eine ETOX-Speicherzelle (EPROM Tunneloxid; EPROM: löschbarer programmierbarer Festwertspeicher) oder eine andere geeignete Speicherzelle sein oder umfassen. In einigen Ausführungsformen liegt eine Speicherhöhe HM der Speicherzelle 104 zwischen ungefähr 1000 bis 4500 Ängström, ungefähr 1000 bis 2500 Ängström, ungefähr 2500 bis 4500 Ängström oder ungefähr 2000 bis 3000 Ängström. Andere Werte für die Speicherhöhe HM sind jedoch offen. Die Speicherzelle 104 umfasst ein Paar Speicher-Source-/Draingebiete 116, einen selektiv leitfähigen Speicherkanal 118, ein Datenspeicherelement 120 und eine Speichergateelektrode 122. Die Speicher-Source-/Draingebiete 116 sind dotierte Gebiete des Halbleitersubstrats 108 und liegen über einem Bulk-Halbleitergebiet 108b des Halbleitersubstrats 108. Außerdem sind die Speicher-Source-/Draingebiete 116 seitlich durch den selektiv leitfähigen Speicherkanal 118 beabstandet. In einigen Ausführungsformen befindet sich der selektiv leitfähige Speicherkanal 118 in dem Bulk-Halbleitergebiet 108b, und das Bulk-Halbleitergebiet 108b weist einen entgegengesetzten Dotierungstyp auf als die Speicher-Source-/Draingebiete 116. Zum Beispiel können die Speicher-Source-/Draingebiete 116 vom n-Typ sein und das Bulk-Halbleitergebiet 108b kann vom p-Typ sein oder umgekehrt.
  • Das Datenspeicherelement 120 und die Speichergateelektrode 122 sind auf dem selektiv leitfähigen Speicherkanal 118 gestapelt, so dass die Speichergateelektrode 122 über dem Datenspeicherelement 120 liegt. Außerdem sind das Datenspeicherelement 120 und die Speichergateelektrode 122 seitlich zwischen den Speicher-Source-/Draingebieten 116 angeordnet. Das Datenspeicherelement 120 ist ausgelegt, um reversibel zwischen einem ersten Datenzustand und einem zweiten Datenzustand zu wechseln, um ein Datenbit zu speichern. In Ausführungsformen, in denen die Speicherzelle 104 eine FeRAM-Zelle ist, kann das Datenspeicherelement 120 zum Beispiel mit Silizium dotiertes Hafniumoxid, Bleizirkonattitanat (PZT) oder ein anderes geeignetes ferroelektrisches Material sein oder umfassen. Die Speichergateelektrode 122 kann zum Beispiel dotiertes Polysilizium, ein Metall, ein anderes geeignetes leitfähiges Material(ien) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • In einigen Ausführungsformen, in denen die Speicher-Source-/Draingebiete 116 vom n-Typ sind, ist die Speichergateelektrode 122 n-Typ-Polysilizium, ein Metall mit einer n-Typ-Austrittsarbeit oder ein anderes geeignetes leitfähiges Material mit einer n-Typ-Austrittsarbeit. Wie hier verwendet, kann eine n-Typ-Austrittsarbeit zum Beispiel Folgendes sein: 1) eine Austrittsarbeit innerhalb ungefähr 0,1 eV, 0,2 eV oder 0,4 eV einer Austrittsarbeit für polykristallines n-Typ-Silizium; 2) eine Austrittsarbeit kleiner als ungefähr 4,0 eV, 4,2 eV oder 4,4 eV; 3) eine Austrittsarbeit zwischen ungefähr 3,5 bis 4,4 eV, 4,0 bis 4,4 eV oder 3,8 bis 4,5 eV; 4) andere geeignete n-Typ-Austrittsarbeiten; oder 5) eine beliebige Kombination des Vorstehenden. Wie hier verwendet, kann ein Metall mit einer n-Typ-Austrittsarbeit zum Beispiel Hafnium, Zirkonium, Titan, Tantal, Aluminium, ein anderes geeignetes n-Typ-Austrittsarbeitsmetall(e) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen, in denen die Speicher-Source-/Draingebiete 116 vom p-Typ sind, ist die Speichergateelektrode 122 p-Typ-Polysilizium, ein Metall mit einer p-Typ-Austrittsarbeit oder ein anderes geeignetes leitfähiges Material mit einer p-Typ-Austrittsarbeit. Wie hier verwendet, kann eine p-Typ-Austrittsarbeit zum Beispiel Folgendes sein: 1) eine Austrittsarbeit innerhalb ungefähr 0,1 eV, 0,2 eV oder 0,4 eV einer Austrittsarbeit für polykristallines p-Typ-Silizium; 2) eine Austrittsarbeit größer als ungefähr 4,8 eV, 5,0 eV oder 5,2 eV; 3) eine Austrittsarbeit zwischen ungefähr 4,8 bis 5,2 eV, 5,0 bis 5,4 eV oder 4,6 bis 5,6 eV; 4) andere geeignete p-Typ-Austrittsarbeiten; oder 5) eine beliebige Kombination der Vorstehenden. Wie hier verwendet, kann ein Metall mit einer p-Typ-Austrittsarbeit zum Beispiel Ruthenium, Palladium, Platin, Kobalt, Nickel, Titanaluminiumnitrid, Wolframkohlenstoffnitrid, ein anderes geeignetes p-Typ-Austrittsarbeitsmetall(e) oder eine beliebige Kombination der Vorstehenden sein.
  • Eine Speicherisolationsstruktur 124 erstreckt sich in eine Oberseite des Halbleitersubstrats 108, um die Speicherzelle 104 von einer umgebenden Struktur elektrisch und physisch zu trennen. In einigen Ausführungsformen umfasst die Speicherisolationsstruktur 124 ein Paar Speicherisolationsabschnitte. Die Speicherisolationsabschnitte befinden sich jeweils auf gegenüberliegenden Seiten der Speicherzelle 104, so dass die Speicherzelle 104 zwischen den Speicherisolationsabschnitten angeordnet ist. Die Speicherisolationsstruktur 124 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine andere geeignete Isolationsstruktur sein oder umfassen.
  • Die Logikvorrichtung 106 liegt über dem Halbleitersubstrat 108 an dem IC-Logikbereich L und kann zum Beispiel ein Metall-Oxid-Halbleitertransistor (MOS-Transistor), ein Feldeffekttransistor mit isolierter Gateelektrode (IGFET) oder eine andere geeignete Logikvorrichtung sein oder diese umfassen. Außerdem weist die Logikvorrichtung 106 eine Logikhöhe HL auf, die kleiner ist als die Speicherhöhe HM . Die Logikhöhe HL kann zum Beispiel zwischen ungefähr 500 bis 3500 Ångström, ungefähr 500 bis 2000 Ångström, ungefähr 2000 bis 3500 Ångström oder ungefähr 2000 bis 2400 Ängström betragen. Andere Werte für die Logikhöhe HL sind jedoch offen. Die Logikvorrichtung 106 umfasst ein Paar Logik-Source-/Draingebiete 126, einen selektiv leitfähigen Logikkanal 128, eine Logikgatedielektrikumsschicht 130 und eine Logikgateelektrode 132. Die Logik-Source-/Draingebiete 126 sind dotierte Gebiete des Halbleitersubstrats 108 und liegen über dem Bulk-Halbleitergebiet 108b. Außerdem sind die Logik-Source-/Draingebiete 126 seitlich durch den selektiv leitfähigen Logikkanal 128 beabstandet. In einigen Ausführungsformen befindet sich der selektiv leitfähige Logikkanal 128 in dem Bulk-Halbleitergebiet 108b, und das Bulk-Halbleitergebiet 108b weist einen entgegengesetzten Dotierungstyp auf als die Logik-Source-/Draingebiete 126. Zum Beispiel können die Logik-Source-/Draingebiete 126 vom p-Typ sein, während das Bulk-Halbleitergebiet 108b von einem n-Typ sein kann oder umgekehrt.
  • Die Logikgatedielektrikumsschicht 130 und die Logikgateelektrode 132 sind auf dem selektiv leitfähigen Logikkanal 128 gestapelt, so dass die Logikgateelektrode 132 über der Logikgatedielektrikumsschicht 130 liegt. Außerdem sind die Logikgatedielektrikumsschicht 130 und die Logikgateelektrode 132 seitlich zwischen den Logik-Source-/Draingebieten 126 angeordnet. Die Logikgatedielektrikumsschicht 130 kann zum Beispiel Hafniumoxid, Aluminiumoxid, Zirkoniumsilikat, Hafniumsilikat, Zirkoniumoxid, ein anderes geeignetes High-κ-Dielektrikum(a), Siliziumoxid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Logikgateelektrode 132 kann zum Beispiel dotiertes Polysilizium, ein Metall, ein anderes geeignetes leitfähiges Material(ien) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen, in denen die Logik-Source-/Draingebiete 126 vom n-Typ sind, ist die Logikgateelektrode 132 n-Typ-Polysilizium, ein Metall mit einer n-Typ-Austrittsarbeit oder ein anderes geeignetes leitfähiges Material mit einer n-Typ-Austrittsarbeit. In einigen Ausführungsformen, in denen die Logik-Source-/Draingebiete 126 vom p-Typ sind, ist die Logikgateelektrode 132 p-Typ-Polysilizium, ein Metall mit einer p-Typ-Austrittsarbeit oder ein anderes geeignetes leitfähiges Material mit einer p-Typ-Austrittsarbeit. In einigen Ausführungsformen, in denen die Logikgateelektrode 132 ein Metall ist (z.B. p-Typ- oder n-Typ-Metall), ist oder umfasst die Logikgatedielektrikumsschicht 130 ein High-κ-Dielektrikumsmaterial oder ein anderes geeignetes Dielektrikum.
  • Durch Ausbilden der der Logik zugewandten Grenzseitenwand 102l mit einem geneigten und glatten Profil kann ein dielektrisches Material, das zum Ausbilden der Logikgatedielektrikumsschicht 130 abgeschieden wird, von der der Logik zugewandten Grenzseitenwand 102l während eines Strukturierens des abgeschiedenen dielektrischen Materials zu der Logikgatedielektrikumsschicht 130 vollständig entfernt werden. Wenn das abgeschiedene dielektrische Material ein High-κ-Dielektrikumsmaterial ist oder dieses umfasst, kann ein Versagen beim vollständigen Entfernen des High-κ-Dielektrikumsmaterials von der Logikgatedielektrikumsschicht 130 Probleme verursachen. Verbleibendes High-κ-Dielektrikumsmaterial auf der der Logik zugewandten Grenzseitenwand 102l kann nämlich in das Halbleitersubstrat 108 diffundieren oder sich auf eine andere Weise hineinbewegen, wodurch Dotierungsprofile von Halbleitervorrichtungen auf dem Halbleitersubstrat 108 geändert werden. Die Änderung von Dotierungsprofilen kann wiederum zu Verschiebungen von Betriebsparametern der Halbleitervorrichtungen führen und/oder die Halbleitervorrichtungen betriebsunfähig machen. Außerdem kann das verbleibende High-κ-Dielektrikumsmaterial Prozesswerkzeuge, die zum Ausbilden der IC verwendet werden, kontaminieren, und kann andere ICs, die unter Verwendung der kontaminierten Prozesswerkzeuge ausgebildet werden, auf dieselbe, vorstehend beschriebene Weise, negativ beeinflussen. Durch vollständiges Entfernen des verbleibenden High-K-Dielektrikumsmaterials von der der Logik zugewandten Grenzseitenwand 102l sind daher Dotierungsprofile der Halbleitervorrichtungen frei von einer Änderung aufgrund eines verbleibenden High-K-Dielektrikumsmaterials und/oder Prozesswerkzeuge sind frei von einer Kontamination durch verbleibendes High-κ-Dielektrikumsmaterial. Dies kann wiederum zu hohen Massenfertigungsausbeuten führen.
  • In einigen Ausführungsformen wird ein erster oberer Flächenabschnitt des Halbleitersubstrats 108 am IC-Speicherbereich M unter einen zweiten oberen Flächenabschnitt des Halbleitersubstrats 108 am Logikbereich L um eine Distanz D ausgespart. Wie nachstehend zu sehen, kann das Aussparen eine gleichmäßigere CMP-Beladung fördern und kann Massenfertigungsausbeuten während einiger Metallgateaustauschprozesse erhöhen. Zum Beispiel können einige Metallgateaustauschprozesse ein CMP an Speicherzellenstrukturen und Logikzellenstrukturen jeweils an dem IC-Speicherbereich M der IC bzw. dem IC-Logikbereich L durchführen, um Dummy-Gates dieser Strukturen freizulegen. Ohne das Aussparen können obere Flächen der Speicherzellenstrukturen im Wesentlichen höher sein als obere Flächen der Logikvorrichtungsstrukturen, da die Speicherzellenstrukturen größere Höhen aufweisen (d.h. HM > HL) als die Logikvorrichtungsstrukturen. Daher kann eine CMP-Beladung höher am IC-Speicherbereich M im Verhältnis zum IC-Logikbereich L sein, und kann bewirken, dass das CMP geneigt ist. Das geneigte CMP führt wiederum zu einer nicht gleichmäßigen Planarisierung der Speicherzellen- und Logikvorrichtungsstrukturen, was zu Speicherzellen und Logikvorrichtungen mit nicht gleichmäßigen Betriebsparametern führt. Die nicht gleichmäßigen Betriebsparameter können wiederum zu niedrigen Massenfertigungsausbeuten und/oder zu Halbleitervorrichtungen, die für ihre vorgesehenen Zwecke nicht geeignet sind, führen. Aufgrund des Höhenunterschieds zwischen den Speicherzellenstrukturen und den Logikvorrichtungsstrukturen können außerdem die Speicherzellenstrukturen im Wesentlichen durch das CMP aufgebraucht werden, bevor Dummy-Gates der Logikvorrichtungsstrukturen freigelegt werden. Dies kann wiederum die Speicherzellenstrukturen zerstören und zu niedrigen Massenfertigungsausbeuten führen. Daher kann das Aussparen des Halbleitersubstrats 108 Massenfertigungsausbeuten erhöhen.
  • In einigen Ausführungsformen wird die Distanz D des Aussparens als ein Unterschied zwischen der Speicherhöhe HM und der Logikhöhe HL gewählt, so dass obere Flächen von jeweils der Speicherzelle 104 und der Logikvorrichtung 106 ungefähr eben sind. Wie vorstehend besprochen, kann dies eine CMP-Beladung beim Ausbilden der IC von 1A erhöhen. Die Distanz D kann zum Beispiel ungefähr 1 bis 100 Nanometer, ungefähr 1 bis 30 Nanometer, ungefähr 30 bis 65 Nanometer, ungefähr 65 bis 100 Nanometer, ungefähr 25 bis 35 Nanometer betragen oder in einem anderen geeigneten Aussparungsbereich(en) liegen.
  • Eine Logikisolationsstruktur 134 erstreckt sich in eine Oberseite des Halbleitersubstrats 108, um die Logikvorrichtung 106 von einer umgebenden Struktur elektrisch und physisch zu trennen. In einigen Ausführungsformen umfasst die Logikisolationsstruktur 134 ein Paar Logikisolationsabschnitte. Die Logikisolationsabschnitte befinden sich jeweils auf gegenüberliegenden Seiten der Logikvorrichtung 106, so dass die Logikvorrichtung 106 zwischen den Logikisolationsabschnitten angeordnet ist. Die Logikisolationsstruktur 134 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine andere geeignete Isolationsstruktur(en) sein oder umfassen.
  • Eine Verbindungsstruktur 136 deckt die Grenzstruktur 102, die Speicherzelle 104 und die Logikvorrichtung 106 ab. Die Verbindungsstruktur 136 umfasst eine Verbindungsdielektrikumsschicht 138, mehrere Drähte 140 und mehrere Kontaktdurchkontaktierungen 142. Zur Vereinfachung der Darstellung sind lediglich einige der Drähte 140 mit 140 gekennzeichnet, und lediglich einige der Kontaktdurchkontaktierungen 142 sind mit 142 gekennzeichnet. Die Drähte 140 und die Kontaktdurchkontaktierungen 142 sind in der Verbindungsdielektrikumsschicht 138 gestapelt, und die Kontaktdurchkontaktierungen 142 erstrecken sich von den Drähten 140 zu den Speicher- und Logik-Source-/Draingebieten 116, 126. Die Verbindungsdielektrikumsschicht 138 kann zum Beispiel Siliziumdioxid, ein Low-κ-Dielektrikum, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Wie hier verwendet, kann ein Low-κ-Dielektrikum zum Beispiel ein Dielektrikum mit einer Dielektrizitätskonstante κ sein, die kleiner als ungefähr 3,9, 3, 2 oder 1 ist. Die Drähte 140 und die Kontaktdurchkontaktierungen 142 können zum Beispiel Kupfer, Aluminiumkupfer, Aluminium, Wolfram, ein anderes geeignetes Metall(e) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Unter Bezugnahme auf 1B ist eine vergrößerte Querschnittsansicht 100B der Grenzstruktur 102 von 1A bereitgestellt. Wie dargestellt, ist die der Logik zugewandte Grenzseitenwand 102l in einem Winkel θ geneigt. Wenn der Winkel θ zu klein ist (z.B. kleiner als ungefähr 15 Grad oder ein anderer Wert), kann eine Dummy-Speicherbreite WDM groß sein, wodurch der IC-Grenzbereich B groß sein kann und Chipfläche möglicherweise vergeudet wird. Wenn der Winkel θ zu groß ist (z.B. größer als ungefähr 75 Grad oder ein anderer Wert), kann das High-κ-Dielektrikumsmaterial beim Ausbilden der IC von 1A nicht wirksam von der der Logik zugewandten Grenzseitenwand 102l entfernt werden. Wie vorstehend erwähnt, kann ein auf der der Logik zugewandten Grenzseitenwand 102l nach dem Ausbilden der Logikvorrichtung 106 verbleibendes High-κ-Dielektrikumsmaterial Dotierungsprofile im Halbleitersubstrat 108 ändern, wodurch Halbleitervorrichtungen auf dem Halbleitersubstrat 108 möglicherweise betriebsunfähig und/oder für ihren vorgesehen Zweck ungeeignet gemacht werden. Außerdem kann das verbleibende High-κ-Dielektrikumsmaterial Prozesswerkzeuge, die zum Ausbilden der IC von 1A verwendet werden, kontaminieren, und andere ICs, die unter Verwendung der kontaminierten Prozesswerkzeuge ausgebildet werden, können negativ beeinflusst werden. Der Winkel θ kann zum Beispiel zwischen ungefähr 15 und 75 Grad, ungefähr 15 bis 40 Grad, ungefähr 40 bis 75 Grad betragen oder in einem anderen geeigneten Bereich liegen. Andere Werte für den Winkel θ sind jedoch offen.
  • In einigen Ausführungsformen wird der Winkel θ durch Ausprobieren bestimmt. Zum Beispiel wird die IC von 1A unter Verwendung verschiedener Winkel θ für die der Logik zugewandte Grenzseitenwand 102l ausgebildet, und eine Bildgebung wird verwendet, um abzuschätzen, welche Winkel θ zu einem wirksamen Entfernen des High-κ-Dielektrikumsmaterials von der der Logik zugewandten Grenzseitenwand 102l führen. Die Bildgebung kann zum Beispiel unter Verwendung eines Rasterelektronenmikroskops (REM), eines Transmissionselektronenmikroskops (TEM) oder eines anderen geeigneten Mikroskops oder einer Bildgebungsvorrichtung durchgeführt werden.
  • Ebenfalls durch die vergrößerte Querschnittsansicht 100B von 1B dargestellt, weist die Dummy-Speicherstruktur 112 eine Dummy-Höhe HD und eine Dummy-Speicherbreite WDM auf. Die Dummy-Höhe HD kann zum Beispiel zwischen ungefähr 1000 und 1800 Ängström, ungefähr 1000 bis 1400 Ängström, ungefähr 1400 und 1800 Ångström oder ungefähr 1200 bis 1400 Ångström betragen. Die Dummy-Speicherbreite WDM kann zum Beispiel zwischen ungefähr 1000 und 10000 Ängström, ungefähr 1000 bis 5000 Ångström oder ungefähr 500 bis 10000 Ångström betragen. Andere Werte für die Dummy-Höhe HD und/oder die Dummy-Speicherbreite WDM sind jedoch offen.
  • In einigen Ausführungsformen weist die Dummy-Speicherstruktur 112 eine Seitenwand auf, die seitlich von einem ersten Rand der Grenzisolationsstruktur 110 um eine Distanz X versetzt ist. Die Distanz X kann zum Beispiel ungefähr 0,5 bis 3,0 Mikrometer, ungefähr 0.5 bis 1,75 Mikrometer, ungefähr 1,75 bis 3,0 Mikrometer oder einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen neigt sich die der Logik zugewandte Grenzseitenwand 102l nach unten zu der Dummy-Logikstruktur 114 hin und endet eine Distanz Y von einem zweiten Rand der Grenzisolationsstruktur 110, wobei der zweite Rand auf einer gegenüberliegenden Seite der Grenzisolationsstruktur 110 im Verhältnis zum ersten Rand der Grenzisolationsstruktur 110 liegt. Die Distanz Y kann zum Beispiel ungefähr 0,5 bis 4,0 Mikrometer, ungefähr 0,5 bis 2,25 Mikrometer, ungefähr 2,25 bis 4,0 Mikrometer oder einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen ist die Seitenwand der Dummy-Speicherstruktur 112 vom Ende der der Logik zugewandten Grenzseitenwand 102l um eine Distanz Z getrennt. Die Distanz Z kann zum Beispiel ungefähr 0,1 bis 3,0 Mikrometer, ungefähr 0.1 bis 1,5 Mikrometer, ungefähr 1,5 bis 3,0 Mikrometer oder einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen weist die Grenzisolationsstruktur 110 eine Breite auf, die der Summe der Distanzen X, Y, Z (z.B. X+Y+Z) gleich ist und/oder die Summe der Distanzen X, Y, Z beträgt zwischen ungefähr 1 bis 10 Mikrometer, ungefähr 1 bis 5,5 Mikrometer, ungefähr 5,5 bis 10 Mikrometer oder einen anderen Wert oder sie liegt in einem anderen Bereich von Werten.
  • Wenn die Summe der Distanzen X, Y, Z zu groß ist, wird möglicherweise Chipfläche vergeudet. Wenn die Summe der Distanzen X, Y, Z zu klein ist, können die Dummy-Speicherstruktur 112 und/oder die Dummy-Logikstruktur 114 zu klein sein, um eine Wölbung und/oder ein Abtragen während einiger Metallgateaustauschprozesse wirksam zu reduzieren. Zum Beispiel können einige Metallgateaustauschprozesse ein CMP an Speicherzellenstrukturen und Logikzellenstrukturen jeweils an einem IC-Speicherbereich M der IC (siehe 1A) bzw. einem IC-Logikbereich L der IC (siehe 1A) durchführen, um Dummy-Gates dieser Strukturen freizulegen. Wenn die Dummy-Speicherstruktur 112 und/oder die Dummy-Logikstruktur 114 zu klein sind, kann das CMP den IC-Grenzbereich B im Verhältnis zum IC-Speicher- und Logikbereich M, L schneller planarisieren, wodurch eine Wölbung und ein ungleichmäßiges Entfernen des Materials vom IC-Speicher- und Logikbereich M, L verursacht wird. In einigen Ausführungsformen werden die Distanzen X, Y, Z durch Ausprobieren bestimmt. Zum Beispiel wird die IC von 1A unter Verwendung verschiedener Werte für die Distanzen X, Y, Z ausgebildet, und eine Bildgebung wird verwendet, um abzuschätzen, ob die Dummy-Speicherstruktur 112 und/oder die Dummy-Logikstruktur 114 eine Wölbung und/oder Abtragen während eines Metallgateaustauschprozesses wirksam reduzieren. Die Bildgebung kann zum Beispiel unter Verwendung eines REM, eines TEM oder eines anderen geeigneten Mikroskops oder einer Bildgebungsvorrichtung durchgeführt werden.
  • Die Dummy-Logikstruktur 114 weist eine Dummy-Logikbreite WDL auf. Die Dummy-Logikbreite WDL kann zum Beispiel zwischen ungefähr 1000 bis 10000 Ångström, ungefähr 1000 bis 5000 Ångström oder ungefähr 5000 bis 10000 Ångström betragen. Andere Werte für die Dummy-Logikbreite WDL sind jedoch offen. Außerdem weist die Dummy-Logikstruktur 114 eine Dummy-Logikhöhe HDL auf. Die Dummy-Logikhöhe HDL kann zum Beispiel innerhalb ungefähr 10 bis 300 Ängström der Logikhöhe HL (siehe 1A), ungefähr 10 bis 150 Ångström der Logikhöhe HL oder ungefähr 150 bis 300 Ångström der Logikhöhe HL betragen. Andere Werte für die Dummy-Logikhöhe HDL sind jedoch offen.
  • Unter Bezugnahme auf 2A ist eine Querschnittsansicht 200A einiger ausführlicherer Ausführungsformen der IC von 1A und 1B bereitgestellt, in der die IC einige zusätzliche Merkmale (nachstehend besprochen) umfasst. Außerdem, werden die Merkmale, die ursprünglich von 1A und 1B stammen, einer Modifikation (z.B. Änderungen der Geometrie, Position usw.) unterzogen, um die zusätzlichen Merkmale aufzunehmen. Zum Beispiel können die Speicher-Source-/Draingebiete 116 seitlich von der Speichergateelektrode 122 beabstandet sein, um Speicher-Source-/Drainerweiterungen 116e aufzunehmen.
  • Wie dargestellt, liegt ein Datenabdeckelement 202 über dem Datenspeicherelement 120, zwischen dem Datenspeicherelement 120 und der Speichergateelektrode 122. Das Datenabdeckelement 202 ist leitfähig und stellt in einigen Ausführungsformen eine Diffusionsbarriere für ein Material der Speichergateelektrode 122 dar. Zum Beispiel kann das Datenabdeckelement 202 verhindern, dass ein Metall der Speichergateelektrode 122 in das Datenspeicherelement 120 diffundiert. In einigen dieser Ausführungsformen kann das Datenabdeckelement 202 zum Beispiel Titannitrid, Tantalnitrid, ein anderes geeignetes Diffusionsbarrierematerial oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen, in denen das Datenspeicherelement 120 Sauerstoff umfasst, weist das Datenspeicherelement 202 eine niedrige Reaktionsfähigkeit mit Sauerstoff auf. Eine solche niedrige Reaktionsfähigkeit kann zum Beispiel eine Reaktionsfähigkeit sein, die von ungefähr 5 bis 10 Elektronenvolt (eV) Energie, ungefähr 5 bis 7 eV Energie, ungefähr 7 bis 10 eV Energie, mehr als ungefähr 5 eV Energie oder einer anderen Menge an Energie, die auf eine geringe Reaktionsfähigkeit hindeutet, abhängt, um mit Sauerstoff zu reagieren. In einigen dieser Ausführungsformen kann das Datenabdeckelement 202 zum Beispiel Titannitrid, Tantalnitrid, Platin, Iridium, Wolfram, ein anderes geeignetes Material(ien) mit einer niedrigen Sauerstoff-Reaktionsfähigkeit oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Eine Grenzflächenschicht 204 liegt unter dem Datenspeicherelement 120, zwischen dem Halbleitersubstrat 108 und dem Datenspeicherelement 120. In einigen Ausführungsformen erhöht die Grenzflächenschicht 204 eine Anhaftung des Datenspeicherelements 120 an dem Halbleitersubstrat 108. In einigen Ausführungsformen hilft die Grenzflächenschicht 204 beim Ausbilden des Datenspeicherelements 120. In einigen Ausführungsformen isoliert die Grenzflächenschicht 204 das Datenspeicherelement 120 vom Halbleitersubstrat 108 elektrisch. Die Grenzflächenschicht 204 kann zum Beispiel Siliziumoxid, Siliziumoxinitrid, ein nicht ferroelektrisches High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Eine Speicherwanne 206 liegt unter der Speicherzelle 104, zwischen den Speicher-Source-/Draingebieten 116 und dem Bulk-Halbleitergebiet 108b. Die Speicherwanne 206 ist ein dotiertes Gebiet des Halbleitersubstrats 108 und weist einen im Verhältnis zu den Speicher-Source-/Draingebieten 116 entgegengesetzten Dotierungstyp auf. Außerdem liegt ein Paar von Speicher-Source-/Drainerweiterungen 116e über der Speicherwanne 206, seitlich zwischen den Speicher-Source-/Draingebieten 116. Die Speicher-Source-/Drainerweiterungen 116e grenzen jeweils an die Speicher-Source-/Draingebiete 116 an und der selektiv leitfähige Speicherkanal 118 erstreckt sich von einer der Speicher-Source-/Drainerweiterungen 116e zur anderen der Speicher-Source-/Drainerweiterungen 116e. Die Speicher-Source-/Drainerweiterungen 116e sind dotierte Gebiete des Halbleitersubstrats 108 und weisen denselben Dotierungstyp wie die Speicher-Source-/Draingebiete 116, jedoch eine geringere Dotierungskonzentration als diese auf.
  • Ein Speicher-Seitenwandspacer 208 liegt über dem Halbleitersubstrat 108 am IC-Speicherbereich M, und umfasst ein Paar Speicher-Seitenwandspacerabschnitte. Die Speicher-Seitenwandspacerabschnitte grenzen jeweils an gegenüberliegende Seitenwände der Speichergateelektrode 122 an und befinden sich jeweils zwischen der Speichergateelektrode 122 und einem einzelnen von den Speicher-Source-/Draingebieten 116. Der Speicher-Seitenwandspacer 208 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Eine Logikdielektrikumsschicht 210 liegt unter der Logikgatedielektrikumsschicht 130, zwischen dem Halbleitersubstrat 108 und der Logikgatedielektrikumsschicht 130. In einigen Ausführungsformen kann die Logikdielektrikumsschicht 210 zum Beispiel Siliziumoxid, Siliziumoxinitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Eine Logikwanne 212 liegt unter der Logikzelle 106, zwischen den Logik-Source-/Draingebieten 126 und dem Bulk-Halbleitergebiet 108b. Die Logikwanne 212 ist ein dotiertes Gebiet des Halbleitersubstrats 108 und weist einen im Verhältnis zu den Logik-Source-/Draingebieten 126 entgegengesetzten Dotierungstyp auf. In einigen Ausführungsformen grenzt die Logikwanne 212 an die Logikisolationsstruktur 134 an. In anderen Ausführungsformen ist die Logikwanne 212 von der Logikisolationsstruktur 134 beabstandet. Außerdem liegt ein Paar von Logik-Source-/Drainerweiterungen 126e über der Logikwanne 212, seitlich zwischen den Logik-Source-/Draingebieten 126. Die Logik-Source-/Drainerweiterungen 126e grenzen jeweils an die Logik-Source-/Draingebiete 126 an und der selektiv leitfähige Logikkanal 128 erstreckt sich von einer der Logik-Source-/Drainerweiterungen 126e zur anderen der Logik-Source-/Drainerweiterungen 126e. Die Logik-Source-/Drainerweiterungen 126e sind dotierte Gebiete des Halbleitersubstrats 108 und weisen denselben Dotierungstyp wie die Logik-Source-/Draingebiete 126, jedoch eine geringere Dotierungskonzentration als diese auf.
  • Logik-Seitenwandspacer 214 liegen über dem Halbleitersubstrat 108 jeweils am IC-Logikbereich L und dem IC-Grenzbereich B. Die Logik-Seitenwandspacer 214 umfassen ein erstes Paar Logik-Seitenwandspacerabschnitte und ein zweites Paar Logik-Seitenwandspacerabschnitte. Die Logik-Seitenwandspacerabschnitte des ersten Paars grenzen jeweils an gegenüberliegende Seitenwände der Logikgateelektrode 132 an und befinden sich jeweils zwischen der Logikgateelektrode 132 und einem einzelnen von den Logik-Source-/Draingebieten 126. Die Logik-Seitenwandspacerabschnitte des zweiten Paars grenzen jeweils an gegenüberliegende Seitenwände der Dummy-Logikstruktur 114 an. Die Logik-Seitenwandspacer 214 können zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Zusätzliche Seitenwandspacer 216 grenzen jeweils an die Speicher- bzw. Logik-Seitenwandspacer 208, 214 an. Die zusätzlichen Seitenwandspacer 216 umfassen ein erstes Paar zusätzliche Seitenwandspacerabschnitte am IC-Speicherbereich M, ein zweites Paar zusätzliche Seitenwandspacerabschnitte am IC-Logikbereich L und ein drittes Paar zusätzliche Seitenwandspacerabschnitte am IC-Grenzbereich B. Die zusätzlichen Seitenwandspacerabschnitte des ersten Paars liegen jeweils über den Speicher-Source-/Drainerweiterungen 116e. Die zusätzlichen Seitenwandspacerabschnitte des zweiten Paars liegen jeweils über den Logik-Source-/Drainerweiterungen 126e. Die zusätzlichen Seitenwandspacerabschnitte des dritten Paars grenzen an die Dummy-Logikstruktur 114 an. Die zusätzlichen Seitenwandspacer 216 können zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Silizidpads 218 decken die Speicher- und die Logik-Source-/Draingebiete 116, 126 ab und eine Kontakt-Ätzstoppschicht 220 deckt die Silizidpads 218 ab. Außerdem deckt die Kontakt-Ätzstoppschicht 220 das Halbleitersubstrat 108, die Grenzisolationsstruktur 110, die Speicherisolationsstruktur 124 und die Logikisolationsstruktur 134 zwischen der Speicherzelle 104, der Logikvorrichtung 106, der Dummy-Speicherstruktur 112 und der Dummy-Logikstruktur 114 ab. Die Silizidpads 218 stellen eine ohmsche Kopplung zwischen den Kontaktdurchkontaktierungen 142 und den Speicher- und Logik-Source-/Draingebieten 116, 126 bereit. Die Silizidpads 218 können zum Beispiel Nickelsilizid, Wolframsilizid, Titansilizid, Kobaltsilizid, ein anderes geeignetes Silizid(e) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Kontakt-Ätzstoppschicht 220 stellt einen Ätzstopp beim Ausbilden der Kontaktdurchkontaktierungen 142 bereit, und kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • Die Verbindungsdielektrikumsschicht 138 umfasst eine erste dielektrische Zwischenschicht (ILD) 138a, eine zweite ILD-Schicht 138b und eine dielektrische Zwischenmetallschicht 138c, die übereinander gestapelt sind. Die erste ILD-Schicht 138a befindet sich zwischen der Speicherzelle 104, der Logikvorrichtung 106, der Dummy-Speicherstruktur 112 und der Dummy-Logikstruktur 114. Außerdem weist die erste ILD-Schicht 138a eine obere Fläche auf, die mit oberen Flächen von jeweils der Speicherzelle 104, der Logikvorrichtung 106, der Dummy-Speicherstruktur 112 und der Dummy-Logikstruktur 114 ungefähr eben ist. Die zweite ILD-Schicht 138b liegt über der ersten ILD-Schicht 138a und die IMD-Schicht 138c liegt über der zweiten ILD-Schicht 138b. Die Drähte 140 liegen über der ersten und der zweiten ILD-Schicht 138a, 138b, und die Drähte 140 sind seitlich durch die IMD-Schicht 138c umgeben. Die Kontaktdurchkontaktierungen 142 erstrecken sich durch die erste und die zweite ILD-Schicht 138a, 138b von den Drähten 140 zu den Silizidpads 218. Die erste und die zweite ILD-Schicht 138a, 138b und die IMD-Schicht 138c können zum Beispiel Siliziumdioxid, ein Low-κ-Dielektrikum, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen sind die erste und die zweite ILD-Schicht 138a, 138b dasselbe Material, während die IMD-Schicht 138c ein anderes Material ist.
  • Unter Bezugnahme auf 2B ist eine Querschnittsansicht 200B einiger alternativer Ausführungsformen der IC von 2A bereitgestellt, in der eine Unterseite der der Logik zugewandten Grenzseitenwand 102l gerundet ist. Durch Abrunden der Unterseite der der Logik zugewandten Grenzseitenwand geht die der Logik zugewandte Grenzseitenwand 102l allmählich in die im Wesentlichen horizontale obere Fläche der Grenzisolationsstruktur 110 über. Dies kann zum Beispiel ein effizienteres Entfernen des High-K-Dielektrikumsmaterials auf der der Logik zugewandten Grenzseitenwand 102l fördern, da die Abrundung den Flächenbereich erhöht, entlang dessen ein Ätzmittel, das zum Entfernen des High-κ-Dielektrikumsmaterials verwendet wird, mit dem High-κ-Dielektrikumsmaterial in Verbindung kommt.
  • Unter Bezugnahme auf 3 ist eine Layout-Draufsicht 300 auf einige Ausführungsformen der IC von einer der 1A, 1B, 2A und 2B bereitgestellt. Die ICs von 1A, 1B, 2A und 2B können zum Beispiel entlang der Linie A in 3 gezeichnet sein. Wie dargestellt, erstreckt sich der IC-Grenzbereich B seitlich in einem geschlossenen Pfad entlang der Grenze des IC-Speicherbereichs M, um den IC-Speicherbereich M vollständig zu umgeben und den IC-Speicherbereich M von dem IC-Logikberiech L zu trennen. Außerdem erstreckt sich der IC-Logikbereich L seitlich in einem geschlossenen Pfad entlang der Grenze des IC-Grenzbereichs B, um den IC-Grenzbereich B vollständig zu umgeben. Zum Beispiel können der IC-Grenzbereich B und/oder der IC-Logikbereich L jeweils ein oberes Layout aufweisen, das eine Ringform eines Kreises, ein Ringform eines Quadrats, eine Ringform eines Rechtecks oder eine andere geeignete Form eines geschlossenen Pfads aufweisen kann.
  • An dem IC-Speicherbereich M sind mehrere Speicherzellen 104 in Zeilen und Spalten angeordnet. Zur Vereinfachung der Darstellung sind lediglich einige der mehreren Speicherzellen 104 mit 104 gekennzeichnet. In einigen Ausführungsformen liegt die Speicherwanne 206 von 2A und 2B (nicht dargestellt) unter den Speicherzellen 104. An dem IC-Grenzbereich B erstreckt sich die Dummy-Speicherstruktur 112 seitlich in einem geschlossenen Pfad entlang der Grenze des IC-Speicherbereichs M, um den Speicherbereich M vollständig zu umgeben. Außerdem erstreckt sich die Dummy-Logikstruktur 114 seitlich in einem geschlossenen Pfad entlang der Grenze der Dummy-Speicherstruktur 112, um die Dummy-Speicherstruktur 112 vollständig zu umgeben. Außerdem erstreckt sich auch die Grenzisolationsstruktur 110 (gezeigt mit gestrichelten Linien) seitlich in einem geschlossenen Pfad entlang der Grenze des IC-Speicherbereichs M, um den Speicherbereich M vollständig zu umgeben. Am IC-Logikbereich L sind mehrere Logikvorrichtungen 106 entlang der Grenze des IC-Grenzbereichs B beabstandet. Zur Vereinfachung der Darstellung sind lediglich einige der mehreren Logikvorrichtungen 106 mit 106 gekennzeichnet. Die mehreren Logikvorrichtungen 106 können zum Beispiel entlang der Grenze des IC-Grenzbereichs B in einer ringförmigen Struktur beabstandet sein. Die ringförmige Struktur kann eine Ringform eines Kreises, eine Ringform eines Quadrats, eine Ringform eines Rechtecks oder eine andere geeignete ringförmige Struktur aufweisen.
  • Unter Bezugnahme auf 4 bis 39 ist eine Reihe von Querschnittsansichten 400 bis 3900 bereitgestellt, die einige Ausführungsformen eines Verfahrens zum Ausbilden einer IC zeigen, welche eine Grenzstruktur umfasst, die eine Speicherzelle und eine Logikvorrichtung trennt. Die IC kann zum Beispiel die IC von einer beliebigen von 1A, 1B, 2A oder 2B sein.
  • Wie durch die Querschnittsansicht 400 von 4 dargestellt, sind eine erste untere Pad-Schicht 402, eine erste obere Pad-Schicht 404 und eine Schutzschicht 406, die auf einem Halbleitersubstrat 108 gestapelt sind, an einem IC-Speicherbereich M, einem IC-Grenzbereich B und einem IC-Logikbereich L ausgebildet. Das Halbleitersubstrat 108 kann zum Beispiel ein Bulk-Siliziumsubstrat, ein Gruppe-III-V-Substrat, ein SOI-Substrat oder ein anderes geeignetes Halbleitersubstrat sein oder umfassen. Die erste untere Pad-Schicht 402 und die Schutzschicht 406 sind dielektrisch und können zum Beispiel Siliziumoxid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die erste obere Pad-Schicht 404 ist dielektrisch und kann zum Beispiel Siliziumnitrid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen sind die erste untere Pad-Schicht 402 und die Schutzschicht 406 dasselbe Material und die erste obere Pad-Schicht 404 ist ein anders Material. Zum Beispiel können die erste untere Pad-Schicht 402 und die Schutzschicht 406 Siliziumoxid oder ein anderes geeignetes Dielektrikum sein oder umfassen, während die erste obere Pad-Schicht 404 Siliziumnitrid oder ein anderes geeignetes Dielektrikum sein oder umfassen kann. Die erste untere Pad-Schicht 402, die erste obere Pad-Schicht 404 und die Schutzschicht 406 können zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer thermischen Oxidation, einer Atomlagenabscheidung (ALD), eines anderen geeigneten Oxidations- oder Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden. Wie hier verwendet, kann ein Begriff (z.B. Prozess) mit einem Pluralsuffix zum Beispiel Einzahl oder Mehrzahl bedeuten.
  • Wie durch die Querschnittsansicht 500 von 5 dargestellt, werden die Schutzschicht 406 und die erste obere Pad-Schicht 404 strukturiert, um die Schutzschicht 406 und die erste obere Pad-Schicht 404 von den folgenden Positionen zu entfernen: 1) dem IC-Speicherbereich M; und 2) einem Abschnitt des IC-Grenzbereichs B, der zum IC-Speicherbereich M benachbart ist. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 502 auf 1) dem IC-Logikbereich L und 2) einem Abschnitt des IC-Grenzbereichs B, der zum IC-Logikbereich L benachbart ist. Ein Ätzen wird bei angeordneter Maske 502 an der Schutzschicht 406 und der ersten oberen Pad-Schicht 404 durchgeführt, und die Maske 502 wird anschließend entfernt. Die Maske 502 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. In einigen Ausführungsformen dient die erste untere Pad-Schicht 402 als ein Ätzstopp für das Ätzen.
  • Wie durch die Querschnittsansicht 600 von 6 dargestellt, wird ein Oxidationsprozess durchgeführt, um die erste untere Pad-Schicht 402 und das Halbleitersubstrat 108, wo es nicht mit der Schutzschicht 406 und der ersten oberen Pad-Schicht 404 abgedeckt ist, teilweise aufzubrauchen. Der Oxidationsprozess spart das Halbleitersubstrat 108 am IC-Speicherbereich M aus, so dass ein erster oberer Flächenabschnitt des Halbleitersubstrats 108 am IC-Speicherbereich M unter einen zweiten oberen Flächenabschnitt des Halbleitersubstrats 108 am IC-Logikbereich L um eine Distanz D ausgespart wird. In einigen Ausführungsformen wird die Distanz D als ein Unterschied zwischen einer Speicherzielhöhe für eine Speicherzelle, die am IC-Speicherbereich M ausgebildet wird, und einer Logikzielhöhe für eine Logikvorrichtung, die am IC-Logikbereich L ausgebildet wird, ausgewählt. Wie nachstehend besprochen, kann dies zum Beispiel eine CMP-Beladung in 34 erhöhen. Die Distanz D kann zum Beispiel ungefähr 10 bis 1000 Ängström, ungefähr 10 bis 500 Ängström, ungefähr 500 bis 1000 Ängström, ungefähr 250 bis 350 Ängström sein oder in einem anderen geeigneten Aussparungsbereich(en) liegen. Außerdem bildet der Oxidationsprozess eine Dummy-Oxidschicht 602 auf dem IC-Speicherbereich M und einem Abschnitt des IC-Grenzbereichs B, der nicht mit der Schutzschicht 406 und der ersten oberen Pad-Schicht 404 abgedeckt ist. Der Oxidationsprozess kann zum Beispiel eine Nassoxidation, ein anderer geeigneter Oxidationsprozess (Oxidationsprozesse) oder eine beliebige Kombination der Vorstehenden sein oder diese umfassen.
  • Obwohl 6 einen Oxidationsprozess dargestellt, um das Halbleitersubstrat 108 am IC-Speicherbereich M auszusparen, können andere Prozesse das Aussparen durchführen. Zum Beispiel kann ein Ätzprozess durchgeführt werden, um das Halbleitersubstrat 108 am IC-Speicherbereich M auszusparen. In einigen Ausführungsformen, in denen der Ätzprozess das Aussparen durchführt, wird die erste obere Pad-Schicht 404 als eine Maske verwendet und/oder der Ätzprozess verwendet ein Trockenätzmittel, ein Nassätzmittel, ein anderes geeignetes Ätzmittel (andere geeignete Ätzmittel) oder eine beliebige Kombination der Vorstehenden. In einigen Ausführungsformen, in denen der Ätzprozess das Aussparen durchführt, wird die Schutzschicht 406 weggelassen, so dass die Schutzschicht 406 in 4 nicht ausgebildet wird. In einigen Ausführungsformen, in denen der Ätzprozess das Aussparen durchführt, sind der unter Bezugnahme auf 5 beschriebene Ätzprozess und der Ätzprozess, der das Aussparen durchführt, ein und derselbe Prozess, so dass die erste obere Pad-Schicht 404, die erste untere Pad-Schicht 402 und das Halbleitersubstrat 108 durch denselben Ätzprozess geätzt werden und/oder unter Verwendung derselben Maske (z.B. der Maske 502 von 5) geätzt werden.
  • Wie durch die Querschnittsansicht 700 von 7 dargestellt, werden die Schutzschicht 406 (siehe 6), die erste obere Pad-Schicht 404 (siehe 6), die erste untere Pad-Schicht 402 (siehe 6) und die Dummy-Oxidschicht 602 (siehe 6) entfernt. In einigen Ausführungsformen werden die Schutzschicht 406 und die Dummy-Oxidschicht 602 durch einen oder mehrere Ätzprozesse und/oder einige andere geeignete Entfernungsprozess(e) entfernt. In einigen Ausführungsformen sind außerdem die Schutzschicht 406 und die Dummy-Oxidschicht 602 dasselbe Material und/oder werden gleichzeitig durch einen ersten Ätzprozess oder einen anderen geeigneten Entfernungsprozess entfernt. Das Halbleitersubstrat 108 und die erste oberen Pad-Schicht 404 können zum Beispiel als Ätzstopps während des ersten Ätzprozesses dienen. Die erste obere Pad-Schicht 404 wird entfernt, nachdem die Schutzschicht 406 entfernt wurde. In einigen Ausführungsformen wird die erste obere Pad-Schicht 404 durch einen zweiten Ätzprozess oder einen anderen geeigneten Entfernungsprozess entfernt. Der zweite Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Phosphorsäure (z.B. H3PO4) umfasst, oder ein anderes geeignetes Ätzmittel verwenden. Das Halbleitersubstrat 108 und die erste untere Pad-Schicht 402 können zum Beispiel als Ätzstopps während des zweiten Ätzprozesses dienen. Die erste untere Pad-Schicht 402 wird entfernt, nachdem die erste obere Pad-Schicht 404 entfernt wurde. In einigen Ausführungsformen wird die erste untere Pad-Schicht 402 durch einen dritten Ätzprozess oder einen anderen geeigneten Entfernungsprozess entfernt. Das Halbleitersubstrat 108 kann zum Beispiel als ein Ätzstopp während des dritten Ätzprozesses dienen.
  • Wie durch die Querschnittsansicht 800 von 8 dargestellt, werden eine zweite untere Pad-Schicht 802 und eine zweite obere Pad-Schicht 804, die über dem Halbleitersubstrat 108 gestapelt sind, an dem IC-Speicherbereich M, dem IC-Grenzbereich B und dem IC-Logikbereich L ausgebildet. Die zweite untere Pad-Schicht 802 ist ein anderes Material als die zweite obere Pad-Schicht 804 und sie ist ein Dielektrikum. Die zweite untere Pad-Schicht 802 kann zum Beispiel Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die zweite obere Pad-Schicht 804 ist ein Dielektrikum und kann zum Beispiel Siliziumnitrid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen ist oder umfasst die zweite untere Pad-Schicht 802 Siliziumoxid oder ein anderes geeignetes Dielektrikum, während die zweite obere Pad-Schicht 804 Siliziumnitrid oder ein anderes geeignetes Dielektrikum ist oder umfasst. Die zweite untere Pad-Schicht 802 und die zweite obere Pad-Schicht 804 können zum Beispiel mithilfe einer CVD, einer PVD, einer thermischen Oxidation, einer ALD, eines anderen geeigneten Oxidations- oder Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 900 von 9 dargestellt, werden die zweite untere Pad-Schicht 802, die zweite obere Pad-Schicht 804 und das Halbleitersubstrat 108 strukturiert. Das Strukturieren bildet einen Speicherisolationsgraben 902, einen Grenzisolationsgraben 904 und einen Logikisolationsgraben 906 jeweils an dem IC-Speicherbereich M, dem IC-Grenzbereich B bzw. dem IC-Logikbereich L. Der Speicherisolationsgraben 902 grenzt einen Bereich des Halbleitersubstrats 108 für eine einzelne Speicherzelle beim Fertigen ab, und der Logikisolationsgraben 906 grenzt einen Bereich des Halbleitersubstrats 108 für eine einzelne Logikvorrichtung beim Fertigen ab. Der Grenzisolationsgraben 904 trennt den IC-Speicherbereich M und den IC-Logikbereich L. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 908 mit einem Layout des Speicher-, des Grenz- und des Logikisolationsgrabens 902 bis 906. Ein Ätzen wird an dem Halbleitersubstrat 108 durchgeführt, wobei die Maske 908 angeordnet ist, und die Maske g08 wird anschließend entfernt. Die Maske 908 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen.
  • Wie durch die Querschnittsansicht 1000 von 10 dargestellt, werden eine Speicherisolationsstruktur 124, eine Grenzisolationsstruktur 110 und eine Logikisolationsstruktur 134 jeweils in dem Speicher-, dem Grenz- und dem Logikisolationsgraben 902 bis 906 (siehe 9) ausgebildet. Die Speicher-, die Grenz- und die Logikisolationsstruktur 124, 110, 134 umfassen ein dielektrisches Material und können eine STI-Struktur, eine DTI-Struktur oder eine andere geeignete Isolationsstruktur sein oder umfassen. Das dielektrische Material kann zum Beispiel Siliziumoxid, ein anderes geeignetes dielektrisches Material (Materialien) oder eine beliebige Kombination der Vorstehenden sein oder umfassen.
  • In einigen Ausführungsformen werden die Speicher-, die Grenz- und die Logikisolationsstruktur 124, 110, 134 durch Abscheiden einer dielektrischen Schicht, die die Struktur von 9 abdeckt, und weiteres Füllen des Speicher-, des Grenz- und des Logikisolationsgrabens 902 bis 906 ausgebildet. Anschließend wird eine Planarisierung der dielektrischen Schicht und der zweiten oberen Pad-Schicht 804 durchgeführt, bis eine obere Fläche der dielektrischen Schicht mit einer oberen Fläche der zweiten oberen Pad-Schicht 804 ungefähr eben ist, wodurch die Speicher-, die Grenz- und die Logikisolationsstruktur 124, 110, 134 aus der dielektrischen Schicht ausgebildet werden. Aufgrund des Aussparens in 6 wird die zweite obere Pad-Schicht 804 am IC-Speicherbereich M ausgespart und das Planarisieren entfernt mehr von der zweiten oberen Pad-Schicht 804 am IC-Logikbereich L als am IC-Speicherberiech M. Folglich weist nach dem Abschluss der Planarisierung die zweite obere Pad-Schicht 804 eine erste Dicke T1 am IC-Speicherbereich M und eine zweite Dicke T2 , die kleiner ist als die erste Dicke T1 , am IC-Logikbereich L auf. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen geeigneten Planarisierungsprozess durchgeführt werden.
  • Wie ebenfalls durch die Querschnittsansicht 1000 in 10 dargestellt, wird eine Logikabdeckschicht 1002 ausgebildet, die den Speicher-, den Grenz- und den Logikisolationsgraben 902 bis 906 abdeckt und ferner die zweite obere Pad-Schicht 804 abdeckt. Die Logikabdeckschicht 1002 ist dielektrisch und kann zum Beispiel Siliziumoxid, ein anderes geeignetes Dielektrikum(a) oder eine beliebige Kombination der Vorstehenden sein. Außerdem kann die Logikabdeckschicht 1002 zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 1100 von 11 dargestellt, wird die Logikabdeckschicht 1002 strukturiert, um die Logikabdeckschicht 1002 von 1) dem IC-Speicherbereich M und 2) einem Abschnitt der Grenzisolationsstruktur 110, der zum IC-Speicherbereich M benachbart ist, zu entfernen. Nach dem Entfernen werden außerdem die Grenzisolationsstruktur 110 und die Speicherisolationsstruktur 124 an Stellen, an denen sie nicht mit der Logikabdeckschicht 1002 abgedeckt sind, ausgespart. Das Aussparen der Grenzisolationsstruktur 110 definiert eine dem Speicher zugewandte Grenzseitenwand 102m, die dem IC-Speicherbereich M zugewandt und nach unten zu ihm geneigt ist. In einigen Ausführungsformen ist die dem Speicher zugewandte Grenzseitenwand 102m von oben nach unten glatt und in einigen Ausführungsformen weist sie einen kontinuierlichen Bogen von oben bis unten auf.
  • Das Strukturieren und das Aussparen können zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungs-/Aussparungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 1102, die 1) den IC-Logikbereich L und 2) einen Abschnitt der Grenzisolationsstruktur 110, die zum IC-Logikbereich L benachbart ist, abdeckt. Ein Ätzen wird an der Logikabdeckschicht 1002, der Grenzisolationsstruktur 110 und der Speicherisolationsstruktur 124 durchgeführt, wobei die Maske 1102 angeordnet ist, und die Maske 1102 wird anschließend entfernt. Die Maske 1102 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. In einigen Ausführungsformen sind oder umfassen die Logikabdeckschicht 1002, die Grenzisolationsstruktur 110 und die Speicherisolationsstruktur 124 dasselbe Material und die zweite obere Pad-Schicht 804 ist ein anders Material. Außerdem ätzt in einigen Ausführungsformen das Ätzen die zweite obere Pad-Schicht 804 im Verhältnis zu der Logikabdeckschicht 1002, der Grenzisolationsstruktur 110 und der Speicherisolationsstruktur 124 aufgrund von Unterschiedenen des Materials minimal.
  • Wie durch die Querschnittsansicht 1200 von 12 dargestellt, wird die zweite obere Pad-Schicht 804 vom IC-Speicherbereich M entfernt. In einigen Ausführungsformen kann die zweite obere Pad-Schicht 804 zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess entfernt werden. Der Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Phosphorsäure (z.B. H3PO4) umfasst, oder ein anderes geeignetes Ätzmittel verwenden. Die Logikabdeckschicht 1002, die Grenzisolationsstruktur 110, die Speicherisolationsstruktur 124 und die zweite untere Pad-Schicht 802 können zum Beispiel als Ätzstopps für den Ätzprozess dienen, und die Logikabdeckschicht 1002 kann zum Beispiel auch die zweite obere Pad-Schicht 804 vor einem Entfernen am IC-Logikbereich L schützen.
  • Wie durch die Querschnittsansicht 1300 von 13 dargestellt, wird eine Speicherwanne 206 am IC-Speicherbereich M ausgebildet, die über einem Bulk-Halbleitergebiet 108b des Halbleitersubstrats 108 liegt. In einigen Ausführungsformen weist die Speicherwanne 206 einen anderen Dotierungstyp oder eine andere Konzentration als das Bulk-Halbleitergebiet 108b auf. Zum Beispiel kann die Speicherwanne 206 vom p-Typ sein, während das Bulk-Halbleitergebiet 108b vom n-Typ sein kann oder umgekehrt. Die Speicherwanne 206 kann zum Beispiel durch einen Ionenimplantationsprozess oder einen anderen geeigneten Dotierungsprozess ausgebildet werden. Der Ionenimplantationsprozess kann zum Beispiel ein Ausbilden einer Maske 1302, die den IC-Grenzbereich B und den IC-Logikbereich L abdeckt, umfassen. Die Ionenimplantation kann durchgeführt werden, wobei die Maske 1302 angeordnet ist, und die Maske 1302 kann anschließend entfernt werden. Die Maske 1302 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. Es ist zu beachten, dass die Ionenimplantation zum Beispiel durchgeführt werden kann, wobei die zweite untere Pad-Schicht 802 angeordnet ist, indem eine hinreichend hohe Implantantionsenergie gewählt wird, damit Ionen der Ionenimplantation durch die zweite untere Pad-Schicht 802 hindurchdringen.
  • Wie durch die Querschnittsansicht 1400 von 14 dargestellt, wird die zweite untere Pad-Schicht 802 (siehe 13) vom IC-Speicherbereich M entfernt, und die Logikabdeckschicht 1002 (siehe 13) wird vom IC-Grenzbereich B und dem IC-Logikbereich L entfernt. Das Entfernen kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess durchgeführt werden. In einigen Ausführungsformen dienen die zweite obere Pad-Schicht 804 und das Halbleitersubstrat 108 als Ätzstopps für das Ätzen.
  • Wie durch die Querschnittsansicht 1500 von 15 dargestellt, wird eine Grenzflächenschicht 204 am IC-Speicherbereich M ausgebildet. Die Grenzflächenschicht 204 ist ein Dielektrikum und kann zum Beispiel Siliziumoxid, ein nicht ferroelektrisches High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Außerdem kann die Grenzflächenschicht 204 zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, einer thermischen Oxidation, eines anderen geeigneten Oxidations- und/oder Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden. In Ausführungsformen, in denen die Grenzflächenschicht 204 durch thermische Oxidation ausgebildet wird, kann die Grenzflächenschicht 204 auf den IC-Speicherbereich M örtlich festgelegt sein. Ein Oxid der thermischen Oxidation kann sich nämlich leicht auf einem freigelegten Halbleitermaterial des IC-Speicherbereichs M (siehe 14) bilden, aber es kann sich nicht auf einem Material der Grenzisolationsstruktur 110 und einem Material der zweiten oberen Pad-Schicht 804 bilden (oder minimal bilden).
  • Wie ebenfalls durch die Querschnittsansicht 1500 von 15 dargestellt, werden eine Datenspeicherschicht 1502, eine Datenabdeckschicht 1504, eine Dummy-Speichergateschicht 1506 und eine Speicher-Hartmaskenschicht 1508, die über der Grenzflächenschicht 204 gestapelt sind, am IC-Speicherbereich M, dem IC-Grenzbereich B und dem IC-Logikbereich L ausgebildet. Die Datenspeicherschicht 1502, die Datenabdeckschicht 1504, die Dummy-Speichergateschicht 1506 und die Speicher-Hartmaskenschicht 1508 können zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines stromlosen Plattierens, eines Elektroplattierens, eines anderen geeigneten Plattierungs- und/oder Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Die Datenspeicherschicht 1502 ist ein Material, das reversibel zwischen einem ersten Datenzustand und einem zweiten Datenzustand wechseln kann, um ein Datenbit zu speichern. In Ausführungsformen, in denen FeRAM am IC-Speicherbereich M gefertigt wird, kann die Datenspeicherschicht 1502 zum Beispiel mit Silizium dotiertes Hafniumoxid (z.B. Si:HfO2), PZT oder ein anderes geeignetes ferroelektrisches Material sein oder umfassen. Die Datenabdeckschicht 1504 ist leitfähig und stellt in einigen Ausführungsformen eine Diffusionsbarriere für nachträglich ausgebildete Metallgates dar. In einigen dieser Ausführungsformen kann die Datenabdeckschicht 1504 zum Beispiel Titannitrid, Tantalnitrid, ein anderes geeignetes Diffusionsbarrierematerial oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen, in denen die Datenspeicherschicht 1502 Sauerstoff umfasst, weist die Datenspeicherschicht 1504 eine niedrige Reaktionsfähigkeit mit Sauerstoff auf. Eine solche niedrige Reaktionsfähigkeit kann zum Beispiel eine Reaktionsfähigkeit sein, die von ungefähr 5 bis 10 eV Energie, ungefähr 5 bis 7 eV Energie, ungefähr 7 bis 10 eV Energie, mehr als ungefähr 5 eV Energie oder einer anderen Menge an Energie, die auf eine geringe Reaktionsfähigkeit hindeutet, abhängt, um mit Sauerstoff zu reagieren. In einigen dieser Ausführungsformen kann die Datenabdeckschicht 1504 zum Beispiel Titannitrid, Tantalnitrid, Platin, Iridium, Wolfram, ein anderes geeignetes Material(ien) mit einer niedrigen Sauerstoff-Reaktionsfähigkeit oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Dummy-Speichergateschicht 1506 kann zum Beispiel Polysilizium oder ein anderes geeignetes Dummy-Material sein oder umfassen. Die Speicher-Hartmaskenschicht 1508 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst die Speicher-Hartmaskenschicht 1508 eine untere Nitridschicht (nicht dargestellt) und eine obere Oxidschicht (nicht dargestellt), die über der unteren Nitridschicht liegt.
  • Wie durch die Querschnittsansicht 1600 von 16 dargestellt, werden die Datenspeicherschicht 1502, die Datenabdeckschicht 1504, die Dummy-Speichergateschicht 1506 und die Speicher-Hartmaskenschicht 1508 strukturiert, um eine Speicherhartmaske 1602, ein Dummy-Speichergate 1604, ein Datenabdeckelement 202 und ein Datenspeicherelement 120, die gestapelt sind, am IC-Speicherbereich M zu definieren. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel ein Ausbilden einer Maske 1606 mit einem Layout der Speicherhartmaske 1602 umfassen. Ein Ätzen kann an der Datenspeicherschicht 1502, der Datenabdeckschicht 1504, der Dummy-Speichergateschicht 1506 und der Speicher-Hartmaskenschicht 1508 durchgeführt werden, wobei die Maske 1606 angeordnet ist, und die Maske 1606 kann anschließend entfernt werden. Die Maske 1606 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. In einigen Ausführungsformen dienen die Grenzflächenschicht 204 und die Grenzisolationsstruktur 110 als Ätzstopps für das Ätzen.
  • Wie durch die Querschnittsansicht 1700 von 17 dargestellt, werden Speicher-Seitenwandspacer 208 auf 1) Seitenwänden des Dummy-Speichergates 1604 und 2) einer Seitenwand der Dummy-Speichergateschicht 1506, die über der Grenzisolationsstruktur 110 liegt, ausgebildet. Die Speicher-Seitenwandspacer 208 können zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Speicher-Seitenwandspacer 208 ein Ausbilden einer Speicher-Seitenwandspacerschicht, die die Struktur von 16 abdeckt und auskleidet, und anschließendes Durchführen eines Rückätzens der Speicher-Seitenwandspacerschicht. Das Rückätzen entfernt horizontale Abschnitte der Speicher-Seitenwandspacerschicht, ohne dass vertikale Abschnitte der Speicher-Seitenwandspacerschicht entfernt werden, wodurch die vertikalen Abschnitte den Speicher-Seitenwandspacern 208 entsprechen. Die Speicher-Seitenwandspacerschicht kann zum Beispiel konform ausgebildet werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 1800 von 18 dargestellt, wird eine Speicher-Ätzstoppschicht 1802 derart ausgebildet, dass sie die Struktur von 17 abdeckt und auskleidet. Die Speicher-Ätzstoppschicht 1802 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Speicher-Ätzstoppschicht 1802 kann zum Beispiel konform ausgebildet werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie ebenfalls durch die Querschnittsansicht 1800 von 18 dargestellt, wird eine Speicherabdeckschicht 1804 ausgebildet, die die Speicher-Ätzstoppschicht 1802 abdeckt. Aufgrund des Aussparens in 6 wird die Speicherabdeckschicht 1804 am IC-Speicherbereich M ausgespart. Die Speicherabdeckschicht 1804 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Dielektrikum (Dielektrika), Polysilizium, Aluminiumkupfer, Tantal, ein anderes geeignetes Metall (Metalle) oder Metalllegierung(en), Tantalnitrid, Titannitrid, einige andere geeignete Metallnitrid(e) oder einige andere geeignete Material(ien) sein oder umfassen. In einigen Ausführungsformen ist oder umfasst die Speicher-Ätzstoppschicht 1802 Siliziumoxid oder ein anderes geeignetes Dielektrikum, und die Speicherabdeckschicht 1804 ist oder umfasst Polysilizium oder ein anderes geeignetes Material. Außerdem kann die Speicherabdeckschicht 1804 zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 1900 von 19 dargestellt, wird eine Planarisierung an der Speicherabdeckschicht 1804 durchgeführt, um eine obere Fläche 1804t der Speicherabdeckschicht 1804 zu strukturieren. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen geeigneten Planarisierungsprozess durchgeführt werden. Da die Speicherabdeckschicht 1804 am IC-Speicherbereich M ausgespart ist (siehe 18), ist die obere Fläche 1804t der Speicherabdeckschicht 1804 nach unten vom IC-Logikbereich L zum IC-Speicherbereich M hin geneigt.
  • Wie durch die Querschnittsansicht 2000 von 20 dargestellt, werden die Speicherabdeckschicht 1804 und die Speicher-Ätzstoppschicht 1802 strukturiert, um die Speicherabdeckschicht 1804 und die Speicher-Ätzstoppschicht 1802 von 1) dem IC-Logikbereich L und 2) einem Abschnitt der Grenzisolationsstruktur 110, die zu dem IC-Logikbereich L benachbart ist, zu entfernen. Außerdem werden die Datenspeicherschicht 1502 (siehe 19), die Datenabdeckschicht 1504 (siehe 19), die Dummy-Speichergateschicht 1506 (siehe 19) und die Speicher-Hartmaskenschicht 1508 (siehe 19) vom IC-Logikbereich L und dem IC-Grenzbereich B zusammen mit einem der Speicher-Seitenwandspacer 208 (siehe 19) am IC-Grenzbereich B entfernt. Das Strukturieren und das Entfernen definiert eine der Logik zugewandte Grenzseitenwand 102l. Die der Logik zugewandte Grenzseitenwand 102l ist dem IC-Logikbereich L zugewandt und ist nach unten zum IC-Logikbereich L hin geneigt. In einigen Ausführungsformen ist die der Logik zugewandte Grenzseitenwand 102l von oben nach unten glatt und/oder sie bildet einen kontinuierlichen Bogen von oben nach unten. Außerdem weist in einigen Ausführungsformen die der Logik zugewandte Grenzseitenwand 102l ein linienförmiges Querschnittsprofil auf.
  • In einigen Ausführungsformen beträgt eine Winkel θ der der Logik zugewandten Grenzseitenwand 102l zwischen ungefähr 15 bis 75 Grad, ungefähr 15 bis 40 Grad, ungefähr 40 bis 75 Grad oder er liegt in einem anderen geeigneten Bereich. Andere Werte für den Winkel θ sind jedoch offen. Wenn der Winkel θ zu klein ist (z.B. kleiner als ungefähr 15 Grad oder ein anderer Wert), kann die nachträglich in 28 ausgebildete Dummy-Speicherschicht 112u zu groß sein, wodurch Chipfläche möglicherweise vergeudet wird. Wenn der Winkel θ zu groß ist (z.B. größer als ungefähr 75 Grad oder ein anderer Wert), wird ein High-κ-Dielektrikumsmaterial der oberen Logikdielektrikumsschicht 2402 möglicherweise nicht wirksam von der der Logik zugewandten Grenzseitenwand 102l in 26 entfernt. In einigen Ausführungsformen wird der Winkel θ durch Ausprobieren bestimmt. Zum Beispiel kann das Strukturieren von 26 mit unterschiedlichen Winkeln θ für die der Logik zugewandte Grenzseitenwand 102l durchgeführt werden, und eine Bildgebung kann verwendet werden, um zu bestimmen, welche Winkel θ zu einem wirksamen Entfernen des High-κ-Dielektrikumsmaterials führen. Die Bildgebung kann zum Beispiel unter Verwendung eines REM, eines TEM oder eines anderen geeigneten Mikroskops oder einer Bildgebungsvorrichtung durchgeführt werden.
  • Die der Logik zugewandte Grenzseitenwand 102l wird derart ausgebildet, dass sie sich zum IC-Logikbereich L erstreckt und in einem Abstand Y von einem benachbarten Rand der Grenzisolationsstruktur 110 endet. Die Distanz Y kann zum Beispiel ungefähr 0,5 bis 4,0 Mikrometer, ungefähr 0,5 bis 2,25 Mikrometer, ungefähr 2,25 bis 4,0 Mikrometer oder ein anderer Wert sein oder in einem anderen Bereich von Werten liegen. Außerdem ist ein Anfang der der Logik zugewandten Grenzseitenwand 102l seitlich von einem Ende der der Logik zugewandten Grenzseitenwand 102l um eine Distanz Z getrennt. Die Distanz Z kann zum Beispiel durch den Winkel θ und eine Höhe H der Speicherabdeckschicht 1804 nach Abschluss des Strukturierens in 20 definiert sein. Zum Beispiel kann kraft Trigonometrie die Distanz Z der Quotient aus dem Teilen der Höhe H durch den Tangens des Winkels θ (z.B. Z=H/tan(θ)) sein.
  • Das Strukturieren und das Entfernen können zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungs-/Entfernungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel durch Ausbilden einer Maske 2002 durchgeführt werden, die 1) den IC-Speicherbereich M und 2) einen Abschnitt der Grenzisolationsstruktur 110, der zum IC-Speicherbereich M benachbart ist, abdeckt. Ein Ätzen kann durchgeführt werden, wobei die Maske 2002 angeordnet ist, und die Maske 2002 kann anschließend entfernt werden. Die Maske 2002 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. In einigen Ausführungsformen führt das Ätzen zu einem Unterätzen unter der Maske 2002. In einigen Ausführungsformen wird das Ätzen mithilfe eines Trockenätzens oder eines anderen geeigneten Ätzens durchgeführt. In einigen Ausführungsformen umfasst das Trockenätzen: 1) Anwenden eines Plasmas, das von einem vorgespannten Ätzgas erzeugt wurde, auf die Speicherabdeckschicht 1804, um die Speicherabdeckschicht 1804 zu dünnen; 2) Anwenden eines Plasmas, das von einem polymerähnlichen oder einem polymerreichen Gas erzeugt wurde, auf die Speicherabdeckschicht 1804, um die der Logik zugewandte Grenzseitenwand 102l zu erzeugen; 3) Anwenden eines Plasmas, das von einem von Polymeren freien Gas erzeugt wurde, auf die Speicherabdeckschicht 1804, um verbleibendes Material der Speicherabdeckschicht 1804 auf dem IC-Logikbereich L zu entfernen; und 4) Anwenden eines Plasmas, das von einem Ionengas (z.B. Argon oder einem anderen Inertgas) erzeugt wurde, um die der Logik zugewandte Grenzseitenwand 102l zu glätten.
  • Wie durch die Querschnittsansicht 2100 von 21 dargestellt, werden Abschnitte von jeweils der Grenzisolationsstruktur 110 und der Logikisolationsstruktur 134, die nicht mit der Speicherabdeckschicht 1804 abgedeckt sind, ausgespart. In einigen Ausführungsformen kann das Aussparen zum Beispiel einen unteren Abschnitt der der Logik zugewandten Grenzseitenwand 102l abrunden oder krümmen. Das Aussparen kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungs-/Aussparungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Flusssäure (HF) umfasst, oder eine andere geeignete Chemikalie verwenden.
  • Wie durch die Querschnittsansicht 2200 von 22 dargestellt, wird die zweite obere Pad-Schicht 804 (siehe 21) vom IC-Logikbereich L entfernt. In einigen Ausführungsformen kann die zweite obere Pad-Schicht 804 zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess entfernt werden. Der Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Phosphorsäure (z.B. H3PO4) umfasst, oder ein anderes geeignetes Ätzmittel verwenden. Die Speicherabdeckschicht 1804, die Grenzisolationsstruktur 110 und die zweite untere Pad-Schicht 802 können zum Beispiel als Ätzstopps für das Ätzen dienen, und die Speicherabdeckschicht 1804 kann zum Beispiel auch die Struktur am IC-Speicherbereich M während des Ätzens schützen.
  • Es versteht sich, dass die zweite untere und obere Pad-Schicht 802, 804 (siehe 20) als ein Abdeckfilm dienten, um den IC-Logikbereich L beim Ausbilden der Speicherzellenstruktur am IC-Speicherbereich M zu schützen. In Abwesenheit der zweiten unteren und oberen Pad-Schicht 802, 804 würde eine nachträglich am IC-Logikbereich L ausgebildete Logikvorrichtung einer Leistungsfähigkeitsverschiebung unterliegen, was Massenfertigungsausbeuten negativ beeinflussen kann. Zum Beispiel kann der Prozess in 13 bis 17 unabsichtlich Dotierstoffe in das Halbleitersubstrat 108 am IC-Logikbereich L einführen. Diese Dotierstoffe können das Dotierungsprofil der Logikvorrichtung negativ beeinflussen, wodurch Leistungsfähigkeitsparameter der Logikvorrichtung verschoben werden und/oder die Logikvorrichtung betriebsunfähig gemacht wird. Dementsprechend verhindern die zweite untere und obere Pad-Schicht 802, 804, dass die nachträglich am IC-Logikbereich L ausgebildete Logikvorrichtung einer Leistungsfähigkeitsverschiebung unterliegt und können Massenfertigungsausbeuten erhöhen.
  • wie durch die Querschnittsansicht 2300 von 2300 dargestellt, wird eine Logikwanne 212 am IC-Logikbereich L ausgebildet, die über dem Bulk-Halbleitergebiet 108b liegt. In einigen Ausführungsformen weist die Logikwanne 212 einen anderen Dotierungstyp oder eine andere Konzentration auf als das Bulk-Halbleitergebiet 108b. Zum Beispiel kann die Logikwanne 212 vom p-Typ sein, während das Bulk-Halbleitergebiet 108b vom n-Typ sein kann oder umgekehrt. Die Logikwanne 212 kann zum Beispiel durch einen Ionenimplantationsprozess oder einen anderen geeigneten Dotierungsprozess ausgebildet werden. Der Ionenimplantationsprozess kann zum Beispiel ein Ausbilden einer Maske 2302, die den IC-Grenzbereich B und den IC-Speicherbereich M abdeckt, umfassen. Die Ionenimplantation kann durchgeführt werden, wobei die Maske 2302 angeordnet ist, und die Maske 2302 kann anschließend entfernt werden. Die Maske 2302 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. Es ist zu beachten, dass die Ionenimplantation bei angeordneter zweiter unterer Pad-Schicht 802 zum Beispiel durchgeführt werden kann, indem eine hinreichend hohe Implantantionsenergie gewählt wird, damit Ionen der Ionenimplantation durch die zweite untere Pad-Schicht 802 hindurchdringen.
  • Wie durch die Querschnittsansicht 2400 von 24 dargestellt, wird die zweite untere Pad-Schicht 802 (siehe 23) vom IC-Logikbereich L entfernt. In einigen Ausführungsformen kann das Entfernen zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Flusssäure (HF) umfasst, oder eine andere geeignete Chemikalie verwenden. Außerdem kann der Ätzprozess zum Beispiel als Teil eines Reinigungsprozesses oder eines anderen Prozesses durchgeführt werden.
  • Wie ebenfalls durch die Querschnittsansicht 2400 von 24 dargestellt, werden eine untere Logikdielektrikumsschicht 210, eine obere Logikdielektrikumsschicht 2402, eine Dummy-Logikgateschicht 2404 und eine Logik-Hartmaskenschicht 2406, die gestapelt sind, am IC-Speicherbereich M, dem IC-Grenzbereich B und dem IC-Logikbereich L ausgebildet. Die untere Logikdielektrikumsschicht 210 kann zum Beispiel Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die obere Logikdielektrikumsschicht 2402 kann zum Beispiel Siliziumoxid, ein High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst die obere Logikgateschicht 2402 eine Siliziumoxidschicht (nicht dargestellt) und eine High-K-Dielektrikumsschicht (nicht dargestellt), die über der Siliziumoxidschicht liegt. Die Dummy-Logikgateschicht 2404 kann zum Beispiel Polysilizium oder ein anderes geeignetes Dummy-Material sein oder umfassen. Die Logikhartmaskenschicht 2406 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst die Logik-Hartmaskenschicht 2406 eine untere Nitridschicht (nicht dargestellt) und eine obere Oxidschicht (nicht dargestellt), die über der unteren Nitridschicht liegt.
  • Die untere Logikdielektrikumsschicht 210, die obere Logikdielektrikumsschicht 2402, die Dummy-Logikgateschicht 2404 und die Logik-Hartmaskenschicht 2406 können zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, einer thermischen Oxidation, eines anderen geeigneten Abscheidungs- oder Oxidationsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden. In einigen Ausführungsformen wird die untere Logikdielektrikumsschicht 210 durch Oxidation ausgebildet, während die obere Logikdielektrikumsschicht 2402, die Dummy-Logikgateschicht 2404 und die Logik-Hartmaskenschicht 2406 mithilfe einer CVD, einer PVD, einer ALD oder eines anderen geeigneten Abscheidungsprozesses ausgebildet werden. In Ausführungsformen, in denen die untere Logikdielektrikumsschicht 210 durch Oxidation ausgebildet wird, kann die Wärme auf den IC-Logikbereich L örtlich festgelegt sein. Ein Oxid des Oxidationsprozesses kann sich nämlich leicht auf einem freigelegten Halbleitermaterial am IC-Logikbereich L bilden, aber es kann sich nicht auf einem Material der Grenzisolationsstruktur 110 bilden (oder minimal bilden).
  • Wie durch die Querschnittsansicht 2500 von 25 dargestellt, wird die Logik-Hartmaskenschicht 2406 strukturiert, um einen Abschnitt der Logik-Hartmaskenschicht 2406 von 1) dem IC-Speicherbereich M und 2) einem Abschnitt des IC-Grenzbereichs B, der zum IC-Speicherbereich M benachbart ist, zu entfernen. Außerdem wird die Dummy-Logikgateschicht 2404 an 1) dem IC-Speicherbereich M und 2) dem Abschnitt des IC-Grenzbereichs B, der zum IC-Speicherbereich M benachbart ist, ausgespart. Daher weist die Dummy-Logikgateschicht 2404 eine erste Dicke T1 am IC-Speicherbereich M und eine zweite Dicke T2 , die größer ist als die erste dicke T1 , am IC-Logikbereich L auf. Das Strukturieren und das Aussparen können zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungs-/Aussparungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 2502 auf 1) dem IC-Logikbereich L und 2) einem Abschnitt des IC-Grenzbereichs B, der zum IC-Logikbereich L benachbart ist. Ein Ätzen wird an der Logik-Hartmaskenschicht 2406 und der Dummy-Logikgateschicht 2404 durchgeführt, wobei die Maske 2502 angeordnet ist, und die Maske 2502 wird anschließend entfernt. Die Maske 2502 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen.
  • Wie in der Querschnittsansicht 2600 von 26 dargestellt, werden die obere Logikdielektrikumsschicht 2402 (siehe 25), die Dummy-Logikgateschicht 2404 (siehe 25) und die Logik-Hartmaskenschicht 2406 (siehe 25) strukturiert. Das Strukturieren definiert eine Logikhartmaske 2602, ein Dummy-Logikgate 2604 und eine Logikgatedielektrikumsschicht 130, die gestapelt sind, am IC-Logikbereich M. Das Strukturieren definiert auch eine untere Dummy-Logikschicht 114l, eine obere Dummy-Logikschicht 114u und eine Dummy-Hartmaske 2606, die auf der Grenzisolationsstruktur 110 gestapelt sind. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel ein Ausbilden einer Maske 2608 mit einem Layout der Logik- und der Dummy-Hartmasken 2602, 2606 umfassen. Ein Ätzen kann an der oberen Logikdielektrikumsschicht 2402, der Dummy-Logikgateschicht 2404 und der Logik-Hartmaskenschicht 2406 durchgeführt werden, wobei die Maske 2608 angeordnet ist, und die Maske 2608 kann anschließend entfernt werden. Die Maske 2608 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. In einigen Ausführungsformen dienen die Speicherabdeckschicht 1804, die Grenzisolationsstruktur 110, die Logikisolationsstruktur 134 und die untere Logikdielektrikumsschicht 210 als Ätzstopps für den Ätzprozess.
  • Durch Ausbilden der der Logik zugewandten Grenzseitenwand 102l mit einem geneigten und glatten Profil kann ein Material der oberen Logikdielektrikumsschicht 2402 von der der Logik zugewandten Grenzseitenwand 102l während des Strukturierens der oberen Logikdielektrikumsschicht 2402 zu einer Logikgatedielektrikumsschicht 130 vollständig entfernt werden. Wenn die obere Logikdielektrikumsschicht 2402 ein High-κ-Dielektrikumsmaterial umfasst, kann verbleibendes High-K-Dielektrikumsmaterial auf der der Logik zugewandten Grenzseitenwand 102l in das Halbleitersubstrat 108 diffundieren oder sich auf eine andere Weise hineinbewegen, wodurch Dotierungsprofile von Halbleitervorrichtungen auf dem Halbleitersubstrat 108 geändert werden. Die Änderung von Dotierungsprofilen kann wiederum zu Verschiebungen von Betriebsparametern der Halbleitervorrichtungen führen und/oder die Halbleitervorrichtungen betriebsunfähig machen. Außerdem kann verbleibendes High-K-Dielektrikumsmaterial Prozesswerkzeuge, die nachträglich verwendet werden, kontaminieren, und es kann andere ICs, die unter Verwendung der kontaminierten Prozesswerkzeuge ausgebildet werden, auf dieselbe, vorstehend beschriebene Weise, negativ beeinflussen. Daher kann ein vollständiges Entfernen des High-K-Dielektrikumsmaterials von der der Logik zugewandten Grenzseitenwand 102l eine Änderung von Dotierungsprofilen von Halbleitervorrichtungen und/oder ein Kontaminieren von Prozesswerkzeugen verhindern. Dies kann wiederum Massenfertigungsausbeuten erhöhen.
  • Wie durch die Querschnittsansicht 2700 von 27 dargestellt, werden Logik-Seitenwandspacer 214 auf 1) Seitenwänden der oberen Dummy-Logikschicht 114u und 2) Seitenwänden des Dummy-Logikgates 2604 ausgebildet. Die Logik-Seitenwandspacer 214 können zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Logik-Seitenwandspacer 214 ein Ausbilden einer Logik-Seitenwandspacerschicht, die die Struktur von 26 abdeckt und auskleidet, und anschließendes Durchführen eines Rückätzens der Logik-Seitenwandspacerschicht. Das Rückätzen entfernt horizontale Abschnitte der Logik-Seitenwandspacerschicht, ohne dass vertikale Abschnitte der Logik-Seitenwandspacerschicht entfernt werden, wodurch die vertikalen Abschnitte den Logik-Seitenwandspacern 214 entsprechen. Die Logik-Seitenwandspacerschicht kann zum Beispiel konform ausgebildet werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 2800 von 28 dargestellt, wird die Speicherabdeckschicht 1804 (siehe 27) strukturiert, um die Speicherabdeckschicht 1804 vom IC-Speicherbereich M zu entfernen, während ein Dummy-Abschnitt der Speicherabdeckschicht 1804 auf der Grenzisolationsstruktur 110 zurückbleibt. Der verbleibende Abschnitt der Speicherabdeckschicht 1804 definiert eine obere Dummy-Speicherschicht 112u. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Strukturierungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 2802 auf 1) dem IC-Logikbereich L und 1) einem Abschnitt des IC-Grenzbereichs B, der zum IC-Logikbereich L benachbart ist. Ein Ätzen wird an der Speicherabdeckschicht 1804 durchgeführt, wobei die Maske 2802 angeordnet ist, und die Maske 2802 wird anschließend entfernt. Die Maske 2802 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen.
  • In einigen Ausführungsformen ist ein Anfang der der Logik zugewandten Grenzseitenwand 102l seitlich von einem ersten Rand der Grenzisolationsstruktur 110 um eine Distanz X versetzt. Die Distanz X kann zum Beispiel ungefähr 0,5 bis 3,0 Mikrometer, ungefähr 0.5 bis 1,75 Mikrometer, ungefähr 1,75 bis 3,0 Mikrometer oder in einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen neigt sich die der Logik zugewandte Grenzseitenwand 102l nach unten zur Dummy-Logikstruktur 114 hin und endet eine Distanz Y von einem zweiten Rand der Grenzisolationsstruktur 110, wobei sich der zweite Rand auf einer gegenüberliegenden Seite der Grenzisolationsstruktur 110 im Verhältnis zum ersten Rand der Grenzisolationsstruktur 110 befindet. Die Distanz Y kann zum Beispiel ungefähr 0,5 bis 4,0 Mikrometer, ungefähr 0,5 bis 2,25 Mikrometer, ungefähr 2,25 bis 4,0 Mikrometer oder einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen sind der Anfang der der Logik zugewandten Grenzseitenwand 102l und das Ende der der Logik zugewandten Grenzseitenwand 102l seitlich um eine Distanz Z getrennt. Die Distanz Z kann zum Beispiel ungefähr 0,1 bis 3,0 Mikrometer, ungefähr 0.1 bis 1,5 Mikrometer, ungefähr 1,5 bis 3,0 Mikrometer oder in einen anderen Wert betragen oder in einem anderen Bereich von Werten liegen. In einigen Ausführungsformen weist die Grenzisolationsstruktur 110 eine Breite auf, die der Summe der Distanzen X, Y, Z (z.B. X+Y+Z) gleich ist, und/oder die Summe der Distanzen X, Y, Z beträgt zwischen ungefähr 1 bis 10 Mikrometer, ungefähr 1 bis 5,5 Mikrometer, ungefähr 5,5 bis 10 Mikrometer oder einen anderen Wert oder sie liegt in einem anderen Bereich von Werten.
  • Wenn die Summe der Distanzen X, Y, Z zu groß ist, wird möglicherweise Chipfläche vergeudet. Wenn die Summe der Distanzen X, Y, Z zu klein ist, können die obere Dummy-Speicherschicht 112u und/oder die obere Dummy-Logikschicht 114u zu klein sein, um eine Wölbung und/oder ein Abtragen während der nachstehend in 34 besprochenen Planarisierung wirksam zu reduzieren. Wie nachstehend ausführlicher beschrieben, kann dies zu nicht gleichförmigen Speicherzellen und/oder nicht gleichförmigen Logikvorrichtungen führen. In einigen Ausführungsformen werden die Distanzen X, Y, Z durch Ausprobieren bestimmt. Zum Beispiel wird die IC von 34 unter Verwendung verschiedener Werte für die Distanzen X, Y, Z ausgebildet, und eine Bildgebung wird verwendet, um abzuschätzen, ob die Dummy-Speicherstruktur 112 und/oder die Dummy-Logikstruktur 114 eine Wölbung und/oder ein Abtragen während der Planarisierung in 34 wirksam reduzieren. Die Bildgebung kann zum Beispiel unter Verwendung eines REM, eines TEM oder eines anderen geeigneten Mikroskops oder einer Bildgebungsvorrichtung durchgeführt werden.
  • Wie durch die Querschnittsansicht 2900 von 29 dargestellt, wird die Speicher-Ätzstoppschicht 1802 (siehe 27) strukturiert. Das Strukturieren entfernt einen Abschnitt der Speicher-Ätzstoppschicht 1802, der nicht mit der oberen Dummy-Speicherschicht 112u abgedeckt ist, und definiert eine untere Dummy-Speicherschicht 112l, die unter der oberen Dummy-Speicherschicht 112u liegt. Das Strukturieren kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess durchgeführt werden. Der Ätzprozess kann zum Beispiel ein Nassätzprozess, ein Trockenätzprozess oder ein anderer geeigneter Ätzprozess sein oder diese umfassen, und/oder er kann zum Beispiel ein Nassätzmittel, das Flusssäure (HF) umfasst, oder eine andere geeignete Chemikalie verwenden. Außerdem kann der Ätzprozess zum Beispiel als Teil eines Reinigungsprozesses oder eines anderen Prozesses durchgeführt werden.
  • Wie ebenfalls durch die Querschnittsansicht 2900 von 2900 dargestellt, werden ein Paar Speicher-Source-/Drainerweiterungen 166e und ein Paar Logik-Source-/Drainerweiterungen 126e jeweils auf der Speicherwanne 206 bzw. der Logikwanne 212 ausgebildet. Die Speicher-Source-/Drainerweiterungen 116e werden auf jeweils gegenüberliegenden Seiten des Dummy-Speichergates 1604 ausgebildet und weisen einen im Verhältnis zur Speicherwanne 206 entgegengesetzten Dotierungstyp auf. Die Logik-Source-/Drainerweiterungen 126e werden auf jeweils gegenüberliegenden Seiten des Dummy-Logikgates 2604 ausgebildet und weisen einen im Verhältnis zur Logikwanne 212 entgegengesetzten Dotierungstyp auf. Die Speicher- und die Logik-Source-/Drainerweiterungen 116e, 126e können zum Beispiel durch einen oder mehrere Ionenimplantationsprozesse oder einen anderen geeigneten Dotierungsprozess(e) ausgebildet werden. Zum Beispiel kann ein erster Ionenimplantationsprozess für p-Typ-Source-/Drainerweiterungen durchgeführt werden, während ein zweiter Ionenimplantationsprozess für n-Typ-Source-/Drainerweiterungen durchgeführt werden kann. Ein Ionenimplantationsprozess kann zum Beispiel ein Ausbilden einer Maske 2902 mit einem Layout der Source-/Drainerweiterungen, die ausgebildet werden, umfassen. Die Ionenimplantation kann durchgeführt werden, wobei die Maske 2902 angeordnet ist, und die Maske 2902 kann anschließend entfernt werden. Die Maske 2902 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. Es ist zu beachten, dass die Ionenimplantation zum Beispiel durch eine dielektrische Schicht (z.B. die Grenzflächenschicht 204) durchgeführt werden kann, indem eine hinreichend hohe Implantantionsenergie gewählt wird, damit Ionen der Ionenimplantation durch die dielektrischen Schicht hindurchdringen.
  • Wie durch die Querschnittsansicht 3000 von 30 dargestellt, werden zusätzliche Seitenwandspacer 216 auf Seitenwänden der Speicher- und Logik-Seitenwandspacer 208, 214 ausgebildet. Die zusätzlichen Seitenwandspacer 216 können zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der zusätzlichen Seitenwandspacer 216 ein Ausbilden einer Seitenwandspacerschicht, die die Struktur von 29 abdeckt und auskleidet, und anschließendes Durchführen eines Rückätzens der Seitenwandspacerschicht. Das Rückätzen entfernt horizontale Abschnitte der Seitenwandspacerschicht, ohne dass vertikale Abschnitte der Seitenwandspacerschicht entfernt werden, wodurch die vertikalen Abschnitte den zusätzlichen Seitenwandspacern 216 entsprechen. Die Seitenwandspacerschicht kann zum Beispiel konform ausgebildet werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 3100 von 3100 dargestellt, werden ein Paar Speicher-Source-/Draingebiete 116 und ein Paar Logik-Source-/Draingebiete 126 jeweils auf der Speicherwanne 206 bzw. der Logikwanne 212 ausgebildet. Die Speicher-Source-/Draingebiete 116 grenzen jeweils an die Speicher-Source-/Drainerweiterungen 116e an, und die Logik-Source-/Draingebiete 126 grenzen jeweils an die Logik-Source-/Drainerweiterungen 126e an. Die Speicher-Source-/Draingebiete 116 und die Logik-Source-/Draingebiete 126 können zum Beispiel durch einen oder mehrere Ionenimplantationsprozesse oder einen anderen geeigneten Dotierungsprozess(e) ausgebildet werden. Zum Beispiel kann ein erster Ionenimplantationsprozess für p-Typ-Source-/Draingebiete durchgeführt werden, während ein zweiter Ionenimplantationsprozess für n-Typ-Source-/Draingebiete durchgeführt werden kann. Ein Ionenimplantationsprozess kann zum Beispiel ein Ausbilden einer Maske 3102 mit einem Layout der Source-/Draingebiete, die ausgebildet werden, umfassen. Die Ionenimplantation kann durchgeführt werden, wobei die Maske 3102 angeordnet ist, und die Maske 3102 kann anschließend entfernt werden. Die Maske 3102 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen. Es ist zu beachten, dass die Ionenimplantation zum Beispiel durch eine dielektrische Schicht durchgeführt werden kann, indem eine hinreichend hohe Implantantionsenergie gewählt wird, damit Ionen der Ionenimplantation durch die dielektrische Schicht hindurchdringen.
  • Wie durch die Querschnittsansicht 3200 von 32 dargestellt, werden Silizidpads 218 auf den Speicher- und Logik-Source-/Draingebieten 116, 126 ausgebildet. Die Silizidpads 218 können zum Beispiel Nickelsilizid, ein anderes geeignetes Silizid(e) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Silizidpads 218: 1) Ausbilden einer dielektrischen Schutzschicht, die die Struktur von 31 abdeckt und auskleidet; 2) Strukturieren der dielektrischen Schutzschicht, um die Source/Drains freizulegen; 3) Durchführen eines Salizidprozesses, wobei die dielektrische Schutzschicht angeordnet ist; und 4) Entfernen der dielektrischen Schutzschicht. In einigen Ausführungsformen wird das Entfernen mithilfe von einem Ätzen oder einem anderen geeigneten Entfernungsprozess(en) durchgeführt. Das Ätzen entfernt vorzugsweise ein Material der dielektrischen Schutzschicht im Verhältnis zu einem anderen Material, das unter der dielektrischen Schutzschicht und/oder zu ihr benachbart liegt.
  • Wie durch die Querschnittsansicht 3300 von 33 dargestellt, wird eine Kontakt-Ätzstoppschicht 220 derart ausgebildet, dass sie die Struktur von 32 abdeckt und auskleidet. Die Kontakt-Ätzstoppschicht 220 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Kontakt-Ätzstoppschicht 220 kann zum Beispiel konform ausgebildet werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie ebenfalls durch die Querschnittsansicht 3300 von 33 dargestellt, wird eine erste ILD-Schicht 138a über der Kontakt-Ätzstoppschicht 220 ausgebildet. Die erste ILD-Schicht 138a kann zum Beispiel Siliziumoxid, ein Low-K-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein. Die erste ILD-Schicht 138a kann zum Beispiel mithilfe einer CVD, einer PVD, einer ALD, eines Sputterns, eines anderen geeigneten Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 3400 von 34 dargestellt, wird eine Planarisierung an der ersten ILD-Schicht 138a durchgeführt, um eine obere Fläche der ersten ILD-Schicht 138a auf eine obere Fläche des Dummy-Speichergates 1604 und eine obere Fläche des Dummy-Logikgates 2604 zu planarisieren, wodurch das Dummy-Speichergate 1604 und das Dummy-Logikgate 2604 freigelegt werden. Während des Planarisierens werden die Speicherhartmaske 1602 (siehe 33) und die Logikhartmaske 2602 (siehe 33) entfernt. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen Planarisierungsprozess(e) durchgeführt werden.
  • In Ausführungsformen, in denen die Planarisierung mithilfe eines CMP durchgeführt wird, ist das CMP gleichmäßig und Massenfertigungsausbeuten sind aufgrund des Aussparens des Halbleitersubstrats 108 am IC-Speicherbereich M (siehe 6) hoch. Zum Beispiel kann die Logikvorrichtungsstruktur am IC-Logikbereich L eine Logikhöhe HL aufweisen und die Speicherzellenstruktur am IC-Speicherbereich M kann eine Speicherhöhe HM aufweisen, die größer ist als die Logikhöhe HL . Ohne das Aussparen (z.B. um die Distanz D) kann daher eine obere Fläche der Speicherzellenstruktur im Wesentlichen höher sein als eine obere Fläche der Logikvorrichtungsstruktur. Daher kann eine CMP-Beladung höher am IC-Speicherbereich M im Verhältnis zum IC-Logikbereich L sein, und kann bewirken, dass das CMP geneigt ist. Das geneigte CMP führt wiederum zu einem nicht gleichmäßigen Entfernen der Logikvorrichtungsstruktur und der Speicherzellenstruktur, was zu Halbleitervorrichtungen mit nicht gleichmäßigen Betriebsparametern und niedrigen Massenfertigungsausbeuten führen kann. Aufgrund des Höhenunterschieds zwischen der Speicherzellenstruktur und der Logikvorrichtungsstruktur kann außerdem die Speicherzellenstruktur im Wesentlichen durch das CMP aufgebraucht werden, bevor das Dummy-Logikgate 2604 freigelegt wird. Dies kann wiederum die Speicherzellenstruktur zerstören und zu niedrigen Massenfertigungsausbeuten führen.
  • Die obere und die untere Dummy-Speicherschicht 112u, 112l und die obere und die untere Dummy-Logikschicht 114u, 114l definieren Dummy-Strukturen auf der Grenzisolationsstruktur 110. Aufgrund der Dummy-Strukturen kann eine Wölbung und/oder Abtragung während der Planarisierung in Ausführungsformen, in denen die Planarisierung mithilfe eines CMP durchgeführt wird, reduziert werden. Ohne die Dummy-Strukturen kann zum Beispiel das CMP den IC-Grenzbereich B im Verhältnis zum IC-Speicher- und dem IC-Logikbereich, M, L schneller planarisieren, da ein zu entfernendes Material am IC-Grenzbereich B weicher ist als ein zu entfernendes Material am IC-Speicher- und IC-Logikbereich M, L. Das schnellere Entfernen am IC-Grenzbereich B verursacht eine Wölbung am IC-Grenzbereich B und ein nicht gleichmäßiges Entfernen am IC-Speicher- und IC-Logikbereich M, L. Dies führt wiederum zu nicht gleichförmigen Speicherzellenstrukturen und/oder nicht gleichförmigen Logikvorrichtungsstrukturen jeweils am IC-Speicherbereich M bzw. dem IC-Logikbereich L, was Massenfertigungsausbeuten negativ beeinflussen kann. Dementsprechend können die Dummy-Strukturen eine Wölbung reduzieren und eine Gleichförmigkeit von Halbleitervorrichtungen am IC-Speicher- und dem IC-Logikbereich M, L erhöhen, wodurch Massenfertigungsausbeuten erhöht werden.
  • Wie durch die Querschnittsansicht 3500 von 35 dargestellt, wird ein erstes Dummy-Gate entfernt. Das erste Dummy-Gate ist ein Dummy-Gate, das einer p-Kanal-Schaltvorrichtung entspricht und ist in einigen Ausführungsformen das Dummy-Logikgate 2604. Wie hier verwendet, ist eine Schaltvorrichtung eine MOS-Vorrichtung oder eine andere Halbleitervorrichtung, die einen selektiv leitfähigen Kanal aufweist, der zum „Schalten“ zwischen einem leitfähigen Zustand und einem nicht leitfähigen Zustand ausgelegt ist. Das Entfernen führt zu einer ersten Gateöffnung 3502 anstelle des entfernten Dummy-Gates. Das Entfernen kann zum Beispiel durch einen Ätzprozess oder einen anderen geeigneten Entfernungsprozess durchgeführt werden. In einigen Ausführungsformen umfasst der Ätzprozess ein Ausbilden einer Maske 3504 mit einem Layout des ersten Dummy-Gates. Anschließend wird ein Ätzen an dem ersten Dummy-Gate durchgeführt, wobei die Maske 3504 angeordnet ist, und die Maske 3504 wird anschließend entfernt. Die Maske 3504 kann zum Beispiel einen Fotolack oder ein anderes geeignetes Maskenmaterial sein oder umfassen.
  • Wie durch die Querschnittsansicht 3600 von 36 dargestellt, wird eine p-Typ-Metallschicht 3602 ausgebildet, die die Struktur von 35 abdeckt und ferner die erste GateÖffnung 3502 (siehe 35) füllt. Die p-Typ-Metallschicht 3602 ist oder umfasst ein Metall mit einer p-Typ-Austrittsarbeit und kann zum Beispiel Ruthenium, Palladium, Platin, Kobalt, Nickel, Titanaluminiumnitrid, Wolframkohlenstoffnitrid, ein anderes geeignetes p-Typ-Austrittsarbeitsmetall(e) oder eine beliebige Kombination der Vorstehenden sein oder diese umfassen. Die p-Typ-Metallschicht 3602 kann zum Beispiel mithilfe einer CVD, einer PVD, eines stromlosen Plattierens, eines Elektroplattierens, eines anderen geeigneten Aufwachs- oder Abscheidungsprozesses (Prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Querschnittsansicht 3700 von 37 dargestellt, wird eine Planarisierung an der p-Typ-Metallschicht 3602 (siehe 36) durchgeführt, um eine p-Typ-Metallgateelektrode auszubilden. In einigen Ausführungsformen ist die p-Typ-Metallgateelektrode eine Logikgateelektrode 132 am IC-Logikbereich L. In einigen Ausführungsformen erstreckt sich die Planarisierung in die erste ILD-Schicht 138a, um ein vollständiges Entfernen von unverbrauchtem Metall der p-Typ-Metallgateelektrode 3602 zu gewährleisten. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen Planarisierungsprozess(e) durchgeführt werden. Wie bei der Planarisierung in 34 können die Dummy-Strukturen, die durch die obere und untere Dummy-Speicherschicht 112u, 112l und die obere und untere Dummy-Logikschicht 114u, 114l definiert sind, eine gleichmäßigere Planarisierung des IC-Grenz-, des IC-Speicher- und des IC-Logikbereichs B, M, L fördern.
  • Wie durch die Querschnittsansicht 3800 von 38 dargestellt, wird der Prozess von 35 bis 37 für n-Kanal-Schaltvorrichtungen wiederholt, wodurch ein zweites Dummy-Gate durch eine n-Typ-Metallgateelektrode ersetzt wird. Die n-Typ-Metallgateelektrode ist oder umfasst ein Metall mit einer n-Typ-Austrittsarbeit und sie kann zum Beispiel Hafnium, Zirkonium, Titan, Tantal, Aluminium, ein anderes geeignetes n-Typ-Austrittsarbeitsmetall(e) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. In einigen Ausführungsformen ist die n-Typ-Metallgateelektrode eine Speichergateelektrode 122 am IC-Speicherbereich M.
  • Wie durch die Querschnittsansicht 3900 von 39 dargestellt, wird eine zweite ILD-Schicht 138b ausgebildet, die die Struktur von 38 abdeckt und eine obere Fläche aufweist, die plan oder im Wesentlichen plan ist. Die zweite ILD-Schicht 138b kann zum Beispiel ein Oxid, ein Low-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Außerdem kann die zweite ILD-Schicht 138b zum Beispiel ausgebildet werden, indem die zweite ILD-Schicht 138b abgeschieden wird, und anschließend eine Planarisierung der oberen Fläche der zweiten ILD-Schicht 138b durchgeführt wird.
  • Wie ebenfalls durch die Querschnittsansicht 3900 von 39 dargestellt, werden Kontaktdurchkontaktierungen 142 ausgebildet, die sich durch die erste und die zweite ILD-Schicht 138a, 138b zu den Silizidpads 218 erstrecken. Die Kontaktdurchkontaktierungen 142 können zum Beispiel Kupfer, Wolfram, Aluminiumkupfer, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination der Vorstehenden sein. Die Kontaktdurchkontaktierungen 142 können zum Beispiel durch Strukturieren der ersten und der zweiten ILD-Schicht 138a, 138b, um mehrere Kontaktdurchkontaktierungsöffnungen mit einem Layout der Kontaktdurchkontaktierungen 142 zu definieren, und anschließendes Füllen der Kontaktdurchkontaktierungsöffnungen mit einem leitfähigen Material ausgebildet werden.
  • Wie ebenfalls durch die Querschnittsansicht 3900 von 39 dargestellt, wird eine IMD-Schicht 138c ausgebildet, die über der zweiten ILD-Schicht 138b liegt, und Drähte 140 werden derart ausgebildet, dass sie in die IMD-Schicht 138c vertieft sind und jeweils über den Kontaktdurchkontaktierungen 142 liegen. Die IMD-Schicht 138c kann zum Beispiel ein Oxid, ein Low-K-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder umfassen. Die Kontaktdurchkontaktierungen 142 können zum Beispiel Kupfer, Aluminiumkupfer, ein anderes geeignetes leitfähiges Material oder eine beliebige Kombination der Vorstehenden sein. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der IMD-Schicht 138c und der Drähte 140 ein Strukturieren der IMD-Schicht 138c, um mehrere Drahtöffnungen mit einem Layout der Drähte 140 zu definieren, und anschließendes Füllen der Drahtöffnungen mit einem leitfähigen Material.
  • Obwohl 35 bis 38 das Dummy-Logikgate 2604 derart veranschaulichen, dass es einer p-Kanal-Schaltvorrichtung entspricht, und das Dummy-Speichergate 1604 als einer n-Kanal-Schaltvorrichtung entsprechend zeigen, versteht es sich, dass in anderen Ausführungsformen das Dummy-Logikgate 2604 einer n-Kanal-Schaltvorrichtung entsprechen kann und das Dummy-Speichergate 1604 einer p-Kanal-Schaltvorrichtung entsprechen kann. Außerdem können in anderen Ausführungsformen das Dummy-Logikgate 2604 und das Dummy-Speichergate 1604 Schaltvorrichtungen entsprechen, die denselben Kanaltyp in anderen Ausführungsformen aufweisen. Zum Beispiel können das Dummy-Logikgate 2604 und das Dummy-Speichergate 1604 zwei Schaltvorrichtungen entsprechen, von denen jede einen n-Kanal aufweist. Als ein anderes Beispiel können das Dummy-Logikgate 2604 und das Dummy-Speichergate 1604 zwei Schaltvorrichtungen entsprechen, von denen jede einen p-Kanal aufweist.
  • Unter Bezugnahme auf 40 ist ein Ablaufdiagramm 4000 einiger Ausführungsformen eines Verfahrens zum Ausbilden einer IC bereitgestellt, die eine Grenzstruktur umfasst, welche eine Speicherzelle und eine Logikvorrichtung trennt. Das Verfahren kann zum Beispiel dem Verfahren von 4 bis 39 entsprechen.
  • Bei 4002 wird ein Substrat an einem Speicherbereich im Verhältnis zu einem Logikbereich, der zu dem Speicherbereich benachbart ist, ausgespart. Siehe zum Beispiel 4 bis 7.
  • Bei 404 wird eine Pad-Schicht ausgebildet, die den Speicher- und den Logikbereich abdeckt. Siehe zum Beispiel 8.
  • Bei 4006 wird eine Grenzisolationsstruktur ausgebildet, die den Speicher- und den Logikbereich trennt, wobei die Grenzisolationsstruktur eine dem Speicher zugewandte Seitenwand definiert, die nach unten zu dem Speicherbereich hin geneigt ist. Siehe zum Beispiel 9 bis 11.
  • Bei 4008 wird die Pad-Schicht von dem Speicherbereich entfernt. Siehe zum Beispiel 12.
  • Bei 4010 werden eine Speicherzellenstruktur und ein mehrschichtiger Film jeweils auf dem Speicherbereich und dem Logikbereich ausgebildet, wobei die Speicherzellenstruktur über einer Speicherwanne liegt. Siehe zum Beispiel 13 bis 17.
  • Bei 4012 wird eine Abdeckschicht ausgebildet, die die Speicherzellenstruktur und den mehrschichtigen Film abdeckt, wobei eine obere Fläche der Abdeckschicht nach unten zum Speicherbereich hin geneigt ist. Siehe zum Beispiel 18 und 19.
  • Bei 4014 wird die Abdeckschicht von dem Logikbereich und teilweise von der Grenzisolationsstruktur entfernt, wobei das Entfernen eine der Logik zugewandte Seitenwand definiert, die über der Grenzisolationsstruktur liegt und nach unten zum Logikbereich hin geneigt ist. Siehe zum Beispiel 20.
  • Bei 4016 werden der mehrschichtige Film und die Pad-Schicht entfernt. Siehe zum Beispiel 20 und 21.
  • Bei 4018 wird die Grenzisolationsstruktur an ungedeckten Positionen ausgespart. Siehe zum Beispiel 22.
  • Bei 4020 werden eine Logikvorrichtungsstruktur und eine Dummy-Logikstruktur jeweils auf dem Logikbereich und der Grenzisolationsstruktur ausgebildet, wobei die Logikvorrichtungsstruktur über einer Logikwanne liegt. Siehe zum Beispiel 24 bis 27.
  • Bei 4022 wird die Abdeckschicht von dem Speicherbereich und teilweise von der Grenzisolationsstruktur entfernt, wobei das Entfernen eine Dummy-Speicherstruktur entlang der der Logik zugewandten Seitenwand definiert. Siehe zum Beispiel 28.
  • Bei 4024 werden Source-/Drainerweiterungen und Source-/Draingebiete ausgebildet. Siehe zum Beispiel 29 bis 31.
  • Bei 4026 wird Silizid auf den Source-/Draingebieten ausgebildet. Siehe zum Beispiel 32.
  • Bei 4028 werden Dummy-Gates der Speicherzellenstruktur und der Logikvorrichtungsstruktur durch Metallgateelektroden ersetzt. Siehe zum Beispiel 33 bis 38.
  • Bei 4030 wird ein Stapel von Kontaktdurchkontaktierungen und Drähten ausgebildet. Siehe zum Beispiel 39.
  • Obwohl das Ablaufdiagramm 4000 von 40 hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge derartiger Vorgänge oder Ereignisse nicht im beschränkenden Sinne ausgelegt werden soll. Neben jenen hier dargestellten und/oder beschriebenen können zum Beispiel einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen stattfinden. Außerdem können nicht dargestellte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und einer oder mehrere der hier dargestellten Aspekte können in einem oder mehreren getrennten Vorgängen und/oder Phasen ausgeführt werden.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren zum Ausbilden einer IC bereit, wobei das Verfahren umfasst: Ausbilden einer Isolationsstruktur, die einen Speicherbereich eines Substrats von einem Logikbereich des Substrats trennt; Ausbilden eines mehrschichtigen Films, der den Speicherbereich, den Logikbereich und die Isolationsstruktur abdeckt; Durchführen eines ersten Ätzens des mehrschichtigen Films, um eine Speicherzellenstruktur auf dem Speicherbereich auszubilden und den mehrschichtigen Film von einem Abschnitt der Isolationsstruktur zu entfernen; Ausbilden einer Abdeckschicht, die die Speicherzellenstruktur, einen Rest des mehrschichtigen Films auf dem Logikbereich und die Isolationsstruktur abdeckt; Durchführen eines zweiten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Logikbereich zu entfernen, wobei das zweite Ätzen eine Logikseitenwand auf dem Abschnitt der Isolationsstruktur bildet, und wobei die Logikseitenwand nach unten zum Logikbereich hin geneigt ist; und Ausbilden einer Logikvorrichtungsstruktur auf dem Logikbereich, wobei die Abdeckschicht angeordnet ist. In einigen Ausführungsformen umfasst das Verfahren ferner ein Durchführen eines dritten Ätzens der Abdeckschicht, um die Abdeckschicht vom Speicherbereich zu entfernen, während ein Dummy-Abschnitt der Abdeckschicht auf dem Abschnitt der Isolationsstruktur zurückbleibt, wobei der Dummy-Abschnitt die Logikseitenwand definiert. In einigen Ausführungsformen umfasst das Ausbilden der Logikvorrichtungsstruktur: Ausbilden einer High-κ-Dielektrikumsschicht, die die Abdeckschicht und den Logikbereich abdeckt, und ferner die Logikseitenwand auskleidet; Ausbilden einer Dummy-Gateschicht, die die High-K-Dielektrikumsschicht abdeckt und auskleidet; und Durchführen eines dritten Ätzens der High-κ-Dielektrikumsschicht und der Dummy-Gateschicht, um ein Dummy-Gate und eine High-K-Gatedielektrikumsschicht gestapelt auf dem Logikbereich auszubilden, wobei das dritte Ätzen die High-κ-Dielektrikumsschicht von der Logikseitenwand entfernt. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ersetzen des Dummy-Gates durch eine Metallgateelektrode. In einigen Ausführungsformen definiert das dritte Ätzen ferner eine Dummy-Logikstruktur auf der Isolationsstruktur, seitlich zwischen der Logikseitenwand und der Logikvorrichtungsstruktur beabstandet. In einigen Ausführungsformen umfasst das Verfahren ferner ein Aussparen des Speicherbereichs im Verhältnis zum Logikbereich, wobei die Isolationsstruktur nach dem Aussparen ausgebildet wird. In einigen Ausführungsformen umfasst das Aussparen: Ausbilden einer Maske, die den Logikbereich, aber nicht den Speicherbereich abdeckt; Durchführen eines Oxidationsprozesses bei angeordneter Maske, um den Speicherbereich zu oxidieren, wobei der Oxidationsprozess den Speicherbereich teilweise aufbraucht, um den Speicherbereich auszusparen; und Entfernen der Maske und des durch den Oxidationsprozess ausgebildeten Oxids. In einigen Ausführungsformen umfasst das Verfahren ferner: Ausbilden einer Maske, die den Logikbereich und einen benachbarten Abschnitt der Isolationsstruktur abdeckt; und Durchführen eines dritten Ätzens der Isolationsstruktur bei angeordneter Maske, um eine Speicherseitenwand zu definieren, wobei die Speicherseitenwand nach unten zum Speicherbreich hin geneigt ist. In einigen Ausführungsformen umfasst das Verfahren ferner: Ausbilden einer Pad-Schicht, die den Speicherbereich, den Logikbereich und die Isolationsstruktur abdeckt; Durchführen einer Planarisierung der Pad-Schicht, bis die Isolationsstruktur freigelegt wird; Entfernen der Pad-Schicht vom Speicherbereich, aber nicht vom Logikbereich; und nach dem Ausbilden der Speicherzellenstruktur, Entfernen der Pad-Schicht vom Logikbereich, wobei die Speicherzellenstruktur zwischen dem Entfernen der Pad-Schicht vom Speicherbereich und dem Entfernen der Pad-Schicht vom Logikbereich ausgebildet wird.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung eine IC bereit, umfassend: ein Substrat, das einen Logikbereich und einen Speicherbereich umfasst; eine Speicherzelle auf dem Speicherbereich; eine Logikvorrichtung auf dem Logikbereich; eine Isolationsstruktur, die in eine obere Fläche des Substrats vertieft ist und ein Dielektrikum umfasst, wobei die Isolationsstruktur den Speicherbereich und den Logikbereich trennt, und wobei die Isolationsstruktur eine Speicherseitenwand aufweist, die der Speicherzelle zugewandt und nach unten zur Speicherzelle hin geneigt ist; und eine Dummy-Struktur auf der Isolationsstruktur, wobei die Dummy-Struktur an die Speicherseitenwand angrenzt, und wobei die Dummy-Struktur und die Isolationsstruktur eine Logikseitenwand definieren, die der Logikvorrichtung zugewandt und nach unten zur Logikvorrichtung hin geneigt ist. In einigen Ausführungsformen umfasst die Speicherzelle eine Gateelektrode und ein ferroelektrisches Datenspeicherelement, das unter der Gateelektrode liegt. In einigen Ausführungsformen ist die Logikseitenwand an einer Unterseite der Logikseitenwand abgerundet. In einigen Ausführungsformen liegt die Dummy-Struktur über einem Buckel der Isolationsstruktur, und wobei sich der Buckel zwischen der Speicher- und der Logikseitenwand befindet. In einigen Ausführungsformen ist die Speicherseitenwand in einem flacheren Winkel geneigt als die Logikseitenwand. In einigen Ausführungsformen ist der Speicherbereich im Verhältnis zum Logikbereich um einen Unterschied zwischen einer Höhe der Speicherzelle und einer Höhe der Logikvorrichtung ausgespart. In einigen Ausführungsformen umfasst die IC ferner eine zweite Dummy-Struktur, die über der Isolationsstruktur, seitlich zwischen der Dummy-Struktur und der Logikvorrichtung liegt, wobei die zweite Dummy-Struktur eine obere Fläche aufweist, die mit einer oberen Fläche der Dummy-Struktur ungefähr eben ist. In einigen Ausführungsformen umfasst die Logikvorrichtung eine High-K-Dielektrikumsschicht und eine Metallgateelektrode, die über der High-κ-Dielektrikumsschicht liegt, und wobei die Dummy-Logikstruktur eine obere Polysiliziumschicht und eine untere High-κ-Dielektrikumsschicht umfasst. In einigen Ausführungsformen umfasst die Dummy-Struktur eine untere Oxidschicht und eine obere Polysiliziumschicht, die über der unteren Oxidschicht liegt, und wobei sowohl die untere Oxidschicht als auch die obere Polysiliziumschicht die Logikseitenwand definieren.
  • In einigen Ausführungsformen stell die vorliegende Anmeldung ein weiteres Verfahren zum Ausbilden einer IC bereit, wobei das Verfahren umfasst: Aussparen eines Speicherbereichs eines Substrats im Verhältnis zu einem Logikbereich des Substrats; Ausbilden einer Isolationsstruktur, die den Speicherbereich von dem Logikbereich trennt; Durchführen eines ersten Ätzens der Isolationsstruktur, um eine Speicherseitenwand auszubilden, die dem Speicherbereich zugewandt ist und nach unten zum Speicherbereich hin geneigt ist; Ausbilden einer Speicherzellenstruktur auf dem Speicherbereich; Ausbilden einer Abdeckschicht, die die Speicherzellenstruktur, den Logikbereich und die Isolationsstruktur abdeckt; Durchführen eines zweiten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Logikbereich zu entfernen, wobei das zweite Ätzen eine Logikseitenwand bildet, und wobei die Logikseitenwand nach unten zum Logikbereich hin geneigt ist; Ausbilden, bei angeordneter Abdeckschicht, einer Logikvorrichtungsstruktur auf dem Logikbereich; und Durchführen eines dritten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Speicherbereich und der Speicherseitenwand zu entfernen, während ein Dummy-Abschnitt der Abdeckschicht auf der Isolationsstruktur zurückbleibt, wobei der Dummy-Abschnitt die Logikseitenwand definiert. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden eines mehrschichtigen Films auf dem Logikbereich, wobei der mehrschichtige Film die Isolationsstruktur teilweise abdeckt und von der Speicherseitenwand beabstandet ist, wobei die Abdeckschicht derart ausgebildet wird, dass sie den mehrschichtigen Film abdeckt und wobei das zweite Ätzen den mehrschichtigen Film entfernt.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden einer integrierten Schaltung (IC), wobei das Verfahren umfasst: Ausbilden einer Isolationsstruktur, die einen Speicherbereich eines Substrats von einem Logikbereich des Substrats trennt, Ausbilden eines mehrschichtigen Films, der den Speicherbereich, den Logikbereich und die Isolationsstruktur abdeckt, Durchführen eines ersten Ätzens des mehrschichtigen Films, um eine Speicherzellenstruktur auf dem Speicherbereich auszubilden und den mehrschichtigen Film von einem Abschnitt der Isolationsstruktur zu entfernen, Ausbilden einer Abdeckschicht, die die Speicherzellenstruktur, einen Rest des mehrschichtigen Films auf dem Logikbereich und die Isolationsstruktur abdeckt, Durchführen eines zweiten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Logikbereich zu entfernen, wobei das zweite Ätzen eine Logikseitenwand auf dem Abschnitt der Isolationsstruktur ausbildet, und wobei die Logikseitenwand nach unten zum Logikbereich hin geneigt ist, und Ausbilden einer Logikvorrichtungsstruktur auf dem Logikbereich, wobei die Abdeckschicht angeordnet ist.
  2. Verfahren nach Anspruch 1, ferner umfassend: Durchführen eines dritten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Speicherbereich zu entfernen, während ein Dummy-Abschnitt der Abdeckschicht auf dem Abschnitt der Isolationsstruktur zurückbleibt, wobei der Dummy-Abschnitt die Logikseitenwand definiert.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der Logikvorrichtungsstruktur umfasst: Ausbilden einer High-K-Dielektrikumsschicht, die die Abdeckschicht und den Logikbereich abdeckt und ferner die Logikseitenwand auskleidet, Ausbilden einer Dummy-Gateschicht, die die High-κ-Dielektrikumsschicht abdeckt und auskleidet; und Durchführen eines dritten Ätzens der High-κ-Dielektrikumsschicht und der Dummy-Gateschicht, um ein Dummy-Gate und eine High-κ-Gatedielektrikumsschicht gestapelt auf dem Logikbereich auszubilden, wobei das dritte Ätzen die High-κ-Dielektrikumsschicht von der Logikseitenwand entfernt.
  4. Verfahren nach Anspruch 3, ferner umfassend: Ersetzen des Dummy-Gates durch eine Metallgateelektrode.
  5. Verfahren nach Anspruch 3 oder 4, wobei das dritte Ätzen ferner eine Dummy-Logikstruktur auf der Isolationsstruktur, seitlich beabstandet zwischen der Logikseitenwand und der Logikvorrichtungsstruktur definiert.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Aussparen des Speicherbereichs im Verhältnis zum Logikbereich, wobei die Isolationsstruktur nach dem Aussparen ausgebildet wird.
  7. Verfahren nach Anspruch 6, wobei das Aussparen umfasst: Ausbilden einer Maske, die den Logikbereich, jedoch nicht Speicherbereich abdeckt, Durchführen eines Oxidationsprozesses bei angeordneter Maske, um den Speicherbereich zu oxidieren, wobei der Oxidationsprozess den Speicherbereich teilweise aufbraucht, um den Speicherbereich auszusparen, und Entfernen der Maske und des durch den Oxidationsprozess ausgebildeten Oxids.
  8. Verfahren nach Anspruch 6 oder 7, ferner umfassend: Ausbilden einer Maske, die den Logikbereich und einen benachbarten Abschnitt der Isolationsstruktur abdeckt, und Durchführen eines dritten Ätzens der Isolationsstruktur bei angeordneter Maske, um eine Speicherseitenwand zu definieren, wobei die Speicherseitenwand nach unten zum Speicherbereich hin geneigt ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche 6 bis 8, ferner umfassend: Ausbilden einer Pad-Schicht, die den Speicherbereich, den Logikbereich und die Isolationsstruktur abdeckt, Durchführen einer Planarisierung der Pad-Schicht, bis die Isolationsstruktur freigelegt wird; Entfernen der Pad-Schicht von dem Speicherbereich, aber nicht dem Logikbereich, und nach dem Ausbilden der Speicherzellenstruktur, Entfernen der Pad-Schicht von dem Logikbereich, wobei die Speicherzellenstruktur zwischen dem Entfernen der Pad-Schicht vom Speicherbereich und dem Entfernen der Pad-Schicht vom Logikbereich ausgebildet wird.
  10. Integrierte Schaltung (IC), umfassend: ein Substrat, das einen Logikbereich und einen Speicherbereich aufweist, eine Speicherzelle auf dem Speicherbereich, eine Logikvorrichtung auf dem Logikbereich, eine Isolationsstruktur, die in eine obere Fläche des Substrats vertieft ist und ein Dielektrikum umfasst, wobei die Isolationsstruktur den Speicherbereich und den Logikbereich trennt, und wobei die Isolationsstruktur eine Speicherseitenwand aufweist, die der Speicherzelle zugewandt und nach unten zur Speicherzelle hin geneigt ist, und eine Dummy-Struktur auf der Isolationsstruktur, wobei die Dummy-Struktur an die Speicherseitenwand angrenzt, und wobei die Dummy-Struktur und die Isolationsstruktur eine Logikseitenwand definieren, die der Logikvorrichtung zugewandt und nach unten zur Logikvorrichtung hin geneigt ist.
  11. IC nach Anspruch 10, wobei die Speicherzelle eine Gateelektrode und ein ferroelektrisches Datenspeicherelement, das unter der Gateelektrode liegt, umfasst.
  12. IC nach Anspruch 10 oder 11, wobei die Logikseitenwand an einer Unterseite der Logikseitenwand gerundet ist.
  13. IC nach einem der vorhergehenden Ansprüche 10 bis 12, wobei die Dummy-Struktur über einem Buckel der Isolationsstruktur liegt, und wobei sich der Buckel zwischen der Speicher- und der Logikseitenwand befindet.
  14. IC nach einem der vorhergehenden Ansprüche 10 bis 13, wobei die Speicherseitenwand in einem flacheren Winkel geneigt ist als die Logikseitenwand.
  15. IC nach einem der vorhergehenden Ansprüche 10 bis 14, wobei der Speicherbereich im Verhältnis zum Logikbereich um einen Unterschied zwischen einer Höhe der Speicherzelle und einer Höhe der Logikvorrichtung ausgespart ist.
  16. IC nach einem der vorhergehenden Ansprüche 10 bis 15, ferner umfassend: eine zweite Dummy-Struktur, die über der Isolationsstruktur, seitlich zwischen der Dummy-Struktur und der Logikvorrichtung liegt, wobei die zweite Dummy-Struktur eine obere Fläche aufweist, die mit einer oberen Fläche der Dummy-Struktur ungefähr eben ist.
  17. IC nach Anspruch 16, wobei die Logikvorrichtung eine High-K-Dielektrikumsschicht und eine Metallgateelektrode, die über der High-κ-Dielektrikumsschicht liegt, umfasst, und wobei die Dummy-Logikstruktur eine obere Polysiliziumschicht und eine untere High-κ-Dielektrikumsschicht umfasst.
  18. IC nach einem der vorhergehenden Ansprüche 10 bis 17, wobei die Dummy-Struktur eine untere Oxidschicht und eine obere Polysiliziumschicht, die über der unteren Oxidschicht liegt, umfasst, und wobei sowohl die untere Oxidschicht als auch die obere Polysiliziumschicht die Logikseitenwand definieren.
  19. Verfahren zum Ausbilden einer integrierten Schaltung (IC), wobei das Verfahren umfasst: Aussparen eines Speicherbereichs eines Substrats im Verhältnis zu einem Logikbereich des Substrats; Ausbilden einer Isolationsstruktur, die den Speicherbereich von dem Logikbereich trennt; Durchführen eines ersten Ätzens der Isolationsstruktur, um eine Speicherseitenwand auszubilden, die dem Speicherbereich zugewandt ist und nach unten zum Speicherbereich hin geneigt ist; Ausbilden einer Speicherzellenstruktur auf dem Speicherbereich; Ausbilden einer Abdeckschicht, die die Speicherzellenstruktur, den Logikbereich und die Isolationsstruktur abdeckt; Durchführen eines zweiten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Logikbereich zu entfernen, wobei das zweite Ätzen eine Logikseitenwand bildet, und wobei die Logikseitenwand nach unten zum Logikbereich hin geneigt ist; Ausbilden einer Logikvorrichtungsstruktur auf dem Logikbereich bei angeordneter Abdeckschicht; und Durchführen eines dritten Ätzens der Abdeckschicht, um die Abdeckschicht von dem Speicherbereich und der Speicherseitenwand zu entfernen, während ein Dummy-Abschnitt der Abdeckschicht auf der Isolationsstruktur zurückbleibt, wobei der Dummy-Abschnitt die Logikseitenwand definiert.
  20. Verfahren nach Anspruch 19, ferner umfassend: Ausbilden eines mehrschichtigen Films auf dem Logikbereich, wobei der mehrschichtige Film die Isolationsstruktur teilweise abdeckt und von der Speicherseitenwand beabstandet ist, wobei die Abdeckschicht derart ausgebildet wird, dass sie den mehrschichtigen Film abdeckt, und wobei das zweite Ätzen den mehrschichtigen Film entfernt.
DE102018110839.7A 2018-04-27 2018-05-06 Verfahren zum integrieren eines speichers und einer logik Pending DE102018110839A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/964,702 US10763270B2 (en) 2018-04-27 2018-04-27 Method for forming an integrated circuit and an integrated circuit
US15/964,702 2018-04-27

Publications (1)

Publication Number Publication Date
DE102018110839A1 true DE102018110839A1 (de) 2019-10-31

Family

ID=68205438

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018110839.7A Pending DE102018110839A1 (de) 2018-04-27 2018-05-06 Verfahren zum integrieren eines speichers und einer logik

Country Status (5)

Country Link
US (2) US10763270B2 (de)
KR (1) KR102093300B1 (de)
CN (1) CN110429086B (de)
DE (1) DE102018110839A1 (de)
TW (1) TWI727195B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362191B2 (en) 2019-05-17 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device and method for making the same
US11430861B2 (en) 2019-12-27 2022-08-30 Kepler Computing Inc. Ferroelectric capacitor and method of patterning such
US11289497B2 (en) 2019-12-27 2022-03-29 Kepler Computing Inc. Integration method of ferroelectric memory array
US11482528B2 (en) 2019-12-27 2022-10-25 Kepler Computing Inc. Pillar capacitor and method of fabricating such
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
US11785782B1 (en) 2021-06-11 2023-10-10 Kepler Computing Inc. Embedded memory with encapsulation layer adjacent to a memory stack
US11862726B2 (en) * 2021-08-13 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, integrated circuit, and manufacturing method of transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124933A1 (en) * 2006-11-29 2008-05-29 Fujitsu Limited Fabrication process of a semiconductor device
US20100224961A1 (en) * 2009-03-06 2010-09-09 Texas Instruments Incorporated Passivation of integrated circuits containing ferroelectric capacitors and hydrogen barriers
US20160035856A1 (en) * 2014-07-29 2016-02-04 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US20160064228A1 (en) * 2014-08-28 2016-03-03 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930647A (en) * 1997-02-27 1999-07-27 Micron Technology, Inc. Methods of forming field oxide and active area regions on a semiconductive substrate
TWI323917B (en) 2003-01-21 2010-04-21 Magnachip Semiconductor Ltd Method for forming salicide in semiconductor device
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture
US7448875B2 (en) 2006-09-08 2008-11-11 Superior Modular Products Incorporated Telecommunications connectivity system and associated patch panel mounting system
US7888729B2 (en) 2008-08-26 2011-02-15 International Business Machines Corporation Flash memory gate structure for widened lithography window
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
JP2014179361A (ja) * 2013-03-13 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8963228B2 (en) * 2013-04-18 2015-02-24 International Business Machines Corporation Non-volatile memory device integrated with CMOS SOI FET on a single chip
US9082630B2 (en) * 2013-11-08 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US9136393B2 (en) * 2013-11-15 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. HK embodied flash memory and methods of forming the same
US9583591B2 (en) * 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
US9659953B2 (en) 2014-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. HKMG high voltage CMOS for embedded non-volatile memory
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
US9425206B2 (en) * 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
US10032786B2 (en) * 2016-09-16 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10134748B2 (en) 2016-11-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary structure for embedded memory
US10424379B2 (en) * 2017-12-01 2019-09-24 Namlab Ggmbh Polarization-based configurable logic gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124933A1 (en) * 2006-11-29 2008-05-29 Fujitsu Limited Fabrication process of a semiconductor device
US20100224961A1 (en) * 2009-03-06 2010-09-09 Texas Instruments Incorporated Passivation of integrated circuits containing ferroelectric capacitors and hydrogen barriers
US20160035856A1 (en) * 2014-07-29 2016-02-04 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US20160064228A1 (en) * 2014-08-28 2016-03-03 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor

Also Published As

Publication number Publication date
TWI727195B (zh) 2021-05-11
US11037941B2 (en) 2021-06-15
CN110429086B (zh) 2021-12-14
KR20190134964A (ko) 2019-12-05
CN110429086A (zh) 2019-11-08
US10763270B2 (en) 2020-09-01
US20200006360A1 (en) 2020-01-02
KR102093300B1 (ko) 2020-03-26
US20190333920A1 (en) 2019-10-31
TW201946218A (zh) 2019-12-01

Similar Documents

Publication Publication Date Title
DE102018110839A1 (de) Verfahren zum integrieren eines speichers und einer logik
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017120568B4 (de) Zellengrenzstruktur für eingebetteten speicher
DE102020108663A1 (de) Vorrichtung mit ausgeschnittener gate-elektrode, die eine hohe dickeeinheitlichkeit aufweist
DE112012001220B4 (de) Halbleiterstruktur mit lokaler zu einer Gate-Struktur selbstjustierten Zwischenverbindungsstruktur und statische Speicherzelle diese beinhaltend und Verfahren diese zu bilden
US9721958B2 (en) Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
DE102018122614B4 (de) Integrierter Schaltkreis mit einer Trennstruktur, die in einem Halbleitersubstrat angeordnet ist und einen Logikbereich und einen Speicherbereich des Halbleitersubstrats trennt, und Verfahren zu deren Herstellung
DE102018100023A1 (de) Resistive direktzugriffspeicherzelle (rram-zelle) mit ausgesparten seitenwänden der unteren elektrode
DE102018122524A1 (de) Struktur und Verfahren zum Freilegen von Speicherzellen mit unterschiedlichen Größen
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102017123445A1 (de) Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung
DE102018206372B4 (de) Vorrichtung mit Speicherbereich und Poly-Insulator-Poly-Kondensator
DE102015213529A1 (de) Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung
DE102019103777B4 (de) Verfahren zum Herstellen von Speicherzellen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind, und zugehöriger integrierter Chip
DE102011090163A1 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102019130287A1 (de) Herstellung von mehrfachtyp-hochspannungsbauelementen für eingebetteten speicher
DE102006029701A1 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102019127213A1 (de) Gate-Widerstandsreduktion durch leitfähige Schicht mit niedriger Resistivität
DE102020100001B4 (de) Integrierter Schaltkreis mit einer Mehrzahl von Speicherprüfstrukturen und Verfahren zu dessen Herstellung sowie Speicherprüfstruktur einer eingebetteten Speichervorrichtung
DE102019113208B4 (de) Integrierte Schaltung mit Grabengate-Hochvolttransistor für einen eingebetteten Speicher und Verfahren zu deren Herstellung
DE102021108764A1 (de) Halbleitende metalloxidtransistoren mit einem strukturierten gate und verfahren zum bilden derselben
DE102022102950A1 (de) Zugriffstransistoren mit u-förmigem kanal und verfahren zu deren herstellung
DE102021109577A1 (de) Selbstausrichtende aktivzonen und passivierungsschicht und herstellungsverfahren dafür
DE102017120886B4 (de) Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication