DE102015213529A1 - Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung - Google Patents

Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102015213529A1
DE102015213529A1 DE102015213529.2A DE102015213529A DE102015213529A1 DE 102015213529 A1 DE102015213529 A1 DE 102015213529A1 DE 102015213529 A DE102015213529 A DE 102015213529A DE 102015213529 A1 DE102015213529 A1 DE 102015213529A1
Authority
DE
Germany
Prior art keywords
gate electrode
floating gate
layer
dielectric
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015213529.2A
Other languages
English (en)
Other versions
DE102015213529B4 (de
Inventor
Johannes Mueller
Stefan Mueller
Stefan Flachowsky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102015213529A1 publication Critical patent/DE102015213529A1/de
Application granted granted Critical
Publication of DE102015213529B4 publication Critical patent/DE102015213529B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

Eine veranschaulichende Vorrichtung, die hierin angegeben wird, umfasst ein Halbleitersubstrat. Das Substrat umfasst ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet. Das Kanalgebiet ist zwischen dem Sourcegebiet und dem Draingebiet angeordnet. Über dem Kanalgebiet befindet sich eine Gateisolierschicht. Über der Gateisolierschicht befindet sich eine Floating-Gate-Elektrode. Über der Floating-Gate-Elektrode befindet sich eine Schicht aus einem ferroelektrischen Material. Über der Schicht aus dem ferroelektrischen Material befindet sich eine obere Elektrode. Eine projizierte Fläche der oberen Elektrode auf eine Ebene, die zu einer Dickenrichtung des Halbleitersubstrats senkrecht ist, ist kleiner als eine projizierte Fläche der Floating-Gate-Elektrode auf die Ebene.

Description

  • Die Erfindung bezieht sich allgemein auf das Gebiet der integrierten Schaltkreise und insbesondere auf integrierte Schaltkreise, die einen ferroelektrischen Speicher umfassen.
  • Integrierte Schaltkreise umfassen üblicherweise eine große Anzahl von Schaltkreiselementen, die einen elektrischen Schaltkreis bilden. Die Schaltkreiselemente in einem integrierten Schaltkreis können mit Hilfe elektrisch leitfähiger Metallleitungen, die in einem Zwischenschichtdielektrikumsmaterial gebildet sind, elektrisch miteinander verbunden sein. Die elektrisch leitfähigen Metallleitungen können sich in mehreren Verbindungsebenen befinden, die oberhalb eines Substrats, in und auf dem Schaltkreiselemente wie beispielsweise Feldeffekttransistoren und andere Schaltkreiselemente wie beispielsweise Kondensatoren, Dioden und Widerstände gebildet sind, übereinander gestapelt sind. Metallleitungen in verschiedenen Verbindungsebenen können durch Kontaktöffnungen, die mit Metall gefüllt sind, elektrisch miteinander verbunden sein.
  • Integrierte Schaltkreise können einen nichtflüchtigen Speicher umfassen. In manchen Arten von nichtflüchtigem Speicher können ferroelektrische Materialien verwendet werden. Ferroelektrische Materialien können in Abwesenheit eines äußeren elektrischen Felds eine elektrische Polarisation beibehalten. Unterschiedliche Richtungen der elektrischen Polarisation einer kleinen Menge von ferroelektrischem Material, die beispielsweise in einer Gatestruktur eines Feldeffekttransistors oder zwischen den Elektroden eines Kondensators bereitgestellt werden kann, können dazu verwendet werden, ein Bit an Information darzustellen, wobei eine erste Polarisationsrichtung mit einer logischen 0 identifiziert wird und eine zweite Polarisationsrichtung mit einer logischen 1 identifiziert wird.
  • In der US-Patentschrift US 5,877,977 wird eine Art von nichtflüchtigem Speicher beschrieben, die auf einer Metall-Ferroelektrikum-Metall-Isolator-Halbleiter-Feldeffekttransistorstruktur (MFMIS-FET-Struktur, die englische Abkürzung „MFMIS-FET” steht für ”Metal-Ferroelectric-Metal-Insulator-Semiconductor Field Effect Transistor”) basiert. Die MFMIS-FET-Struktur umfasst ein Sourcegebiet, ein Kanalgebiet und ein Draingebiet. Oberhalb des Kanalgebiets befinden sich eine ferroelektrische Schicht, die zwischen einer oberen und einer unteren Elektrode angeordnet ist und eine Gateisolierschicht aus Siliziumoxynitrid. Die Gateisolierschicht ist zwischen dem Kanalgebiet und der unteren Elektrode angeordnet. Dadurch wird eine Anordnung, die elektrisch analog zu zwei in Reihe geschalteten Kondensatoren ist, bereitgestellt. Ein erster Kondensator wird durch die obere und die untere Elektrode mit der dazwischen angeordneten ferroelektrischen Schicht als Kondensatordielektrikum bereitgestellt, und ein zweiter Kondensator wird durch das Kanalgebiet und die untere Elektrode als Kondensatorelektroden mit der dazwischen angeordneten Gateisolierschicht als Kondensatordielektrikum bereitgestellt.
  • Wenn an die obere Elektrode eine Vorspannung angelegt wird, kann man eine remanente Polarisation der ferroelektrischen Schicht erhalten, wobei die Richtung der remanenten Polarisation davon abhängt, ob die Vorspannung positiv oder negativ ist. Die Richtung der remanenten Polarisation kann mit dem Wert eines Bits, das in dem MFMIS-FET gespeichert ist, identifiziert werden.
  • Die remanente Polarisation der ferroelektrischen Schicht kann einen Einfluss auf die elektrische Leitfähigkeit des Kanalgebiets haben, die man in Abwesenheit einer an die obere Elektrode angelegten Vorspannung erhält. Deshalb kann das Bit an Information, das in der MFMIS-FET-Vorrichtung gespeichert ist, ausgelesen werden, indem überprüft wird, ob sich der MFMIS-FET in einem ”EIN”-Zustand oder in einem ”AUS”-Zustand befindet, wenn an die obere Elektrode keine Vorspannung angelegt wird.
  • Die Brauchbarkeit einer MFMIS-FET-Struktur wie der oben beschriebenen kann von einem Verhältnis zwischen einer Kapazität des ersten Kondensators, der durch die obere und die untere Elektrode und die ferroelektrische Schicht gebildet wird, und einer Kapazität des zweiten Kondensators, der durch die untere Elektrode, die Gateisolierschicht und das Kanalgebiet gebildet wird, abhängen. Eine relativ kleine Kapazität des ersten Kondensators im Vergleich zur Kapazität des zweiten Kondensators kann den Vorteil haben, dass sich die Vorspannung, die zwischen der oberen Elektrode und dem Kanalgebiet angelegt werden muss, um an die ferroelektrische Schicht ein bestimmtes externes elektrisches Feld anzulegen, verringert. Die Möglichkeiten zur Anpassung der Dicken und Dielektrizitätskonstanten der ferroelektrischen Schicht und der Gateisolierschicht können jedoch begrenzt sein.
  • Eine Aufgabe der Erfindung ist, Vorrichtungen, mit denen dieses Problem ganz oder teilweise gelöst wird, und Verfahren zur Herstellung solcher Vorrichtungen bereitzustellen.
  • Die Aufgabe durch eine erfindungsgemäße Vorrichtung gemäß Anspruch 1 gelöst.
  • Außerdem wird die Aufgabe durch ein erfindungsgemäßes Verfahren gemäß Anspruch 15 gelöst.
  • Ferner wird die Aufgabe durch ein erfindungsgemäßes Verfahren gemäß Anspruch 21 gelöst.
  • Ausführungsformen der Erfindung umfassen die in den abhängigen Ansprüchen definierten Merkmale.
  • Im Folgenden werden Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei:
  • 1–4 schematische Ansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 5–9 schematische Ansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 10 eine schematische Ansicht einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform zeigt; und
  • 11 eine schematische Ansicht einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform zeigt.
  • Eine erfindungsgemäße Vorrichtung, die hierin angegeben wird, umfasst ein Halbleitersubstrat. Das Substrat umfasst ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet. Das Kanalgebiet ist zwischen dem Sourcegebiet und dem Draingebiet angeordnet. Über dem Kanalgebiet befindet sich eine Gateisolierschicht. Über der Gateisolierschicht befindet sich eine Floating-Gate-Elektrode. Über der Floating-Gate-Elektrode befindet sich eine Schicht aus ferroelektrischem Material. Über der Schicht aus ferroelektrischem Material befindet sich eine obere Elektrode. Eine projizierte Fläche der oberen Elektrode auf eine Ebene, die zu einer Dickenrichtung des Halbleitersubstrats senkrecht ist, ist kleiner als eine projizierte Fläche der Floating-Gate-Elektrode auf die Ebene.
  • Ein erfindungsgemäßes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Substrat. Das Substrat umfasst ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist. Über dem Kanalgebiet sind eine Gateisolierschicht und eine Floating-Gate-Elektrode angeordnet. Neben der Floating-Gate-Elektrode ist ein Seitenwandabstandshalter angeordnet. Der Seitenwandabstandshalter erstreckt sich in einer Dickenrichtung des Substrats über die Floating-Gate-Elektrode hinaus, so dass sich oberhalb der Floating-Gate-Elektrode ein Raum befindet, der von dem Seitenwandabstandshalter ringförmig umschlossen wird. Das Verfahren umfasst außerdem ein Abscheiden eines Dielektrikums für einen ferroelektrischen Transistor über der Halbleiterstruktur. Das Dielektrikum für den ferroelektrischen Transistor umfasst einen Teil in dem Raum oberhalb der Floating-Gate-Elektrode, der eine Vertiefung aufweist. Ein elektrisch leitfähiges Material wird abgeschieden. Das elektrisch leitfähige Material füllt die Vertiefung. Teile des elektrisch leitfähigen Materials und des Dielektrikums für den ferroelektrischen Transistor außerhalb des Raums oberhalb der Floating-Gate-Elektrode werden entfernt.
  • Ein anderes erfindungsgemäßes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Halbleitersubstrat und einen Gatestapel. Der Gatestapel umfasst ein Gateisoliermaterial über dem Substrat, ein Material für eine Floating-Gate-Elektrode über dem Gateisoliermaterial, ein Dielektrikum für einen ferroelektrischen Transistor über dem Material für die Floating-Gate-Elektrode und ein Material für eine obere Elektrode über dem Dielektrikum für den ferroelektrischen Transistor. Es wird ein erstes Strukturierungsverfahren durchgeführt. Bei dem ersten Strukturierungsverfahren werden Teile des Materials für die obere Elektrode und des Dielektrikums für den ferroelektrischen Transistor entfernt. Teile des Materials für die obere Elektrode und des Dielektrikums für den ferroelektrischen Transistor, die bei dem ersten Strukturierungsverfahren nicht entfernt werden, bilden einen oberen Teil einer Gatestruktur. Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials, die nicht von dem oberen Teil der Gatestruktur bedeckt sind, verbleiben in der Halbleiterstruktur. Es wird ein zweites Strukturierungsverfahren durchgeführt. Bei dem zweiten Strukturierungsverfahren werden Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials entfernt. Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials, die bei dem zweiten Strukturierungsverfahren nicht entfernt werden, bilden einen unteren Teil der Gatestruktur. Eine projizierte Fläche des oberen Teils der Gatestruktur auf eine Ebene, die zu einer Dickenrichtung des Substrats senkrecht ist, ist kleiner als eine projizierte Fläche des unteren Teils der Gatestruktur auf die Ebene.
  • Ausführungsformen der Erfindung stellen Metall-Ferroelektrikum-Metall-Isolator-Halbleiter-Feldeffekttransistor-Bauelemente (MFMIS-FET-Bauelemente) zur Verfügung, in denen ein ferroelektrisches Material, das ein Oxid von Hafnium und/oder Zirkonium, beispielsweise Hafniumdioxid, enthält, verwendet wird. Im Vergleich zu komplexen Perovskitsystemen, die konventionellerweise in nichtflüchtigen ferroelektrischen Speichern für eingebettete und eigenständige Bauelemente verwendet werden, können diese Materialien Vorteile haben, wie beispielsweise eine bessere Skalierbarkeit und eine bessere Kompatibilität mit Front-End-Of-Line-Verfahren und Back-End-Of-Line-Verfahren, die bei der Herstellung integrierter Schaltkreise verwendet werden. Ferroelektrische Materialien, die auf Oxiden von Hafnium und/oder Zirkonium basieren, können mit Herstellungsverfahren für Transistoren mit einem Gatedielektrikum mit hoher Dielektrizitätskonstante und Metallgate (HKMG-Herstellungsverfahren, die englische Abkürzung ”HKMG” steht für ”High-K Metal Gate”) kompatibel sein und eine Skalierbarkeit zumindest bis hinunter zum 28-nm-Technologieknoten bieten.
  • In Ausführungsformen, die hierin angegeben werden, können Flächen von Kondensatoren, die das ferroelektrische Material bzw. eine Gateisolierschicht umfassen, separat skaliert werden. Dadurch kann eine intrinsische Maßabweichung der Kapazitätsflächen bereitgestellt werden, die dabei helfen kann, eine elektrische Feldverteilung in einem Stapel zu verbessern, wodurch die Lebensdauer einer MFMIS-FET-Vorrichtung verbessert wird. Zur Herstellung von Vorrichtungen wie den hierin angegebenen können Gate-Last-Integrationsschemata ebenso wie Gate-First-Integrationsschemata verwendet werden.
  • 1 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 100 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. In der Halbleiterstruktur 100 wird ein MFMIS-FET gebildet, was im Folgenden mit Bezug auf die 1–4 beschrieben wird.
  • Die Halbleiterstruktur 100 umfasst ein Halbleitersubstrat 101. Das Substrat 101 kann ein massives Halbleitersubstrat sein, beispielsweise ein Wafer oder Plättchen aus Silizium. In anderen Ausführungsformen kann das Substrat 101 ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat, die englische Abkürzung ”SOI” steht für ”Semiconductor-On-Insulator”) sein, das eine Schicht aus einem Halbleitermaterial, beispielsweise Silizium umfasst, die zum Bilden von Halbleiter-Schaltkreiselementen verwendet wird und von einem Trägersubstrat wie beispielsweise einem Siliziumwafer durch eine Schicht aus einem elektrisch isolierenden Material wie beispielsweise Siliziumdioxid getrennt ist.
  • Das Substrat 101 hat eine Dickenrichtung 116. Eine Ausdehnung des Substrats 101 in der Dickenrichtung 116 kann kleiner als eine Ausdehnung des Substrats 101 in jeder anderen Richtung als der Dickenrichtung 116 sein. In Ausführungsformen, in denen das Substrat 101 ein Wafer oder Plättchen ist, kann die Dickenrichtung 116 im Wesentlichen senkrecht zu einer Hauptoberfläche des Wafers oder Plättchens, auf der Halbleiter-Schaltkreiselemente gebildet werden, sein. Die Bezugszeichen 114, 115 bezeichnen horizontale Richtungen, die zueinander und zu der Dickenrichtung 116 senkrecht und im Wesentlichen parallel zu der Hauptoberfläche des Substrats 101 sind. In den Figuren sind Richtungen, die zu der Zeichenebene senkrecht sind und von dem Betrachter wegzeigen, als ein Kreis mit einem ”x” in der Mitte gezeigt, und Richtungen, die zu der Zeichenebene senkrecht sind und zum Betrachter hinzeigen, sind als ein Kreis mit einem Punkt in der Mitte dargestellt.
  • Das Substrat 101 kann ein aktives Gebiet 102 umfassen. In dem aktiven Gebiet 102 können sich ein Sourcegebiet 104, ein Kanalgebiet 105 und ein Draingebiet 106 befinden. Das Sourcegebiet 104 und das Draingebiet 106 können anders dotiert sein als Teile des aktiven Gebiets 102 außerhalb des Sourcegebiets 104 und des Draingebiets 106. Insbesondere können das Sourcegebiet 104 und das Draingebiet 106 anders dotiert sein als das Kanalgebiet 105. In manchen Ausführungsformen können das Sourcegebiet 104 und das Draingebiet 106 P-dotiert sein und das Kanalgebiet 105 kann N-dotiert sein. In anderen Ausführungsformen können das Sourcegebiet 104 und das Draingebiet 106 N-dotiert sein und das Kanalgebiet 105 kann P-dotiert sein. Die Halbleiterstruktur 100 kann eine Grabenisolationsstruktur 103 umfassen, die eine elektrische Isolation zwischen dem aktiven Gebiet 102 und anderen Gebieten der Halbleiterstruktur 100, die in 1 nicht gezeigt sind, bereitstellt.
  • Über dem Kanalgebiet 105 kann sich eine Gateisolierschicht 107 befinden. Die Gateisolierschicht 107 kann Teilschichten 108, 109 umfassen. Die Teilschicht 108, die sich direkt auf dem Halbleitermaterial des Substrats 101 im Kanalgebiet 105 befinden kann, kann Siliziumdioxid enthalten und die Teilschicht 109, die sich auf der Teilschicht 108 befinden kann, kann ein dielektrisches Material enthalten, das eine größere Dielektrizitätskonstante hat als Siliziumdioxid, beispielsweise Hafniumdioxid oder ein anderes dielektrisches Material mit hoher Dielektrizitätskonstante.
  • Über der Gateisolierschicht 107 kann sich eine Floating-Gate-Elektrode 110 befinden. Die Floating-Gate-Elektrode 110 kann ein elektrisch leitfähiges Materialenthalten. In manchen Ausführungsformen kann die Floating-Gate-Elektrode 110 ein Metall oder eine Metallverbindung enthalten, beispielsweise Tantalnitrid und/oder Titannitrid. In anderen Ausführungsformen kann die Floating-Gate-Elektrode 110 ein Halbleitermaterial enthalten, beispielsweise Polysilizium und/oder amorphes Silizium. In solchen Ausführungsformen kann das Halbleitermaterial der Floating-Gate-Elektrode 110 dotiert sein, um eine relativ hohe elektrische Leitfähigkeit der Floating-Gate-Elektrode bereitzustellen. In weiteren Ausführungsformen kann die Floating-Gate-Elektrode 110 Teilschichten umfassen, die aus verschiedenen Materialien gebildet sind, beispielsweise eine erste Teilschicht, die ein Metall oder eine Metallverbindung enthält und eine zweite Teilschicht, die sich oberhalb der ersten Teilschicht befindet und ein Halbleitermaterial wie beispielsweise Polysilizium und/oder amorphes Silizium enthält.
  • Über der Floating-Gate-Elektrode 110 kann sich eine Dummy-Gate-Elektrode 113 befinden. Die Dummy-Gate-Elektrode 113 kann amorphes Silizium und/oder Polysilizium enthalten. In Ausführungsformen, in denen die Dummy-Gate-Elektrode 113 und die Floating-Gate-Elektrode 110 aus im Wesentlichen dem gleichen Material wie beispielsweise Polysilizium gebildet sind, kann zwischen der Floating-Gate-Elektrode 110 und der Dummy-Gate-Elektrode 113 eine Ätzstoppschicht (nicht gezeigt), beispielsweise eine Schicht, die Siliziumdioxid und/oder Siliziumnitrid enthält, bereitgestellt werden.
  • Neben der Gateisolierschicht 107, der Floating-Gate-Elektrode 110 und der Dummy-Gate-Elektrode 113 kann sich ein Seitenwandabstandshalter 111 befinden. Der Seitenwandabstandshalter 111 kann ein ringförmiges Strukturelement sein, das die Gateisolierschicht 107, die Floating-Gate-Elektrode 110 und die Dummy-Gate-Elektrode 113 ringförmig umschließt, wie in 3b dargestellt, die eine schematische Draufsicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens zeigt.
  • Die Halbleiterstruktur 100 kann außerdem ein Zwischenschichtdielektrikum 112 neben dem Seitenwandabstandshalter 111 umfassen. Insbesondere kann sich das Zwischenschichtdielektrikum 112 über Teilen des Sourcegebiets 104 und des Draingebiets 106, die nicht von dem Seitenwandabstandshalter 111 bedeckt sind, und über der Grabenisolationsstruktur 103 befinden. In dem in 1 dargestellten Stadium des Herstellungsverfahrens kann die Halbleiterstruktur 100 eine im Wesentlichen flache Oberfläche haben, wobei das Zwischenschichtdielektrikum 112, der Seitenwandabstandshalter 111 und die Dummy-Gate-Elektrode 113 an der Oberfläche der Halbleiterstruktur 100 freiliegen.
  • Wie in 1 dargestellt, können das Sourcegebiet 104 und das Draingebiet 106 entlang der horizontalen Richtung 114 voneinander beabstandet sein, so dass ein Abstand zwischen dem Sourcegebiet 104 und dem Draingebiet 106 entlang der horizontalen Richtung 114 eine Kanallänge des Kanalgebiets 105 festlegt. Deshalb wird die horizontale Richtung 114 hierin manchmal als ”Kanallängenrichtung” bezeichnet. Eine Ausdehnung des Kanalgebiets 105 in der horizontalen Richtung 115, die zu der Kanallängenrichtung 114 senkrecht ist, legt eine Kanalbreite des Kanalgebiets 105 fest, so dass die horizontale Richtung 115 hierin manchmal als ”Kanalbreitenrichtung” bezeichnet wird.
  • Die in 1 dargestellten Merkmale der Halbleiterstruktur 100 können mit Hilfe bekannter Techniken der Halbleiterverarbeitung gebildet werden. Insbesondere können Techniken der Ionenimplantation verwendet werden, um Dotierstoffe in das aktive Gebiet 102 einzubringen und die Flachgrabenisolationsstruktur 103 kann mit Hilfe von Techniken der Photolithographie, des Ätzens, der Oxidation, der Abscheidung und/oder des chemisch-mechanischen Polierens gebildet werden.
  • Nach dem Bilden des aktiven Gebiets 102 und der Flachgrabenisolationsstruktur 103 können Schichten aus Materialien der Gateisolationsschicht 107, der Floating-Gate-Elektrode 110 und der Dummy-Gate-Elektrode 113 abgeschieden und mit Hilfe von Techniken der Photolithographie und des Ätzens strukturiert werden. Bei der Strukturierung wird eine Gatestruktur gebildet, die die Gateisolierschicht 104, die Floating-Gate-Elektrode 110 und die Dummy-Gate-Elektrode 113, die in 1 gezeigt sind, umfasst.
  • Danach kann der Seitenwandabstandshalter 111 gebildet werden, indem eine Schicht aus einem Material des Seitenwandabstandshalters 111, beispielsweise eine Siliziumnitridschicht, im Wesentlichen isotrop abgeschieden wird, und ein anisotroper Ätzprozess durchgeführt wird, um Teile der Schicht aus dem Material des Seitenwandabstandshalters 111 von im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 zu entfernen.
  • Zum Bilden des Sourcegebiets 104 und des Draingebiets 106 können Ionenimplantationsverfahren verwendet werden, wobei sowohl vor dem Bilden des Seitenwandabstandshalters 111 als auch nach dem Bilden des Seitenwandabstandshalters 111 Ionenimplantationen durchgeführt werden können, damit man in Bereichen des Sourcegebiets 104 und des Draingebiets 106, die dem Kanalgebiet 105 benachbart sind, ein gewünschtes Dotierprofil erhält, wie in 1 schematisch dargestellt. Danach kann eine Schicht aus einem Material des Zwischenschichtdielektrikums 112, beispielsweise eine Schicht aus Siliziumdioxid, abgeschieden werden, und es kann ein chemisch-mechanisches Polierverfahren durchgeführt werden, damit man eine im Wesentlichen flache Oberfläche der Halbleiterstruktur 100 erhält und um den Seitenwandabstandshalter 111 und die Dummy-Gate-Elektrode 113 freizulegen.
  • 2 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Die Dummy-Gate-Elektrode 113 kann entfernt werden. Das kann mit Hilfe eines Ätzverfahrens geschehen, das dafür ausgelegt ist, selektiv das Material der Dummy-Gate-Elektrode 113 relativ zu den Materialien des Seitenwandabstandshalters 111 und des Zwischenschichtdielektrikums 112 zu entfernen. Außerdem kann das Ätzverfahren eine Ätzselektivität aufweisen, um selektiv das Material der Dummy-Gate-Elektrode 113 relativ zu dem Material der Floating-Gate-Elektrode 110 oder, in Ausführungsformen, in denen sich zwischen der Floating-Gate-Elektrode 110 und der Dummy-Gate-Elektrode 113 eine Ätzstoppschicht befindet, relativ zu dem Material der Ätzstoppschicht zu ätzen. Das Ätzverfahren, das zum Entfernen der Dummy-Gate-Elektrode 113 verwendet wird, kann ein Trockenätzverfahren sein, beispielsweise ein reaktives Ionenätzverfahren. In Ausführungsformen, in denen sich zwischen der Floating-Gate-Elektrode 110 und der Dummy-Gate-Elektrode 113 eine Ätzstoppschicht befindet, kann nach dem Entfernen der Dummy-Gate-Elektrode 113 ein weiteres Ätzverfahren durchgeführt werden, um die Ätzstoppschicht zu entfernen, so dass die Floating-Gate-Elektrode 110 an der Oberfläche der Halbleiterstruktur 100 freiliegt.
  • Durch das Entfernen der Dummy-Gate-Elektrode 113 wird oberhalb der Floating-Gate-Elektrode 110 ein leerer Raum 203 gebildet, der vor dem Entfernen der Dummy-Gate-Elektrode 113 von der Dummy-Gate-Elektrode 113 eingenommen wurde. Der Seitenwandabstandshalter 111 ist neben der Floating-Gate-Elektrode 110 und der Gateisolierschicht 107 angeordnet und erstreckt sich in der Dickenrichtung 116 des Substrats 101 über die Floating-Gate-Elektrode 110 hinaus, so dass der Raum 203 oberhalb der Floating-Gate-Elektrode 110 von dem Seitenwandabstandshalter 111 ringförmig umschlossen wird. Eine Ausdehnung des Raums 203 in der Kanallängenrichtung 114 ist ungefähr gleich einer Ausdehnung 305 der Floating-Gate-Elektrode 110 in der Kanallängenrichtung 114. Außerdem ist eine Ausdehnung des Raums 203 in der Kanalbreitenrichtung 115 ungefähr gleich einer Ausdehnung 306 (siehe 3B) der Floating-Gate-Elektrode 110 in der Kanalbreitenrichtung 115.
  • Über der Halbleiterstruktur 100 kann ein Dielektrikum 201 für einen ferroelektrischen Transistor abgeschieden werden. Ein Teil des Dielektrikums 201 für den ferroelektrischen Transistor wird in dem Raum 203 oberhalb der Floating-Gate-Elektrode 110 abgeschieden, so dass die Floating-Gate-Elektrode 110 von dem Dielektrikum 201 für den ferroelektrischen Transistor bedeckt ist. Außerdem können Teile des Dielektrikums 201 für den ferroelektrischen Transistor Wände des Seitenwandabstandshalters 111, die den Raum 203 umgeben, bedecken. Eine Dicke des Dielektrikums 201 für den ferroelektrischen Transistor kann kleiner sein als eine Ausdehnung des Raums 203 in der Dickenrichtung 116 des Substrats 101 und kleiner als die Ausdehnung des Raums 203 in den horizontalen Richtungen 114, 115, so dass der Raum 203 nicht vollständig mit dem Dielektrikum 201 für den ferroelektrischen Transistor gefüllt ist und der Teil des Dielektrikums 201 für den ferroelektrischen Transistor in dem Raum 203 eine Vertiefung 204 aufweist, wobei sich ein unterer Teil der Vertiefung 204 in den Raum 203 erstreckt.
  • Das Dielektrikum 201 für den ferroelektrischen Transistor kann ein ferroelektrisches dielektrisches Material sein, das bereits unmittelbar nach der Abscheidung des ferroelektrischen dielektrischen Materials ferroelektrische Eigenschaften hat, oder ein Material, das ferroelektrische Eigenschaften erhält, wenn nach der Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor weitere Verarbeitungsschritte durchgeführt werden. Solche weiteren Verarbeitungsschritte können beispielsweise eine Wärmebehandlung umfassen, was unten genauer ausgeführt wird.
  • In manchen Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor Hafniumdioxid, Zirkoniumdioxid und/oder Hafniumzirkoniumdioxid umfassen.
  • Das Dielektrikum 201 für den ferroelektrischen Transistor kann dotiert sein. Beispielsweise kann das Dielektrikum 201 für den ferroelektrischen Transistor in manchen Ausführungsformen Siliziumdotiertes Hafniumdioxid enthalten. Aluminiumdotiertes Hafniumdioxid, Strontiumdotiertes Hafniumdioxid, Yttriumdotiertes Hafniumdioxid, Gadoliniumdotiertes Hafniumdioxid und/oder andere mit seltenen Erden dotierte Hafniumoxidsysteme können ebenfalls verwendet werden. In weiteren Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor im Wesentlichen undotiertes Hafniumdioxid enthalten. In manchen Ausführungsformen kann das Abscheidungsverfahren, das zum Abscheiden des Dielektrikums 201 für den ferroelektrischen Transistor verwendet wird, so ausgelegt sein, dass das Material unmittelbar nach der Abscheidung im Wesentlichen amorph ist und keine ferroelektrischen Eigenschaften hat.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Siliziumdotiertes Hafniumdioxid enthält, kann zum Abscheiden des Dielektrikums 201 für den ferroelektrischen Transistor ein Atomlagenabscheidungsverfahren (ALD-Verfahren, die englische Abkürzung ”ALD” steht für ”Atomic Layer Deposition”) durchgeführt werden. Bei dem Atomlagenabscheidungsverfahren können Tetrakis-(Ethylmethylamino)-Hafnium, Tetrakis-Dimethylamino-Silan und Ozon verwendet werden. In manchen Ausführungsformen können zusätzlich metallorganische Ausgangsstoffe und/oder Ausgangsstoffe, die Halogenide sind, verwendet werden. Die Atomlagenabscheidung kann bei einer Temperatur von weniger als 500°C, beispielsweise bei einer Temperatur in einem Bereich von ungefähr 200–400°C, insbesondere bei einer Temperatur von ungefähr 350°C durchgeführt werden. Ein Siliziumgehalt des Dielektrikums 201 für den ferroelektrischen Transistor kann sich in einem Bereich von ungefähr 2–5 Mol-%, insbesondere in einem Bereich von ungefähr 2.5–4.5 Mol-% befinden. Der Siliziumgehalt des Dielektrikums 201 für den ferroelektrischen Transistor kann gesteuert werden, indem die Zusammensetzung von Gasen, die bei dem Atomlagenabscheidungsverfahren verwendet werden, variiert wird. Eine Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor, die, wie oben beschrieben, bei einer relativ niedrigen Temperatur durchgeführt wird, kann dazu beitragen, dass das erhaltene Dielektrikum 201 für den ferroelektrischen Transistor unmittelbar nach der Abscheidung eine amorphe Struktur hat.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Aluminiumdotiertes Hafniumdioxid, Yttriumdotiertes Hafniumdioxid oder Gadoliniumdotiertes Hafniumdioxid enthält, kann ein ALD Verfahren verwendet werden, bei dem Tetrakis(Ethylmethylamino)-Hafnium, Hafniumtetrachlorid sowie Ozon und/oder Wasser verwendet werden. Außerdem können, je nachdem, ob das Dielektrikum 201 für den ferroelektrischen Transistor Aluminium, Yttrium oder Gadolinium enthält, Trimethylaluminium, Tetrakis(Methylcyclopentadienyl)Yttrium oder Tris(Isopropylcyclopentan)Gadolinium verwendet werden. Weitere Parameter des Atomlagenabscheidungsverfahrens können denen entsprechen, die oben im Zusammenhang mit Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Siliziumdotiertes Hafniumdioxid enthält, beschrieben wurden.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor im Wesentlichen undotiertes Hafniumdioxid enthält, kann zum Bilden des Dielektrikums 201 für den ferroelektrischen Transistor ein chemisches Dampfabscheidungsverfahren verwendet werden, bei dem Materialien und/oder Parameter entsprechend den oben beschriebenen Ausführungsformen verwendet werden, aber die Stoffe, die zum Dotieren des Dielektrikums 201 für den ferroelektrischen Transistor bereitgestellt werden, weggelassen werden.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Hafniumzirkoniumdioxid enthält, kann zum Abscheiden des Dielektrikums 201 für den ferroelektrischen Transistor ein ALD Verfahren durchgeführt werden, bei dem Tetrakis(Ethylmethylamino)Zirkonium, Tetrakis(Ethylmethylamino)Hafnium und Ozon verwendet werden. In manchen Ausführungsformen kann das Hafniumzirkoniumoxid eine Zusammensetzung entsprechend der Formel HfxZr1-xO2 haben, beispielsweise eine Zusammensetzung entsprechend der Formel Hf0,5Zr0,5O2. Weitere Parameter des Atomlagenabscheidungsverfahrens können denen entsprechen, die oben im Zusammenhang mit Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Siliziumdotiertes Hafniumdioxid enthält, beschrieben wurden.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Zirkoniumdioxid enthält, können Abscheidungsverfahren ähnlich denen, die oben im Zusammenhang mit Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Hafniumdioxid enthält, beschrieben wurden, verwendet werden, wobei anstelle von Reaktionspartnern, die Hafnium enthalten, Reaktionspartner, die Zirkonium enthalten, verwendet werden. Insbesondere kann anstelle von Tetrakis(Ethylmethylamino)Hafnium Tetrakis(Ethylmethylamino)Zirkonium verwendet werden und anstelle von Hafniumtetrachlorid kann Zirkoniumtetrachlorid verwendet werden.
  • Nach der Abscheidung des Dielektrikums für den ferroelektrischen Transistor kann ein elektrisch leitfähiges Material 202 wie beispielsweise Titannitrid abgeschieden werden. Zum Abscheiden des elektrisch leitfähigen Materials 202 können Abscheidungstechniken wie beispielsweise die Atomlagenabscheidung, die chemische Dampfabscheidung, die plasmaverstärkte chemische Dampfabscheidung und/oder die physikalische Dampfabscheidung verwendet werden.
  • In manchen Ausführungsformen kann nach der Abscheidung des elektrisch leitfähigen Materials 202 ein Wärmebehandlungsverfahren durchgeführt werden, um das Dielektrikum 201 für den ferroelektrischen Transistor zu kristallisieren. Durch die Kristallisation des Dielektrikums 201 für den ferroelektrischen Transistor in Anwesenheit des sich darauf befindenden elektrisch leitfähigen Materials 202 kann man eine Kristallstruktur des Dielektrikums 201 für den ferroelektrischen Transistor mit ferroelektrischen Eigenschaften erhalten. Das Wärmebehandlungsverfahren kann ein schnelles thermisches Wärmebehandlungsverfahren sein, bei dem die Halbleiterstruktur 100 einer Temperatur in einem Bereich von ungefähr 300–800°C, beispielsweise einer Temperatur in einem Bereich von ungefähr 300–500°C ausgesetzt wird.
  • Das Wärmebehandlungsverfahren muss nicht unmittelbar nach der Abscheidung des elektrisch leitfähigen Materials 202 durchgeführt werden. In anderen Ausführungsformen kann das Wärmebehandlungsverfahren an einem späteren Zeitpunkt durchgeführt werden, beispielsweise nach dem Entfernen von Teilen des Dielektrikums 201 für den ferroelektrischen Transistor und des elektrisch leitfähigen Materials 202 außerhalb des Raums 203 oberhalb der Floating-Gate-Elektrode 110, das im Folgenden mit Bezug auf die 3A und 3B beschrieben wird.
  • Die 3A und 3B zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Die 3A zeigt eine schematische Querschnittsansicht ähnlich den Querschnittsansichten der 1 und 2. Die 3B zeigt eine schematische Draufsicht der Halbleiterstruktur 100 aus einer Richtung, die der Dickenrichtung 116 entgegengesetzt ist (von oben nach unten in der Zeichenebene der 3A).
  • Es kann ein chemisch-mechanisches Polierverfahren durchgeführt werden, um Teile des Dielektrikums 201 für den ferroelektrischen Transistor und des elektrisch leitfähigen Materials 202 außerhalb des Raums 203 oberhalb der Floating-Gate-Elektrode 110 zu entfernen. Dabei kann man eine im Wesentlichen flache Oberfläche der Halbleiterstruktur 100 erhalten und das Zwischenschichtdielektrikum 112, der Seitenwandabstandshalter 111 sowie das Dielektrikum 301 für den ferroelektrischen Transistor können an der Oberfläche der Halbleiterstruktur 100 freiliegen.
  • Ein Teil des elektrisch leitfähigen Materials 202 in der Vertiefung 204 des Dielektrikums 201 für den ferroelektrischen Transistor kann nach dem chemisch-mechanischen Polierverfahren in der Halbleiterstruktur 100 verbleiben und eine obere Elektrode 302 bilden. Der Teil des Dielektrikums 201 für den ferroelektrischen Transistor in dem Raum 203 oberhalb der Floating-Gate-Elektrode 110 verbleibt ebenfalls in der Halbleiterstruktur 100 und bildet eine Schicht 301 aus ferroelektrischem Material zwischen der oberen Elektrode 302 und der Floating-Gate-Elektrode 110.
  • Die Floating-Gate-Elektrode 110 wird von der Gateisolierschicht 107, dem Seitenwandabstandshalter 111 und der Schicht 301 aus ferroelektrischem Material umschlossen, die alle aus elektrisch isolierenden Materialien gebildet sind. Somit ist die Floating-Gate-Elektrode 110 elektrisch schwebend.
  • Die obere Elektrode 302 und die Floating-Gate-Elektrode 110 bilden einen ersten Kondensator, wobei die dazwischen angeordnete Schicht 301 aus ferroelektrischem Material ein Kondensatordielektrikum bereitstellt. Die Floating-Gate-Elektrode 110 und das Kanalgebiet 105 bilden einen zweiten Kondensator, wobei die Gateisolierschicht 107 ein Kondensatordielektrikum des zweiten Kondensators bereitstellt.
  • Wie in der Draufsicht der 3B ersichtlich, ist eine Ausdehnung 303 der oberen Elektrode 302 in der Kanallängenrichtung 114 kleiner als die Ausdehnung 305 der Floating-Gate-Elektrode 110 in der Kanallängenrichtung 114, da die Floating-Gate-Elektrode 110 den Seitenwandabstandshalter 111 berührt, der die Floating-Gate-Elektrode 110 ringförmig umschließt und zwischen der oberen Elektrode 302 und dem Seitenwandabstandshalter 111 die Schicht 301 aus ferroelektrischem Material angeordnet ist. Entsprechend ist eine Ausdehnung 304 der oberen Elektrode 302 in der Kanalbreitenrichtung 115 kleiner als die Ausdehnung 306 der Floating-Gate-Elektrode 110 in der Kanalbreitenrichtung 115. Deshalb ist eine projizierte Fläche 307 der oberen Elektrode 302 auf einer Ebene, die zu einer Dickenrichtung 116 des Substrats 110 senkrecht ist, kleiner als eine projizierte Fläche der Floating-Gate-Elektrode 110 auf die Ebene, die zu der Dickenrichtung 116 des Substrats 101 senkrecht ist. Die Ebene, die zu der Dickenrichtung 116 senkrecht ist, entspricht der Zeichenebene der 3B und wird durch Vektoren aufgespannt, die zu der Kanallängenrichtung 114 und der Kanalbreitenrichtung 115 parallel sind.
  • Eine Kapazität des ersten Kondensators, der von der oberen Elektrode 302, der Schicht 301 aus ferroelektrischem Material und der Floating-Gate-Elektrode 110 gebildet wird, kann von der Dicke der Schicht 301 aus ferroelektrischem Material, die den Abstand zwischen der oberen Elektrode 302 und der Floating-Gate-Elektrode 110 darstellt, und von der Dielektrizitätskonstante der Schicht 301 aus ferroelektrischem Material abhängen. Außerdem hängt die Kapazität des ersten Kondensators von der Geometrie der oberen Elektrode 302 und der Floating-Gate-Elektrode 110 ab. Insbesondere kann eine Verringerung der projizierten Fläche der oberen Elektrode 302 auf die Ebene, die zu der Dickenrichtung 116 senkrecht ist, zu einer kleineren Kapazität des ersten Kondensators führen.
  • Im Gegensatz dazu hängt die Kapazität des zweiten Kondensators, der von der Floating-Gate-Elektrode 110 und dem Kanalgebiet 105 gebildet wird, im Wesentlichen nicht von der projizierten Fläche der oberen Elektrode 302 auf die Ebene, die zu der Dickenrichtung 116 des Substrats 101 senkrecht ist, ab.
  • Deshalb kann eine Anordnung der oberen Elektrode 302, der Floating-Gate-Elektrode 110 und des Kanalgebiets 105 wie die oben beschriebene, bei der die projizierte Fläche 307 der oberen Elektrode 302 auf eine Ebene, die zu der Dickenrichtung 116 senkrecht ist, kleiner ist als die projizierte Fläche 308 der Floating-Gate-Elektrode 110 auf die Ebene, dabei helfen, ein Verhältnis zwischen der Kapazität des ersten Kondensators, der durch die obere Elektrode 302, die Floating-Gate-Elektrode 110 und die Schicht 301 aus ferroelektrischem Material bereitgestellt wird, und der Kapazität des zweiten Kondensators, der durch die Floating-Gate-Elektrode 110, das Kanalgebiet 105 und die Gateisolierschicht 107 bereitgestellt wird, zu verringern.
  • Das kann dabei helfen, eine Spannung, die zwischen der oberen Elektrode 302 und dem Kanalgebiet 105 angelegt werden muss, um an die Schicht 301 aus ferroelektrischem Material ein bestimmtes äußeres elektrisches Feld anzulegen, zu verringern. Dadurch kann eine Spannung, die angelegt werden muss, um eine remanente Polarisation der Schicht 301 aus ferroelektrischem Material einzustellen, im Vergleich zu Anordnungen, in denen sich die obere Elektrode 302 über den gesamten von dem Seitenwandabstandshalter 111 ringförmig umschlossenen Raum 203 erstreckt, verringert werden.
  • 4 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Über der Halberleiterstruktur 100 kann ein weiteres Zwischenschichtdielektrikum 401 abgeschieden werden. Ähnlich wie das Zwischenschichtdielektrikum 112 kann das Zwischenschichtdielektrikum 401 Siliziumdioxid enthalten. Alternativ kann ein dielektrisches Material mit niedriger Dielektrizitätskonstante verwendet werden, das eine kleine Dielektrizitätskonstante hat als Siliziumdioxid. Zum Bilden des Zwischenschichtdielektrikums 401 können konventionelle Techniken zum Bilden von Zwischenschichtdielektrikumsmaterialien verwendet werden, wie beispielsweise die chemische Dampfabscheidung, die plasmaverstärkte chemische Dampfabscheidung und/oder die Rotationsbeschichtung.
  • Danach können in den Zwischenschichtdielektrika 401, 112 Kontaktöffnungen 402, 403, 404 gebildet werden. Das kann mit Hilfe von Techniken der Photolithographie und des Ätzens geschehen. Danach können die Kontaktöffnungen 402, 403, 404 mit einem elektrisch leitfähigen Material 405, beispielsweise einem Metall wie Wolfram, gefüllt werden. An den Seiten- und Bodenflächen der Kontaktöffnungen 402, 403, 404 kann eine Barrierenschicht 406 bereitgestellt werden, die auch die Haftung zwischen dem elektrisch leitfähigen Material 405 und den Zwischenschichtdielektrika 112, 401 verbessern kann.
  • Wenn die Kontaktöffnungen 402, 403, 404 mit dem elektrisch leitfähigen Material 405 gefüllt sind, stellen sie elektrische Verbindungen zu dem Sourcegebiet 104, der oberen Elektrode 302 bzw. dem Draingebiet 106 bereit.
  • Die in 4 dargestellten Strukturelemente stellen einen MFMIS-FET bereit. Zum Speichern eines Datenbits in dem MFMIS-FET kann an die mit dem elektrisch leitfähigen Material 405 gefüllten Kontaktöffnungen 402, 404 das Massepotential angelegt werden, und an die mit dem elektrisch Leitfähigen Material 405 gefüllte Kontaktöffnung 403 kann eine Vorspannung angelegt werden, wobei die Vorspannung abhängig davon, ob in dem MFMIS-FET eine logische 0 oder eine logische 1 gespeichert werden soll, positiv oder negativ sein kann. Zum Auslesen des in dem MFMIS-FET gespeicherten Datenbits kann die mit dem elektrisch leitfähigen Material 405 gefüllte Kontaktöffnung 403 auf dem Massepotential gehalten werden und zwischen den mit dem elektrisch leitfähigen Material 405 gefüllten Kontaktöffnungen 402, 404 kann eine Spannung angelegt werden, um zwischen dem Sourcegebiet 104 und dem Draingebiet 106 des MFMIS-FET eine Spannung anzulegen. Da die ferroelektrische Polarisation der Schicht 301 aus ferroelektrischem Material einen Einfluss auf die Leitfähigkeit des Kanalgebiets 105 hat, kann die ferroelektrische Polarisation der Schicht 301 aus ferroelektrischem Material und folglich der Wert des in dem MFMIS-FET gespeicherten Bits ermittelt werden, indem ein Strom, der zwischen den mit dem elektrisch leitfähigen Material 405 gefüllten Kontaktöffnungen 402, 404 fließt, gemessen wird.
  • Weitere Merkmale, die zum Speichern eines Datenbits in dem in 4 dargestellten MFMIS-FET verwendet werden, können bekannten Techniken zum Speichern von Datenbits in MFMIS-FETs und zum Lesen von Datenbits aus MFMIS-FETs entsprechen.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen, wie oben mit Bezug auf die 1–4 beschrieben, eine Gate-Last-Technik verwendet wird. In anderen Ausführungsformen können Gate-First-Techniken verwendet werden, die im Folgenden mit Bezug auf die 5–9 beschrieben werden.
  • Der Einfachheit halber wurden in den 1–4 einerseits und den 5–9 andererseits manchmal gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende Merkmale aufweisen, und zu ihrer Herstellung können entsprechende Verfahren verwendet werden.
  • 5 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 500 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 500 umfasst ein Substrat 101, das eine Dickenrichtung 116 hat. Eine Hauptoberfläche des Substrats 101 kann im Wesentlichen in einer Ebene liegen, die zu der Dickenrichtung 116 senkrecht ist und von Vektoren aufgespannt wird, die parallel zu den horizontalen Richtungen 114, 115 sind. In dem MFMIS-FET, der in späteren Stadien des Herstellungsverfahrens in der Halbleiterstruktur 500 gebildet wird, entspricht eine Kanallängenrichtung im Wesentlichen der horizontalen Richtung 114 und eine Kanalbreitenrichtung entspricht im Wesentlichen der horizontalen Richtung 115.
  • In dem Substrat 101 kann eine Flachgrabenisolationsstruktur 103 bereitgestellt werden. Die Flachgrabenisolationsstruktur 103 kann eine elektrische Isolation zwischen einem aktiven Gebiet 102 und anderen Teilen der Halbleiterstruktur 500 bereitstellen.
  • In dem in 5 dargestellten Stadium des Herstellungsverfahrens müssen in dem aktiven Gebiet 102 keine Source- und Draingebiete vorhanden sein, und das gesamte aktive Gebiet 102 kann mit dem gleichen Dotierstofftyp dotiert sein. Source- und Draingebiete des MFMIS-FET, die anders dotiert sind als der Rest des aktiven Gebiets 102, werden, wie unten genauer erläutert, in späteren Stadien des Herstellungsverfahrens gebildet.
  • Die Halbleiterstruktur 500 umfasst außerdem einen Gatestapel 501. Der Gatestapel 501 umfasst ein Gateisoliermaterial 502 über dem Substrat 101, ein Material 503 für eine Floating-Gate-Elektrode über dem Gateisoliermaterial 502, cm Dielektrikum 504 für einen ferroelektrischen Transistor über dem Material 503 für die Floating-Gate-Elektrode und ein Material 505 für eine obere Elektrode über dem Dielektrikum 504 für den ferroelektrischen Transistor.
  • Das Gateisoliermaterial 502, das Material 503 für die Floating-Gate-Elektrode und das Material 505 für die obere Elektrode müssen nicht homogen sein. In manchen Ausführungsformen können eines oder mehrere von dem Gateisoliermaterial 502, dem Material 503 für die Floating-Gate-Elektrode und dem Material 505 für die obere Elektrode Teilschichten umfassen, die aus verschiedenen Materialien gebildet sind. Beispielsweise kann das Gateisoliermaterial 502 eine Teilschicht 506 umfassen, die sich direkt auf dem Teil des Halbleitermaterials des Substrats 101 in dem aktiven Gebiet 102 befindet und aus Siliziumdioxid gebildet sein kann. Zusätzlich kann das Gateisoliermaterial 502 eine Teilschicht 507 umfassen, die sich über der Teilschicht 506 befindet und aus einem Material gebildet sein kann, das eine größere Dielektrizitätskonstante als Siliziumdioxid hat, beispielsweise aus Hafniumdioxid.
  • Das Material 503 für die Floating-Gate-Elektrode kann eine Metallschicht 508 umfassen. Die Metallschicht 508 kann ein Metall oder eine Metallverbindung wie beispielsweise Titannitrid enthalten. Zusätzlich kann das Material 503 für die Floating-Gate-Elektrode eine Polysiliziumschicht 509 umfassen, die sich über der Metallschicht 508 befindet. Wie unten genauer ausgeführt, kann die Polysiliziumschicht 509 außer zum Bereitstellen eines Teils einer Floating-Gate-Elektrode des in der Halbleiterstruktur 500 zu bildenden MFMIS-FET auch in einem Strukturierungsverfahren, das unten beschrieben wird, als eine Ätzstoppschicht verwendet werden.
  • In manchen Ausführungsformen kann das Material 503 für die Floating-Gate-Elektrode zusätzlich eine zweite Metallschicht 510 umfassen, die sich über der Polysiliziumschicht 509 befindet, so dass die Polysiliziumschicht 509 zwischen den Metallschichten 508, 510 angeordnet ist. Die zweite Metallschicht 510 kann aus einem gleichen Metall oder einer gleichen Metallverbindung gebildet sein wie die erste Metallschicht 508. Beispielsweise kann die zweite Metallschicht 510 aus Titannitrid gebildet sein. Eine Dicke der zweiten Metallschicht 510 kann kleiner als eine Dicke der ersten Metallschicht 508 und der Polysiliziumschicht 509 sein.
  • Das Material 505 für die obere Elektrode kann eine Metallschicht 512, die sich über dem Dielektrikum 504 für den ferroelektrischen Transistor befindet, und eine Polysiliziumschicht 513, die sich über der Metallschicht 512 befindet, umfassen. Die Metallschicht 512 kann ein Metall oder eine Metallverbindung, beispielsweise Titannitrid, enthalten.
  • Zum Bilden des Gateisoliermaterials 502, des Materials 503 für die Floating-Gate-Elektrode und des Materials 505 für die obere Elektrode können bekannte Abscheidungstechniken zum Abscheiden der jeweiligen Materialien verwendet werden, beispielsweise die chemische Dampfabscheidung, die plasmaverstärkte chemische Dampfabscheidung, die Atomlagenabscheidung und/oder die physikalische Dampfabscheidung.
  • Das Dielektrikum 504 für den ferroelektrischen Transistor kann ein Oxid enthalten, das mindestens eines von Hafnium und Zirkonium enthält, beispielsweise Hafniumdioxid, Zirkoniumdioxid und/oder Hafniumzirkoniumoxid. Merkmale des Dielektrikums 504 für den ferroelektrischen Transistor können Merkmalen des oben mit Bezug auf 2 beschriebenen Dielektrikums 201 für den ferroelektrischen Transistor entsprechen, und für seine Herstellung können entsprechende Verfahren verwendet werden. Insbesondere muss das Dielektrikum 504 für den ferroelektrischen Transistor in manchen Ausführungsformen unmittelbar nach seiner Abscheidung keine ferroelektrischen Eigenschaften haben. Stattdessen kann das Dielektrikum 504 für den ferroelektrischen Transistor unmittelbar nach seiner Abscheidung eine amorphe Struktur haben. Nach dem Bilden der Metallschicht 512 des Materials 505 für die obere Elektrode, oder nach der Abscheidung der Polysiliziumschicht 513 des Materials 505 für die obere Elektrode kann ein Wärmebehandlungsverfahren durchgeführt werden. Bei dem Wärmebehandlungsverfahren kann man eine kristalline Struktur des Dielektrikums 504 für den ferroelektrischen Transistor mit ferroelektrischen Eigenschaften erhalten. In manchen Ausführungsformen kann das Wärmebehandlungsverfahren ein Wärmebehandlungsverfahren sein, das, wie unten mit Bezug auf 9 beschrieben, nach dem Bilden des Sourcegebiets 903 und des Draingebiets 905 durchgeführt wird, und dafür ausgelegt ist, zusätzlich zur Rekristallisation des Dielektrikums 504 für den ferroelektrischen Transistor eine Aktivierung von Dotierstoffen in dem Sourcegebiet 903 und dem Draingebiet 905 zu bewirken. In solchen Ausführungsformen kann das Wärmebehandlungsverfahren bei einer Temperatur in einem Bereich von ungefähr 1000–1100°C durchgeführt werden.
  • 6 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 500 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden des Gatestapels 501 kann ein erstes Strukturierungsverfahren durchgeführt werden. Zu diesem Zweck kann über dem Gatestapel 501 eine Maske 601 gebildet werden. Die Maske 601 kann eine Hartmaske sein, die aus einem Hartmaskenmaterial wie beispielsweise Siliziumnitrid und/oder Siliziumdioxid gebildet ist, und sie kann durch Abscheiden einer Schicht aus dem Hartmaskenmaterial über dem Gatestapel 501 mit Hilfe eines Abscheidungsverfahrens wie der chemischen Dampfabscheidung oder der plasmaverstärkten chemischen Dampfabscheidung und Strukturieren der Schicht aus dem Hartmaskenmaterial mit Hilfe von Techniken der Photolithographie und des Ätzens gebildet werden.
  • Danach können ein oder mehr Ätzverfahren durchgeführt werden, um Teile des Materials 505 für die obere Elektrode und des Dielektrikums 504 für den ferroelektrischen Transistor, die nicht von der Maske 601 bedeckt sind, zu entfernen. In Ausführungsformen, in denen das Material 503 für die Floating-Gate-Elektrode eine zweite Metallschicht 510 umfasst, die unterhalb des Dielektrikums 504 für den ferroelektrischen Transistor angeordnet ist, können bei dem Ätzverfahren auch Teile der zweiten Metallschicht 510, die nicht von der Maske 601 bedeckt sind, entfernt werden, so dass die Polysiliziumschicht 509 des Materials 503 für die Floating-Gate-Elektrode freigelegt wird. Teile des Materials 505 für die obere Elektrode, des Dielektrikums 504 für den ferroelektrischen Transistor und der zweiten Metallschicht 510 unterhalb der Maske 601 verbleiben in der Halbleiterstruktur 100 und bilden einen oberen Teil 602 einer Gatestruktur des in der Halbleiterstruktur 500 zu bildenden MFMIS-FET.
  • In machen Ausführungsformen können die ein oder mehr Ätzverfahren, die zum Entfernen des Dielektrikums 504 für den ferroelektrischen Transistor, des Materials 505 für die obere Elektrode und wahlweise der zweiten Metallschicht 510 des Materials 503 für die Floating-Gate-Elektrode verwendet werden, ein oder mehr reaktive Ionenätzverfahren umfassen, wobei Parameter des reaktiven Ionenätzens wie beispielsweise eine Zusammensetzung eines verwendeten Ätzgases, sowie eine Radiofrequenzleistung und/oder eine Vorspannung verändert werden, damit man eine Ätzung der verschiedenen Materialien, die in dem Material 505 für die obere Elektrode, dem Dielektrikum 504 für den ferroelektrischen Transistor und der zweiten Metallschicht 510 vorhanden sind, erhält.
  • Die Polysiliziumschicht 509 des Materials 503 für die Floating-Gate-Elektrode kann bei den ein oder mehr Ätzverfahren als eine Ätzstoppschicht verwendet werden. Am Ende der ein oder mehr Ätzverfahren können die Parameter des reaktiven Ionenätzens so angepasst sein, dass das Dielektrikum 504 für den ferroelektrischen Transistor und/oder das Metall der zweiten Metallschicht 510 relativ zu Polysilizium selektiv entfernt werden, so dass nur eine relativ kleine Menge des Polysiliziums in der Polysiliziumschicht 509 entfernt wird und die Polysiliziumschicht 509 als eine Ätzstoppschicht verwendet wird.
  • 7 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 500 in einem späteren Stadium des Herstellungsverfahrens. Nach dem ersten Strukturierungsverfahren kann die Maske 601 mit Hilfe eines Ätzverfahrens entfernt werden. Danach kann über der Halbleiterstruktur eine erste Ummantelungsschicht 701 abgeschieden werden. Die erste Ummantelungsschicht 701 kann ein elektrisch isolierendes Material wie beispielsweise Siliziumdioxid enthalten und sie kann mit Hilfe von Abscheidungstechniken wie der chemischen Dampfabscheidung und/oder der plasmaverstärkten chemischen Dampfabscheidung gebildet werden.
  • In manchen Ausführungsformen kann die erste Ummantelungsschicht 701 eine Dicke haben, die kleiner ist als eine Gesamtdicke des Dielektrikums 504 für den ferroelektrischen Transistor, des Materials 505 für die obere Elektrode und der zweiten Metallschicht 510, die einer Gesamthöhe des oberen Teils 602 der in der 7 dargestellten Gatestruktur entspricht. In anderen Ausführungsformen kann eine Dicke der ersten Ummantelungsschicht 701 größer als die Höhe des oberen Teils 602 der Gatestruktur sein, so dass man ein vollständiges Auffüllen von Bereichen neben dem oberen Teil der Gatestruktur 602 erhält. In solchen Ausführungsformen kann die erste Ummantelungsschicht 701 Merkmale haben, die denen bekannter Feldoxide, die bei der Herstellung integrierter Schaltkreise verwendet werden, entsprechen.
  • Die erste Ummantelungsschicht 701 umfasst Teile, die sich auf Seitenwänden des oberen Teils 602 der Gatestruktur befinden, sowie Teile, die über dem oberen Teil 602 der Gatestruktur und Teilen der Oberfläche der Polysiliziumschicht 509 des Materials 503 für die Floating-Gate-Elektrode, die neben dem oberen Teil 602 der Gatestruktur freiliegen, angeordnet sind.
  • 8 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 500 in einem späteren Stadium des Herstellungsverfahrens. Nach der Abscheidung der ersten Ummantelungsschicht 701 kann ein zweites Strukturierungsverfahren durchgeführt werden. Bei dem zweiten Strukturierungsverfahren kann über der Halbleiterstruktur 500 eine weitere Hartmaske 801 gebildet werden. Ähnlich wie die Hartmaske 601 kann die Hartmaske 801 durch Abscheiden einer Schicht aus einem Hartmaskenmaterial über der Halbleiterstruktur 500 und Strukturieren der Schicht aus dem Hartmaskenmaterial mit Hilfe von Techniken der Photolithographie und des Ätzens gebildet werden. Ein Material der Hartmaske 801 kann so ausgewählt werden, dass das Material der ersten Ummantelungsschicht 701 relativ zu dem Material der Hartmaske 801 selektiv geätzt werden kann. Insbesondere kann die Hartmaske 801 in Ausführungsformen, in denen die erste Ummantelungsschicht 701 Siliziumdioxid enthält, Siliziumnitrid enthalten.
  • Wie in 8 dargestellt, kann sich die Hartmaske 801 über dem oberen Teil 602 der Gatestruktur befinden und sie kann eine Ausdehnung in der Kanallängenrichtung 114 haben, die größer als eine Ausdehnung 804 des oberen Teils 602 der Gatestruktur in der Kanallängenrichtung 114 ist. Zusätzlich kann eine Ausdehnung der Hartmaske 801 in der Kanalbreitenrichung 115 (die zu der Zeichenebene der 8 senkrecht ist) größer als eine Ausdehnung des oberen Teils 602 der Gatestruktur in der Kanalbreitenrichtung 115 sein. Dadurch kann die Hartmaske 801 Teile der ersten Ummantelungsschicht 701 sowie Teile des Gateisoliermaterials 502 und des Materials 503 für die Floating-Gate-Elektrode, die sich neben dem oberen Teil 602 der Gatestruktur befinden, bedecken.
  • Nach dem Bilden der Maske 801 können ein oder mehr Ätzverfahren durchgeführt werden, die dafür ausgelegt sind, das Material 503 für die Floating-Gate-Elektrode und das Gateisoliermaterial 502 zu entfernen. In manchen Ausführungsformen können die ein oder mehr Ätzverfahren einen oder mehrere reaktive Ionenätzverfahren umfassen. Die ein oder mehr Ätzverfahren können beendet werden, sobald der Teil des Halbleitermaterials des Substrats 101 in dem aktiven Gebiet 102 an der Oberfläche der Halbleiterstruktur 500 freiliegt.
  • Teile des Materials 503 für die Floating-Gate-Elektrode und des Gateisoliermaterials 502, die während der ein oder mehr Ätzverfahren von der Maske 801 bedeckt sind, können in der Halbleiterstruktur 500 verbleiben und einen unteren Teil 802 der Gatestruktur des in der Halbleiterstruktur 500 zu bildenden MFMIS-FET bilden. In 8 ist die Gatestruktur, die sowohl den oberen Teil 602 als auch den unteren Teil 802 umfasst, durch das Bezugszeichen 803 bezeichnet.
  • Teile der ersten Ummantelungsschicht 701, die von der Maske 801 bedeckt sind, können ebenfalls in der Halbleiterstruktur 500 verbleiben.
  • Die Abmessungen des unteren Teils 802 der Gatestruktur 803 sind durch die Ausdehnung der Maske 801 festgelegt. Deshalb ist eine Ausdehnung 805 des unteren Teils 802 der Gatestruktur 803 in der Kanallängenrichtung 114 größer als eine Ausdehnung 804 des oberen Teils 602 der Gatestruktur 803 in der Kanallängenrichtung. Deshalb hat eine obere Elektrode der Gatestruktur 803, die durch Teile des Materials 505 für die obere Elektrode, die bei dem ersten Strukturierungsprozess nicht entfernt wurden, bereitgestellt wird, eine kleinere Ausdehnung in der Kanallängenrichtung 114 als eine Floating-Gate-Elektrode, die durch den Teil des Materials 503 für die Floating-Gate-Elektrode, der bei dem zweiten Strukturierungsverfahren nicht entfernt wurde, bereitgestellt wird.
  • Entsprechend kann eine Ausdehnung des oberen Teils 602 der Gatestruktur 803 in der Kanalbreitenrichtung 115 und somit eine Ausdehnung der oberen Elektrode in der Kanalbreitenrichtung 115 kleiner als eine Ausdehnung des unteren Teils 802 der Gatestruktur 803 und somit eine Ausdehnung der Floating-Gate-Elektrode in der Kanalbreitenrichtung 115 sein. Deshalb kann ähnlich wie in den oben mit Bezug auf die 1–4 beschriebenen Ausführungsformen eine projizierte Fläche der oberen Elektrode auf eine Ebene, die zu der Dickenrichtung 116 der Halbleiterstruktur 101 senkrecht ist, kleiner als eine projizierte Fläche der Floating-Gate-Elektrode auf die Ebene sein.
  • 9 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 500 in einem späteren Stadium des Herstellungsverfahrens. Nach dem zweiten Strukturierungsverfahren kann die Maske 801 entfernt werden. Ähnlich wie das oben beschriebene Entfernen der Maske 601 kann dies mit Hilfe eines Ätzverfahrens geschehen, das dafür ausgelegt ist, das Material der Maske 801 relativ zu anderen Materialien in der Halbleiterstruktur 500, insbesondere relativ zu den Materialien der ersten Ummantelungsschicht 701 und des Substrats 101, selektiv zu entfernen.
  • Danach kann über der Halbleiterstruktur 500 eine zweite Ummantelungsschicht 901 abgeschieden werden. Die zweite Ummantelungsschicht 901 kann aus einem Material gebildet werden, das relativ zu dem Material der ersten Ummantelungsschicht 701 selektiv geätzt werden kann. Beispielsweise kann die zweite Ummantelungsschicht 901 in Ausführungsformen, in denen die erste Ummantelungsschicht 701 Siliziumdioxid enthält, Siliziumnitrid enthalten. Die zweite Ummantelungsschicht 901 kann mit Hilfe eines im Wesentlichen isotropen Abscheidungsverfahrens wie beispielsweise der chemischen Dampfabscheidung und/oder der plasmaverstärkten chemischen Dampfabscheidung gebildet werden. Nach der Abscheidung der zweiten Ummantelungsschicht 901 kann ein anisotropes Ätzverfahren durchgeführt werden, um Teile der zweiten Ummantelungsschicht 901 auf der Gatestruktur 803 und im Wesentlichen horizontalen Teilen des Substrats 101 neben der Gatestruktur 803 zu entfernen. Teile der Ummantelungsschicht 901 auf den Seitenwänden der Gatestruktur 803 können, wie in 9 gezeigt, in der Halbleiterstruktur 500 verbleiben und eine Seitenwandabstandshalterstruktur bilden. Außerdem können neben der Gatestruktur 803 ein Sourcegebiet 903 und ein Draingebiet 905 gebildet werden. Das kann mit Hilfe von ein oder mehr Ionenimplantationsverfahren geschehen, bei denen Dotierstoffe in die Halbleiterstruktur 500 eingebracht werden. In manchen Ausführungsformen können Ionenimplantationsverfahren zum Bilden des Sourcegebiets 903 und des Draingebiets 905 sowohl vor der Abscheidung der zweiten Ummantelungsschicht 901 als auch nach dem Entfernen von Teilen der zweiten Ummantelungsschicht 901 über im Wesentlichen horizontalen Teilen der Halbleiterstruktur 500 durchgeführt werden, damit man neben der Gatestruktur 803 wie in 9 schematisch dargestellt ein gewünschtes Dotierprofil des Sourcegebiets 903 und des Draingebiets 905 erhält.
  • Teile des aktiven Gebiets 102 unter der Gatestruktur 803 können während der ein oder mehr Ionenimplantationsverfahren, die zum Bilden des Sourcegebiets 903 und des Draingebiets 905 durchgeführt werden, durch die Gatestruktur 803 vor einer Bestrahlung mit Ionen geschützt sein, so dass zwischen dem Sourcegebiet 903 und dem Draingebiet 905 ein Kanalgebiet 904 bereitgestellt wird. Eine Dotierung des Kanalgebiets 904 kann im Wesentlichen der ursprünglichen Dotierung des aktiven Gebiets 102 entsprechen, so dass das Kanalgebiet 904 anders dotiert ist als das Sourcegebiet 903 und das Draingebiet 905.
  • Nach dem Bilden des Sourcegebiets 903 und des Draingebiets 905 kann über der Halbleiterstruktur 500 ein weiteres Zwischenschichtdielektrikum 902 abgeschieden werden und Kontaktöffnungen 402, 403, 404, in denen sich ein elektrisch leitfähiges Material 405 und optional eine Barrierenschicht 406 befinden, können in dem Zwischenschichtdielektrikum 902 gebildet werden. Die mit dem elektrisch leitfähigen Material 405 gefüllten Kontaktöffnungen 402, 403, 404 können elektrische Verbindungen zu dem Sourcegebiet 903, dem Draingebiet 905 und der oberen Elektrode, die durch den Teil des Materials 505 für die obere Elektrode in dem oberen Teil 602 der Gatestruktur 803 gebildet wird, bereitstellen.
  • In manchen Ausführungsformen können Verfahrensschritte, die bei der oben beschriebenen Bildung eines MFMIS-FETs durchgeführt werden, auch bei der Bildung von Logiktransistoren in der gleichen Halbleiterstruktur verwendet werden. Eine Bildung von Logiktransistoren und MFMIS-FETs in der gleichen Halbleiterstruktur kann durchgeführt werden, um in einem integrierten Schaltkreis, der auch Logikschaltkreise umfasst, einen eingebetteten Speicher bereitzustellen, in dem zum Speichern von Datenbits MFMIS-FETs verwendet werden. Im Folgenden werden solche Ausführungsformen mit Bezug auf die 10 und 11 beschrieben.
  • 10 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1000 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Der Einfachheit halber wurden in den 1–4 einerseits und in 10 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende Merkmale aufweisen, und zu ihrer Herstellung können entsprechende Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • Die Halbleiterstruktur 1000 umfasst ein MFMIS-FET-Gebiet 1020 und ein Logiktransistorgebiet 1021, die an einem Substrat 101 gebildet sind. In dem MFMIS-FET-Gebiet 1020 wird ein MFMIS-FET gebildet, wobei die 10 den MFMIS-FET in einem Stadium eines Herstellungsverfahrens zeigt, das dem in 2 gezeigten entspricht. Das MFMIS-FET-Gebiet 1020 umfasst ein aktives Gebiet 102, in dem sich ein Sourcegebiet 104, ein Kanalgebiet 105 und ein Draingebiet 106 befinden. Über dem Kanalgebiet 105 kann sich eine Gateisolierschicht 107 befinden, die eine Teilschicht 108, die aus Siliziumdioxid gebildet sein kann, und eine Teilschicht 109, die aus einem dielektrischen Material mit hoher Dielektrizitätskonstante, das eine größere Dielektrizitätskonstante als Siliziumdioxid hat, gebildet sein kann, umfasst. Außerdem umfasst das MFMIS-FET-Gebiet 1020 eine Floating-Gate-Elektrode 110 und einen Seitenwandabstandshalter 111, der einen Raum 203 oberhalb der Floating-Gate-Elektrode 110 ringförmig umschließt, wobei der Raum 203 in der horizontalen Richtung 114 eine Ausdehnung 305 hat.
  • Das Logiktransistorgebiet 1021 umfasst ein aktives Gebiet 1002, in dem sich ein Sourcegebiet 1004, ein Kanalgebiet 1005 und ein Draingebiet 1006 befinden. Über dem Kanalgebiet 1005 befinden sich eine Gateisolierschicht 1007, die Teilschichten 1008 und 1009 umfasst, und eine Gateelektrodenstruktur 1015, die Teile 1010, 1013 einer Gateelektrode umfasst. In manchen Ausführungsformen kann der Teil 1013 der Gateelektrode eine Dummy-Gate-Elektrode sein, die in späteren Stadien des Herstellungsverfahrens entfernt wird. Neben der Gateelektrodenstruktur 1015 können sich Seitenwandabstandshalter 1011 befinden.
  • Die Halbleiterstruktur 1000 umfasst außerdem eine Grabenisolationsstruktur 103 und ein Zwischenschichtdielektrikum 112.
  • Zum Bilden der oben erwähnten Merkmale der Halbleiterstruktur 1000 können bekannte Techniken der Halbleiterverarbeitung verwendet werden, wobei in dem MFMIS-FET-Gebiet 1020 über der Floating-Gate-Elektrode 110 eine Dummy-Gate-Elektrode ähnlich der oben mit Bezug auf die 1 beschriebenen Dummy-Gate-Elektrode 113 gebildet werden kann. Die Gateisolierschichten 107, 1007, die Floating-Gate-Elektrode 110, die Dummy-Gate-Elektrode des MFMIS-FET-Gebiets 1020 und die Teile 1010, 1013 der Gateelektrode in dem Logiktransistorgebiet 1021 können durch Strukturieren eines gemeinsamen Gatestapels mit Hilfe eines Strukturierungsverfahrens, das eine Photolithographie und ein Ätzen umfasst, gebildet werden.
  • Somit können die Teilschichten 108, 1008 der Gateisolierschichten 107, 1007 aus im Wesentlichen dem gleichen Material gebildet sein und die Teilschichten 109, 1009 können aus im Wesentlichen dem gleichen Material gebildet sein. Außerdem kann der Teil 1010 der Gateelektrode in dem Logiktransistorgebiet 1021 aus im Wesentlichen dem gleichen Material gebildet sein wie die Floating-Gate-Elektrode 110 und der Teil 1013 der Gateelektrode kann aus im Wesentlichen dem gleichen Material gebildet sein wie die Dummy-Gate-Elektrode in dem MFMIS-FET-Gebiet 1020.
  • Die Seitenwandabstandshalter 111, 1011 können aus einer gemeinsamen Schicht aus einem Seitenwandabstandshaltermaterial gebildet werden, die im Wesentlichen isotrop über die Halbleiterstruktur 1000 abgeschieden werden kann und zum Bilden der Seitenwandabstandshalter 111, 1011 anisotrop geätzt werden kann.
  • In Ausführungsformen, in denen der in dem Logiktransistorgebiet 1021 zu bildende Logiktranstor und der in dem MFMIS-FET-Gebiet 1020 zu bildende MFMIS-FET Transistoren des gleichen Typs (P-Kanal bzw. N-Kanal) sind, können zum Dotieren der aktiven Gebiete 102 und 1002 gemeinsame Ionenimplantationsverfahren verwendet werden. In anderen Ausführungsformen kann eines von dem MFMIS-FET-Gebiet 1020 und dem Logiktransistorgebiet 1021 mit einer Maske, beispielsweise einer Fotolackmaske, bedeckt werden, während Ionen in das andere von dem MFMIS-FET-Gebiet 1020 und dem Logiktransistorgebiet 1021 implantiert werden, um einen MFMIS-FET und einen Logiktransistor verschiedenen Typs zu bilden.
  • Wie oben mit Bezug auf 2 beschrieben, kann die in dem MFMIS-FET-Gebiet 1020 bereitgestellte Dummy-Gate-Elektrode entfernt werden, um oberhalb der Floating-Gate-Elektrode 110 den Raum 203 bereitzustellen. Dabei kann das Logiktransistorgebiet 1021 mit einer Hartmaske 1014 bedeckt sein, so dass der Teil 1013 der Gateelektrode nicht entfernt wird. Merkmale der Hartmaske 1014 können denen von Hartmasken entsprechen, die in konventionellen Gateaustauschverfahren verwendet werden, bei denen ein zweifaches Entfernen von Polysilizium durchgeführt wird, und in denen Gateelektroden von N-Kanal Transistoren und P-Kanal Transistoren separat hergestellt werden, verwendet werden.
  • Danach können, wie oben mit Bezug auf 2 beschrieben, ein Dielektrikum 201 für einen ferroelektrischen Transistor und ein elektrisch leitfähiges Material 202 über der Halbleiterstruktur 1000 abgeschieden werden, wobei der Teil des Dielektrikums 201 für den ferroelektrischen Transistor in dem Raum 203 eine Vertiefung 204 aufweist, so dass sich ein Teil des elektrisch leitfähigen Materials 202 in dem Raum 203 befindet.
  • Danach kann die Verarbeitung der Halbleiterstruktur wie oben mit Bezug auf die 3a, 3b und 4 beschrieben fortgesetzt werden. In manchen Ausführungsformen kann ein weiteres Austauschgateverfahren durchgeführt werden, um den Teil 1013 der Gateelektrode durch einen endgültigen Teil der Gateelektrode des in dem Logiktransistorgebiet 1021 zu bildenden Logiktransistors zu ersetzen, beispielsweise vor der Abscheidung eines weiteren Zwischenschichtdielektrikums und einer Bildung von Kontaktöffnungen wie oben mit Bezug auf die 4 beschrieben. Dabei kann das MFMIS-FET-Gebiet 1020 von einer Hartmaske ähnlich der Hartmaske 1014 bedeckt werden.
  • In anderen Ausführungsformen kann vor dem Bilden der Hartmaske 1014 über dem Logiktransistorgebiet 1021 und dem Entfernen der Dummy-Gate-Elektrode von dem MFMIS-FET-Gebiet 1020 ein Austauschgateverfahren zum Ersetzen des Teils 1013 der Gateelektrode in dem Logiktransistorgebiet durch einen endgültigen Teil der Gateelektrode des Logiktransistors, der, in Verbindung mit dem Teil 1010 der Gateelektrode die Gateelektrode 1015 des Logiktransistors bereitstellt, durchgeführt werden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf 11 beschrieben. Der Einfachheit halber wurden in den 5–9 einerseits und in 11 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende Merkmale aufweisen, und zu ihrer Herstellung können entsprechende Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 11 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1100 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 1100 umfasst ein MFMIS-FET-Gebiet 1120 und ein Logiktransistorgebiet 1121, die an einem Substrat 101 gebildet sind. In dem MFMIS-FET-Gebiet 1120 wird ein MFMIS-FET gebildet und in dem Logiktransistorgebiet 1121 wird ein Logiktransistor gebildet. Eine Flachgrabenisolationsstruktur 103 stellt eine elektrische Isolation zwischen dem MFMIS-FET-Gebiet 1120 und dem Logiktransistorgebiet 1121 sowie zwischen den Gebieten 1120, 1121 und anderen Schaltkreiselementen (nicht gezeigt) in der Halbleiterstruktur 1100 bereit.
  • Das MFMIS-FET-Gebiet 1120 umfasst ein aktives Gebiet 102. Über dem aktiven Gebiet 102 befindet sich eine Gatestruktur 803. Die Gatestruktur 803 umfasst einen unteren Teil 802 und einen oberen Teil 602, wobei das Bezugszeichen 804 eine Ausdehnung des oberen Teils 602 in einer horizontalen Richtung 114 bezeichnet und das Bezugszeichen 805 eine Ausdehnung des unteren Teils 802 In der horizontalen Richtung 114 bezeichnet. Über und neben dem oberen Teil 602 der Gatestruktur 803 befindet sich ein Teil einer Ummantelungsschicht 701.
  • Das Logiktransistorgebiet 1121 umfasst ein aktives Gebiet 1102. Über dem aktiven Gebiet befindet sich eine Gatestruktur 1103, über der sich ein anderer Teil der Ummantelungsschicht 701 befinden kann.
  • Die Gatestrukturen 803, 1103 können unter Verwendung von Techniken wie den oben mit Bezug auf die 5–8 beschriebenen gebildet werden. Die Gatestrukturen 803, 1103 können aus einem gemeinsamen Gatestapel gebildet werden, der Merkmale hat, die denen des oben mit Bezug auf 5 beschriebenen Gatestapels 501 entsprechen. Somit können der untere Teil 802 der Gatestruktur 803 und die Gatestruktur 1103 Teile eines Gateisoliermaterials 502, das Teilschichten 506, 507 umfasst, und eines Materials 503 für eine Floating-Gate-Elektrode, die eine Metallschicht 508 und eine Polysiliziumschicht 509 enthält, umfassen.
  • Der obere Teil 602 der Gatestruktur 803 kann Teile eines Dielektrikums 504 für einen ferroelektrischen Transistor und eines Materials 505 für eine obere Elektrode, das eine Metallschicht 512 und eine Polysiliziumschicht 513 enthält, umfassen. Optional kann auch eine zweite Metallschicht 510 des Materials 503 für die Floating-Gate-Elektrode bereitgestellt werden.
  • Nach dem Bilden des Gatestapels kann ein erstes Strukturierungsverfahren wie oben mit Bezug auf 6 beschrieben durchgeführt werden. Bei dem ersten Strukturierungsverfahren können, zusätzlich zum Entfernen von Teilen des Dielektrikums 504 für den ferroelektrischen Transistor, des Materials 505 für die obere Elektrode und wahlweise der zweiten Metallschicht 510 des Materials 503 für die Floating-Gate-Elektrode über dem MFMIS-FET-Gebiet 1120, das wie oben mit Bezug auf 6 beschrieben durchgeführt werden kann, auch Teile dieser Materialien über dem Logiktransistorgebiet 1121 entfernt werden.
  • Danach kann die Ummantelungsschicht 701 wie oben mit Bezug auf 7 beschrieben über der Halbleiterstruktur 1100 abgeschieden werden.
  • Dann kann, wie oben mit Bezug auf 8 beschrieben, ein zweites Strukturierungsverfahren durchgeführt werden. Bei dem zweiten Strukturierungsverfahren kann eine Maske 801 verwendet werden. Zusätzlich zu dem oben mit Bezug auf 8 beschriebenem Abdecken des oberen Teils 602 der Gatestruktur 803 und von Teilen der Ummantelungsschicht 701 neben dem oberen Teil 602 der Gatestruktur, kann sich ein Teil der Maske 801 über Teilen des Logiktransistorgebiets 1121 befinden, in denen die Gatestruktur 1103 des Logiktransistors gebildet werden soll. Danach können ein oder mehr Ätzverfahren, die dafür ausgelegt sind, das Material der Ummantelungsschicht 701, das Materials 503 für die Floating-Gate-Elektrode und das Gateisolationsmaterial 502 zu entfernen, durchgeführt werden, damit man eine Anordnung wie die in 11 gezeigte erhält.
  • Somit können der untere Teil 802 der an dem MFMIS-FET-Gebiet 1120 gebildeten Gatestruktur 803 und die an dem Logiktransistorgebiet 1121 gebildete Gatestruktur 1103 in einem gemeinsamen Strukturierungsverfahren aus dem gleichen Gatestapel gebildet werden.
  • Danach kann die Verarbeitung der Halbleiterstruktur 1100 wie oben mit Bezug auf 9 beschrieben fortgesetzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 5877977 [0004]

Claims (28)

  1. Eine Vorrichtung, die umfasst: ein Halbleitersubstrat mit einem Sourcegebiet, einem Draingebiet und einem Kanalgebiet, wobei das Kanalgebiet zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist; eine Gateisolierschicht, die sich über dem Kanalgebiet befindet, eine Floating-Gate-Elektrode, die sich über der Gateisolierschicht befindet; eine Schicht aus ferroelektrischem Material, die sich über der Floating-Gate-Elektrode befindet; und eine obere Elektrode, die sich über der Schicht aus ferroelektrischem Material befindet; wobei eine projizierte Fläche der oberen Elektrode auf eine Ebene, die zu einer Dickenrichtung des Halbleitersubstrats senkrecht ist, kleiner ist als eine projizierte Fläche der Floating-Gate-Elektrode auf die Ebene.
  2. Die Vorrichtung gemäß Anspruch 1, wobei die Schicht aus ferroelektrischem Material ein Oxid, das mindestens eines von Hafnium und Zirkonium enthält, umfasst.
  3. Die Vorrichtung gemäß Anspruch 1 oder 2, wobei die obere Elektrode Titannitrid enthält.
  4. Die Vorrichtung gemäß einem der Ansprüche 1 bis 3, wobei eine Ausdehnung der oberen Elektrode in einer Kanallängenrichtung von dem Sourcegebiet zu dem Draingebiet kleiner ist als eine Ausdehnung der Floating-Gate-Elektrode in der Kanallängenrichtung.
  5. Die Vorrichtung gemäß Anspruch 4, wobei eine Ausdehnung der oberen Elektrode in einer Kanalbreitenrichtung, die zu der Dickenrichtung des Halbleitersubstrats und der Kanallängenrichtung senkrecht ist, kleiner ist als eine Ausdehnung der Floating-Gate-Elektrode in der Kanalbreitenrichtung.
  6. Die Vorrichtung gemäß einem der Ansprüche 1 bis 5, wobei die Schicht aus ferroelektrischem Material Hafniumdioxid enthält.
  7. Die Vorrichtung gemäß einem der Ansprüche 1 bis 6, wobei die Floate-Gate-Elektrode mindestens eines von Tantalnitrid, Titannitrid und Polysilizium enthält.
  8. Die Vorrichtung gemäß einem der Ansprüche 1 bis 7, wobei die Gateisolierschicht ein Material enthält, das eine größere Dielektrizitätskonstante als Siliziumdioxid hat.
  9. Die Vorrichtung gemäß einem der Ansprüche 1 bis 8, wobei sich die obere Elektrode in einer Vertiefung der Schicht aus ferroelektrischem Material befindet.
  10. Die Vorrichtung gemäß Anspruch 9, die zusätzlich einen Seitenwandabstandshalter neben der Floating-Gate-Elektrode umfasst, wobei sich der Seitenwandabstandshalter in der Dickenrichtung des Halbleitersubstrats über die Floating-Gate-Elektrode hinaus erstreckt, und wobei die Schicht aus ferroelektrischem Material einen Teil, der zwischen der oberen Elektrode und dem Seitenwandabstandshalter angeordnet ist, umfasst.
  11. Die Vorrichtung gemäß einem der Ansprüche 1 bis 8, die zusätzlich eine erste Ummantelungsschicht umfasst, wobei die erste Ummantelungsschicht einen ersten Teil, der über der Floating-Gate-Elektrode und neben der oberen Elektrode angeordnet ist, umfasst.
  12. Die Vorrichtung gemäß Anspruch 11, wobei die erste Ummantelungsschicht zusätzlich einen zweiten Teil, der über der oberen Elektrode angeordnet ist, umfasst.
  13. Die Vorrichtung gemäß einem der Ansprüche 11 und 12, wobei jede von der Floating-Gate-Elektrode und der oberen Elektrode eine Titannitridschicht und eine Polysiliziumschicht umfasst, wobei die Polysiliziumschicht über der Titannitridschicht angeordnet ist.
  14. Die Vorrichtung gemäß einem der Ansprüche 11 bis 13, die zusätzlich eine zweite Ummantelungsschicht umfasst, wobei sich die zweite Ummantelungsschicht über dem Sourcegebiet und dem Draingebiet und neben der Floating-Gate-Elektrode befindet.
  15. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur, wobei die Halbleiterstruktur umfasst: ein Substrat, wobei das Substrat ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist, umfasst; eine Gateisolierschicht und eine Floating-Gate-Elektrode, die über dem Kanalgebiet angeordnet sind, und einen Seitenwandabstandshalter, der neben der Floating-Gate-Elektrode angeordnet ist und sich in einer Dickenrichtung des Substrats über die Floating-Gate-Elektrode hinaus erstreckt, so dass sich über die Floating-Gate-Elektrode ein Raum befindet, der von dem Seitenwandabstandshalter ringförmig umschlossen wird; wobei das Verfahren außerdem umfasst: Abscheiden eines Dielektrikums für einen ferroelektrischen Transistor über die Halbleiterstruktur, wobei das Dielektrikum für den ferroelektrischen Transistor einen Teil in dem Raum über der Floating-Gate-Elektrode, der eine Vertiefung aufweist, umfasst und sich zumindest ein Teil der Vertiefung in den Raum über der Floating-Gate-Elektrode erstreckt; Abscheiden eines elektrisch leitfähigen Materials, wobei das elektrisch leitfähige Material die Vertiefung füllt; und Entfernen von Teilen des elektrisch leitfähigen Materials und des Dielektrikums für den ferroelektrischen Transistor außerhalb des Raums über der Floating-Gate-Elektrode.
  16. Das Verfahren gemäß Anspruch 15, wobei die Gateisolierschicht ein Material mit hoher Dielektrizitätskonstante umfasst, das eine größere Dielektrizitätskonstante als Siliziumdioxid hat, und die Floating-Gate-Elektrode mindestens eines von Tantalnitrid, Titannitrid und Polysilizium enthält.
  17. Das Verfahren gemäß einem der Ansprüche 15 und 16, wobei das Dielektrikum für den ferroelektrischen Transistor ein Oxid enthält, das mindestens eines von Hafnium und Zirkonium enthält, und wobei die Abscheidung des Dielektrikums für den ferroelektrischen Transistor ein Durchführen eines Atomlagenabscheidungsverfahrens umfasst.
  18. Das Verfahren gemäß einem der Ansprüche 15 bis 17, wobei das elektrisch leitfähige Material Titannitrid enthält und wobei die Abscheidung des elektrisch leitfähigen Materials ein Durchführen eines Atomlagenabscheidungsverfahrens umfasst.
  19. Das Verfahren gemäß einem der Ansprüche 15 bis 18, wobei das Entfernen von Teilen des elektrisch leitfähigen Materials und des Dielektrikums für den ferroelektrischen Transistor außerhalb des Raums über der Floating-Gate-Elektrode ein Durchführen eines chemisch-mechanischen Polierverfahrens umfasst.
  20. Das Verfahren gemäß einem der Ansprüche 15 bis 19, das zusätzlich ein Bilden eines Logiktransistors, der eine Gatestruktur aufweist, umfasst, wobei zumindest Teile der Gatestruktur des Logiktransistors aus einem gleichen Gatestapel gebildet werden wie die Gateisolierschicht und die Floating-Gate-Elektrode.
  21. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur, wobei die Halbleiterstruktur ein Halbleitersubstrat und einen Gatestapel umfasst, wobei der Gatestapel ein Gateisoliermaterial über dem Substrat, ein Material für eine Floating-Gate-Elektrode über dem Gateisoliermaterial, ein Dielektrikum für einen ferroelektrischen Transistor über dem Material für die Floating-Gate-Elektrode und ein Material für eine obere Elektrode über dem Dielektrikum für den ferroelektrischen Transistor umfasst; Durchführen eines ersten Strukturierungsverfahrens, wobei bei dem ersten Strukturierungsverfahren Teile des Materials für die obere Elektrode und des Dielektrikums für den ferroelektrischen Transistor entfernt werden, Teile des Materials für die obere Elektrode und des Dielektrikums für den ferroelektrischen Transistor, die bei dem ersten Strukturierungsverfahren nicht entfernt werden, einen oberen Teil einer Gatestruktur bilden und Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials, die nicht von dem oberen Teil der Gatestruktur bedeckt sind, in der Halbleiterstruktur verbleiben; und Durchführen eines zweiten Strukturierungsverfahrens, wobei bei dem zweiten Strukturierungsverfahren Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials entfernt werden, und Teile des Materials für die Floating-Gate-Elektrode und des Gateisoliermaterials, die bei dem zweiten Strukturierungsverfahren nicht entfernt werden, einen unteren Teil der Gatestruktur bilden; wobei eine projizierte Fläche des oberen Teils der Gatestruktur auf eine Ebene, die zu einer Dickenrichtung des Substrats senkrecht ist, kleiner ist als eine projizierte Fläche des unteren Teils der Gatestruktur auf die Ebene.
  22. Das Verfahren gemäß Anspruch 21, das zusätzlich umfasst, dass nach dem ersten Strukturierungsverfahren und vor dem zweiten Strukturierungsverfahren eine erste Ummantelungsschicht über der Halbleiterstruktur abgeschieden wird.
  23. Das Verfahren gemäß Anspruch 22, das zusätzlich umfasst, dass nach dem zweiten Strukturierungsverfahren eine zweite Ummantelungsschicht über der Halbleiterstruktur abgeschieden wird.
  24. Das Verfahren gemäß einem der Ansprüche 21 bis 23, wobei das Dielektrikum für den ferroelektrischen. Transistor ein Oxid enthält, das mindestens eines von Hafnium und Zirkonium enthält.
  25. Das Verfahren gemäß einem der Ansprüche 21 bis 24, wobei das Material für die Floating-Gate-Elektrode eine erste Metallschicht und eine Polysiliziumschicht umfasst.
  26. Das Verfahren gemäß Anspruch 25, wobei das Material für die Floating-Gate-Elektrode außerdem eine zweite Metallschicht umfasst, wobei die Polysiliziumschicht zwischen der ersten Metallschicht und der zweiten Metallschicht angeordnet ist.
  27. Das Verfahren gemäß einem der Ansprüche 21 bis 26, wobei das Material für die obere Elektrode eine Metallschicht und eine Polysiliziumschicht umfasst.
  28. Das Verfahren gemäß einem der Ansprüche 21 bis 27, das zusätzlich ein Bilden eines Logiktransistors, der eine Gatestruktur aufweist, umfasst, wobei zumindest Teile der Gatestruktur des Logiktransistors aus dem Gatestapel gebildet werden.
DE102015213529.2A 2014-08-26 2015-07-17 Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung Active DE102015213529B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/468,839 2014-08-26
US14/468,839 US20160064510A1 (en) 2014-08-26 2014-08-26 Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof

Publications (2)

Publication Number Publication Date
DE102015213529A1 true DE102015213529A1 (de) 2016-03-03
DE102015213529B4 DE102015213529B4 (de) 2023-10-26

Family

ID=55312431

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015213529.2A Active DE102015213529B4 (de) 2014-08-26 2015-07-17 Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung

Country Status (2)

Country Link
US (3) US20160064510A1 (de)
DE (1) DE102015213529B4 (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10249756B2 (en) 2016-11-29 2019-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory and logic circuit having FETs with ferroelectric layer and manufacturing methods thereof
US10686072B2 (en) * 2016-12-14 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing methods thereof
DE102016015010A1 (de) * 2016-12-14 2018-06-14 Namlab Ggmbh Integrierte Schaltung, die eine ferroelektrische Speicherzelle enthält, und ein Herstellungsverfahren dafür
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
KR20180131118A (ko) 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10460788B2 (en) 2017-10-27 2019-10-29 Ferroelectric Memory Gmbh Memory cell and methods thereof
US11152482B2 (en) 2018-01-12 2021-10-19 Intel Corporation Antiferroelectric gate dielectric transistors and their methods of fabrication
US10790366B2 (en) 2018-01-24 2020-09-29 Globalfoundries Singapore Pte. Ltd. Devices with lower resistance and improved breakdown and method for producing the same
US10522614B2 (en) * 2018-02-23 2019-12-31 Globalfoundries Singapore Pte. Ltd. Method to fabricate capacitance-matching FET and related device
FR3082658A1 (fr) * 2018-06-15 2019-12-20 Stmicroelectronics (Crolles 2) Sas Transistor fefet
US10916636B2 (en) * 2019-02-15 2021-02-09 United Microelectronics Corp. Method of forming gate
CN113948520A (zh) * 2019-03-26 2022-01-18 湘潭大学 一种氧化铪基铁电电容及其制备方法
US11107901B2 (en) 2019-04-03 2021-08-31 Sandisk Technologies Llc Charge storage memory device including ferroelectric layer between control gate electrode layers and methods of making the same
KR20200133842A (ko) * 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
US11469251B2 (en) 2019-05-15 2022-10-11 Sandisk Technologies Llc Memory device using a multilayer ferroelectric stack and method of forming the same
US20210005728A1 (en) * 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
DE102020100777A1 (de) * 2019-08-30 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Analoge nichtflüchtige Speichervorrichtung unter Verwendung eines polyferroelektrischen Films mit zufälligen Polarisationsrichtungen
US11380708B2 (en) * 2019-08-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferroelectric film with random polarization directions
CN111081761B (zh) * 2019-12-16 2022-05-03 电子科技大学 具有抗辐射加固结构的低功耗晶体管器件及其制备方法
US11404569B2 (en) * 2019-12-17 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure to increase switching performance of ferroelectric memory device
US11289602B2 (en) * 2020-01-03 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FeFET of 3D structure for capacitance matching
US11424268B2 (en) * 2020-01-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11309398B2 (en) * 2020-04-01 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method for the semiconductor device
KR20210143076A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
US11610999B2 (en) * 2020-06-10 2023-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Floating-gate devices in high voltage applications
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US11706928B2 (en) * 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
JP2022077593A (ja) * 2020-11-12 2022-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11769815B2 (en) * 2021-03-05 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier barrier layer for tuning a threshold voltage of a ferroelectric memory device
TWI775427B (zh) 2021-05-07 2022-08-21 財團法人工業技術研究院 鐵電記憶體
KR20230021517A (ko) * 2021-08-05 2023-02-14 삼성전자주식회사 반도체 소자, 반도체 소자 어레이 구조, 반도체 소자를 포함하는 뉴로모픽 회로 및 뉴로모픽 회로를 포함하는 컴퓨팅 장치
US11527649B1 (en) * 2021-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor devices and methods for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877977A (en) 1996-09-10 1999-03-02 National Semiconductor Corporation Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
JP2002110932A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2002313966A (ja) 2001-04-16 2002-10-25 Yasuo Tarui トランジスタ型強誘電体不揮発性記憶素子とその製造方法
US6781184B2 (en) * 2001-11-29 2004-08-24 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
US6828160B2 (en) 2002-06-11 2004-12-07 Winbond Electronics Corporation Method of forming ferroelectric random access memory cell
US7008833B2 (en) 2004-01-12 2006-03-07 Sharp Laboratories Of America, Inc. In2O3thin film resistivity control by doping metal oxide insulator for MFMox device applications
US7329548B2 (en) 2005-08-30 2008-02-12 Sharp Laboratories Of America, Inc. Integration processes for fabricating a conductive metal oxide gate ferroelectric memory transistor
JP4928890B2 (ja) 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
KR100770700B1 (ko) * 2006-11-06 2007-10-30 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR20090017857A (ko) 2007-08-16 2009-02-19 삼성전자주식회사 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법
KR101443063B1 (ko) 2008-07-17 2014-09-24 삼성전자주식회사 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US20100163952A1 (en) * 2008-12-31 2010-07-01 Chia-Hong Jan Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
JP2015056485A (ja) 2013-09-11 2015-03-23 株式会社東芝 半導体記憶装置およびその動作方法
US9299799B2 (en) * 2014-06-10 2016-03-29 International Business Machines Corporation Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877977A (en) 1996-09-10 1999-03-02 National Semiconductor Corporation Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure

Also Published As

Publication number Publication date
DE102015213529B4 (de) 2023-10-26
US20180151577A1 (en) 2018-05-31
US9865608B2 (en) 2018-01-09
US20160064510A1 (en) 2016-03-03
US20160268271A1 (en) 2016-09-15
US11424253B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
DE102015213529B4 (de) Vorrichtung mit einer Floating-Gate-Elektrode und einer Schicht aus ferroelektrischem Material und Verfahren zu ihrer Herstellung
DE102015210492B4 (de) Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst, und Verfahren zu ihrer Herstellung
DE102015216902B4 (de) Verfahren, das einen Austausch einer Dummy-Gate-Struktur durch eine Gate-Struktur, die ein ferroelektrisches Material enthält, umfasst und zugehörige Halbleiterstruktur
DE102015213498B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur, die ein ferroelektrisches Material enthält und Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst
DE102015017252B3 (de) Halbleiterstruktur, die Kondensatoren mit verschiedenen Kondensatordielektrika umfasst, und Verfahren zu ihrer Herstellung
DE102018207344B4 (de) Verfahren zum Bilden von vertikalen Feldeffekttransistoren mit selbstausgerichteten Gates und Gateerweiterungen um die sich ergebende Struktur
DE102020118388A1 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102017115340A1 (de) Halbleiter-bauelement und herstellungsverfahren dafür
DE102016114573A1 (de) Dreidimensionale Halbleitervorrichtungen
DE102019107906A1 (de) Untere Elektrodenstruktur in Speichervorrichtungen
DE102020130975A1 (de) Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
DE102016100562A1 (de) Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats
DE102019104255B4 (de) Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
DE102020128755A1 (de) Speicherarray-treppenstruktur
DE112014004903T5 (de) Speicherstruktur mit selbstausrichtenden Floating- und Control-Gates und zugehörige Verfahren
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102020133751A1 (de) Speicherarray-isolationsstrukturen
DE102021112578A1 (de) Speicherbauelement und verfahren zum bilden davon
DE102021110431A1 (de) Dreidimensionale Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE112016003929B9 (de) Verfahren zum Herstellen eines ferroelektrischen Direktzugriffsspeichers auf vorstrukturierter Bodenelektrode und Oxidationsbarriere
DE102022100335A1 (de) Dünnschichttransistor mit einer wasserstoff-blockierenden dielektrischen sperrschicht und verfahren zu dessen herstellung
DE102021105045A1 (de) Speichermatrix und verfahren zu deren herstellung
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102022102950A1 (de) Zugriffstransistoren mit u-förmigem kanal und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division