CN117080243A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法，在制作MTI(第二沟槽结构)和STI(第一沟槽隔离结构)时，将MTI放在STI的区域内，使得MTI的顶角部分被STI内的氧化物层包围，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，能有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。
Description
技术领域
本发明是关于半导体器件及工艺技术领域，特别是关于一种半导体器件及其制作方法。
背景技术
现有的半导体器件，如图1所示，其沟槽结构MTI的顶角部分的阻挡层较薄甚至存在部分缺失的情况，这样会导致沟槽结构MTI内的n型掺杂物很容易从n型多晶硅中扩散出去。而这种掺杂物的扩散将降低埋层(NBL)与芯片内部之间的击穿电压，导致芯片容易发生损坏。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，其能够有效解决现有技术中的问题。
为实现上述目的，本发明的实施例提供了一种半导体器件，包括：半导体主体、第一沟槽、第一沟槽隔离结构、第二沟槽以及第二沟槽结构。所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述外延层中形成有器件区域，所述第二掺杂类型与所述第一掺杂类型相反；所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；所述第一沟槽隔离结构设置于所述第一沟槽内，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；所述第二沟槽形成于所述第一沟槽内并自所述外延层的顶表面延伸至所述埋层；所述第二沟槽结构设置在所述第二沟槽中，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述第二沟槽结构的两侧均设置有所述第一沟槽隔离结构且与第一沟槽隔离结构相接触。
在本发明的一个或多个实施方式中，所述第二沟槽结构靠近所述器件区域的一侧设置有所述第一沟槽隔离结构且与第一沟槽隔离结构相接触。
在本发明的一个或多个实施方式中，所述第一沟槽隔离结构的材料选自氧化物。
在本发明的一个或多个实施方式中，所述第二沟槽结构包括：阻挡层以及第一导电材料。所述阻挡层至少形成于所述第二沟槽的侧壁上；所述第一导电材料形成于所述第二沟槽内，所述第一导电材料将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述阻挡层包括氧化物层。
在本发明的一个或多个实施方式中，所述阻挡层包括氧化物层和氮化物层。
在本发明的一个或多个实施方式中，所述第一导电材料选自多晶硅，多晶硅包括具有第二掺杂类型的掺杂物。
在本发明的一个或多个实施方式中，所述半导体主体还包括具有第一掺杂类型的衬底，所述埋层设置在所述衬底之上，所述半导体器件还包括第三沟槽以及第三沟槽结构；所述第三沟槽从所述外延层的顶表面延伸到所述衬底；所述第三沟槽结构设置在所述第三沟槽中，所述第三沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述第三沟槽结构的两侧均设置有所述第一沟槽结构且与第一沟槽结构相接触。
本发明一实施例提供了一种半导体器件的制作方法，包括：提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；在所述第一沟槽中形成第二沟槽，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；在部分相邻的所述第一沟槽隔离结构之间的区域内，于所述外延层中形成器件区域。
在本发明的一个或多个实施方式中，所述的在所述半导体主体中形成第一沟槽的步骤，包括；在所述外延层的顶表面上形成硬掩膜层；使用第一软掩模层对所述硬掩模层和所述半导体主体进行刻蚀，以在所述半导体主体中形成第一沟槽；剥离所述第一软掩模层。
在本发明的一个或多个实施方式中，所述的在所述第一沟槽中形成第一沟槽隔离结构的步骤，包括：对所述第一沟槽两侧的硬掩模层进行回拉工艺以扩大所述第一沟槽的开口；在所述第一沟槽的内壁上生长衬垫氧化物层；在所述第一沟槽内沉积氧化物层，以形成所述第一沟槽隔离结构。
在本发明的一个或多个实施方式中，所述的在所述第一沟槽中形成第二沟槽得步骤，包括：化学机械抛光(CMP)所述氧化物层至所述硬掩模层；使用第二软掩模层对所述第一沟槽内的氧化物层以及所述半导体主体进行刻蚀，以在所述氧化物层以及所述半导体主体中形成第二沟槽；剥离所述第二软掩模层。
在本发明的一个或多个实施方式中，所述的在所述第二沟槽中形成第二沟槽结构的步骤包括：在所述第二沟槽的侧壁以及底壁上生长阻挡层；刻蚀并去除所述第二沟槽至少部分底壁的阻挡层；沉积具有第二掺杂类型的第一导电材料，使所述第一导电材料填充所述第二沟槽；去除所述硬掩膜层上的第一导电材料以及部分所述硬掩膜层。
在本发明的一个或多个实施方式中，所述半导体主体还包括具有第一掺杂类型的衬底，所述埋层设置在所述衬底之上；在所述半导体主体中形成第一沟槽的步骤之前，还包括如下步骤：在所述半导体主体中形成第三沟槽，所述第三沟槽从所述外延层的顶表面延伸到所述衬底；在所述第三沟槽中形成第三沟槽结构，所述第三沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述的在所述半导体主体中形成第一沟槽的步骤，包括：在所述第三沟槽的两侧以及所述第三沟槽围成的区域内均形成所述第一沟槽。
本发明又一实施例提供了一种半导体器件，包括：半导体主体、第一沟槽、第一沟槽隔离结构、第二沟槽以及第二沟槽结构。所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述外延层中形成有器件区域，所述第二掺杂类型与所述第一掺杂类型相反；所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；所述第一沟槽隔离结构设置于所述第一沟槽内，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；所述第二沟槽形成于部分相邻的所述第一沟槽之间且与两侧的所述第一沟槽贴合设置，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；所述第二沟槽结构设置在所述第二沟槽中，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面。
在本发明的一个或多个实施方式中，所述第二沟槽结构的两侧均贴合设置有所述第一沟槽隔离结构。
在本发明又一实施例中提供了一种半导体器件的制作方法，包括：提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；在部分相邻的所述第一沟槽之间形成第二沟槽，所述第二沟槽与位于其两侧的所述第一沟槽贴合设置，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；在部分相邻的所述第一沟槽隔离结构之间的区域内，于所述外延层中形成器件区域。
在本发明又一实施例中提供了一种半导体器件的制作方法，包括：提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第二沟槽，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；至少在所述第二沟槽的其中一侧形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内，所述第一沟槽与所述第二沟槽贴合设置；在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件；在所述第一沟槽隔离结构远离所述第二沟槽的一侧，于所述外延层中形成器件区域。
与现有技术相比，根据本发明实施方式的半导体器件及其制作方法，通过将第二沟槽结构(MTI)设置于第一沟槽隔离结构(STI)内，使得第一沟槽隔离结构(STI)的氧化物层部分或完全包围第二沟槽结构(MTI)的顶角，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，能有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。
根据本发明实施方式的半导体器件及其制作方法，先进行第一沟槽隔离结构(STI)的制作，再进行第二沟槽结构(MTI)的制作，在后续MTI制作过程中，能重复使用STI的氧化物层或氮化物层作为硬掩膜层，不会增加工艺步骤以及成本。
根据本发明实施方式的半导体器件及其制作方法，在制作完第一沟槽隔离结构(STI)后存在对STI的氧化物层进行CMP的步骤，这一工序使得后续再进行第二沟槽结构(MTI)的制作时，能够更加容易进行MTI内的阻挡层的生长以及第一导电材料的填充。
根据本发明实施方式的半导体器件及其制作方法，通过先第三沟槽结构(DTI)的制作，再第一沟槽隔离结构(STI)的制作，最后第二沟槽结构(MTI)，使得DTI/STI中的所有热处理过程都在MTI之前处理过了，如此对MTI施加的总的热预算大大减少，从而MTI内的掺杂或掺杂物的扩散也相应减少。
附图说明
图1是现有技术中半导体器件中的MTI顶角部分的结构示意图。
图2是根据本发明第一实施方式的半导体器件的结构示意图；
图3a-图3u是根据本发明第一实施方式的制作半导体器件的过程。
图4是根据本发明第二实施方式的半导体器件的结构示意图；
图5a-图5d是根据本发明第二实施方式的制作半导体器件的部分过程。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
参考图1所示，如背景技术所言，现有的半导体器件的沟槽结构MTI顶角部分，阻挡层存在较薄甚至部分缺失的情况，这样会导致沟槽结构MTI内的n型掺杂物很容易从n型多晶硅中扩散出去。而这种掺杂物的扩散将降低埋层(NBL)与芯片内部之间的击穿电压，导致芯片容易发生损坏。
为了解决上述技术问题，本发明提供了一种半导体器件以及半导体器件的制作方法，通过将第二沟槽结构(MTI)设置于第一沟槽隔离结构(STI)内，使得第一沟槽隔离结构(STI)的氧化物层完全包围第二沟槽结构(MTI)的顶角，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，能有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。
以下针对多个具体实施方式，结合附图，对本发明的半导体器件以及半导体器件的制作方法进行详细展开阐述。
如图2所示，根据本发明一实施方式的半导体器件，包括半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13，外延层13中形成有器件区域14。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂物可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂物可包括磷(P)、砷(As)、锑(Sb)或其组合。
第一沟槽20以及第二沟槽30均形成于半导体主体10中，其中，第二沟槽30位于第一沟槽20内，且第一沟槽20的宽度大于第二沟槽30的宽度。第一沟槽20从外延层13的顶表面延伸到外延层13内且深度较浅。第二沟槽30从外延层13的顶表面延伸到埋层12。
第一沟槽隔离结构50设置于第一沟槽20内，第一沟槽隔离结构50被设置为隔离外延层13中的各器件区域14以及隔离外延层13中的各结构(包括下文中的第二沟槽结构60和第三沟槽结构70)。在一实施例中，如图2所示，第一沟槽隔离结构50包括衬垫氧化物层以及氧化物层。衬垫氧化物层形成于第一沟槽20的内壁上，氧化物层可以完全填充满第一沟槽20。
第二沟槽结构60设置于第二沟槽30内。第二沟槽结构60被配置为将埋层12电连接至外延层13的顶表面。在一实施例中，如图2所示，第二沟槽结构60包括阻挡层61以及具有第二掺杂类型的第一导电材料62。阻挡层61形成在第二沟槽30的侧壁以及部分底壁上。在一实施例中，阻挡层61可以包括第五氧化物层611；或者，阻挡层61可以包括第五氧化物层611以及第三氮化物层612，第三氮化物层612位于第五氧化物层611的表面。第一导电材料62填充在第二沟槽30中，即从外延层13的顶表面延伸到第二沟槽30的底部并且与埋层12接触。以此布置，第一导电材料62能够用作埋层12的拾取(pickup)结构，以将埋层12电连接至外延层13的顶表面。在本实施例中，第一导电材料62为多晶硅，第二掺杂类型为n型掺杂。
在上述技术方案中，由于第二沟槽30是位于第一沟槽20内的，因此填充满第二沟槽30的第二沟槽结构60的顶部也位于填充于第一沟槽20内的第一沟槽隔离结构50内。即，第二沟槽结构60顶部的一侧或两侧包围设置有第一沟槽隔离结构50且与第一沟槽隔离结构50相接触。此设计从结构上对第二沟槽结构60(MTI)的顶角部分的阻挡层61的缺失或者不足进行了补足，能有效阻挡第二沟槽结构60(MTI)内的n型掺杂物的扩散，提高了器件埋层12(NBL)与芯片内部器件区域14之间的击穿电压，并且可以进一步减小器件的尺寸。
示例性的，第一沟槽隔离结构50可以形成于第二沟槽结构60的两侧且与第二沟槽结构60相接触，此时，第一沟槽隔离结构50可以阻挡第二沟槽结构60内第一导电材料62中的掺杂物向两侧扩散，对器件区域14以及其他结构进行隔离保护。或者，第一沟槽隔离结构50也可以仅形成于第二沟槽结构60靠近器件区域14的一侧且与第二沟槽结构60相接触，此时，第一沟槽隔离结构50可以阻挡第二沟槽结构60内第一导电材料62中的掺杂物向器件区域扩散进而对器件区域14造成影响。
在另一实施例中，半导体主体10内还设置有第三沟槽40，第三沟槽40的一侧或两侧同样形成有第一沟槽20。第三沟槽40从外延层13的顶表面延伸到衬底11内。
第三沟槽结构70设置于第三沟槽40内，第三沟槽结构70被配置为将衬底11电连接至外延层13的顶表面。在一实施例中，如图2所示，第三沟槽结构70包括第二氧化物层71、第一介电层72以及具有第一掺杂类型的第二导电材料73。第二氧化物层71形成在第三沟槽40的侧壁以及部分底壁上。第一介电层72形成在第二氧化物层71上，且同样位于第二沟槽30的侧壁以及部分底壁上。在一实施例中，第一介电层72包括正硅酸乙酯掩膜层(TEOS掩膜层)。第二导电材料73填充在第三沟槽40中，即从外延层13的顶表面延伸到第三沟槽40的底部并且与衬底11接触。以此布置，第二导电材料73能够用作衬底11的拾取(pick up)结构，以将衬底11电连接至外延层13的顶表面。在一实施例中，第二导电材料73为多晶硅，第一掺杂类型为p型掺杂。
在上述技术方案中，同样的为了防止第三沟槽结构70内的p型掺杂物扩散，第一沟槽隔离结构50位于第三沟槽结构70的相对一侧或两侧，且第一沟槽隔离结构50与第三沟槽结构70相接触。
图3a至图3u示出了根据本申请的第一实施方式的制作半导体器件的过程。图3a至图3u所示的过程可以用于制作图2所示的半导体器件。在上文中结合图2对半导体器件进行的描述可以结合于此。
如图3a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13的厚度约为8-13μm。外延层13中形成有器件区域14(参考图1所示)。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂物可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂物可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域14。
在外延层13的顶表面上形成第一硬掩模层15。形成第一硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～2000A。示例性的，第一氧化物层151的厚度可以为110A，第一氮化物层152的厚度可以为1600A。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图3b所示，可以使用第一软掩模层A对第一硬掩模层15和半导体主体10进行单次刻蚀，以在第一硬掩模层15以及半导体主体10中形成贯穿第一硬掩模层15并深入半导体主体10中的第三沟槽40。第三沟槽40从外延层13的顶表面延伸到衬底11中。在一些实施例中，第一软掩模层A可以是光刻胶。第三沟槽40刻蚀形成后，剥离第一软掩膜层A。
如图3c所示，在第三沟槽40的侧壁及底壁上生长第二氧化物层71。示例性的，采用热氧化工艺对第三沟槽40的侧壁及底壁进行氧化，第二氧化物层71的厚度约为3000A～5000A。优选的，第二氧化物层71的厚度为4000A。
如图3d所示，在第三沟槽40内沉积第一介电层72，以使第一介电层72形成于第三沟槽40的侧壁及底壁上。此步骤中，第一介电层72还会同时沉积于硬掩膜层15的表面。示例性的，可以使用高深宽比工艺(HARP)进行第一介电层72的化学气相沉积。其中，第三沟槽40侧壁上的第一介电层72的厚度可以为5000A～6000A。此时，第三沟槽40内仍然有0.4μm～0.8μm的空间。在一实施例中，第一介电层72可以为TEOS掩膜层。
如图3e所示，对第三沟槽40内的第一介电层72、第二氧化物层71进行各向异性刻蚀，以至少部分去除第三沟槽40底壁上的第一介电层72和第二氧化物层71，打开第三沟槽40的至少部分底部。在一个实施例中，刻蚀工艺将在第三沟槽40的沟槽顶部形成V型，这对于随后的第二导电材料73的填充具有更好的效果。而顶部的第一氮化物层152可用作刻蚀停止层或保护层，其在刻蚀时的损耗可能小于500A。
可选的，形成第一介电层72后，可以进行退火工艺，使第一介电层72和/或第二氧化物层71致密化，以实现更好的隔离效果。
如图3f所示，进行具有第一掺杂类型的第二导电材料73的沉积，使得第二导电材料73填充第三沟槽40。第二导电材料73与衬底11之间完全接触并实现电连接。由于第三沟槽40的宽度较宽，第二导电材料73沉积在第三沟槽40内时，可能会在第三沟槽40的中部形成一个狭窄的空隙，但是由于该空隙在第三沟槽40内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，为了更好的实现衬底11的电引出，可以分成两个步骤在第三沟槽40内沉积第二导电材料73。例如，进行第一次第二导电材料73的沉积后，可以对第二导电材料73进行干法回蚀，以进一步加宽第三沟槽40顶部的开口宽度，从而获得更好的第二导电材料73的填充，并减少第三沟槽40中的空隙。在一些实施例中，沉积第二导电材料73，使得第二导电材料73覆盖第一氮化物层152的顶表面。其他类型的第二导电材料73也是可行的。第二导电材料73优选为多晶硅。
如图3g所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料73以及部分第一氮化物层152。第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，正常损耗小于500A。由于沉积第二导电材料73时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料73，在去除第一氮化物层152上的第二导电材料73的同时，去除半导体主体10的衬底11上的第二导电材料73，以获得更好的晶片翘曲和更小的应力。
如图3h所示，使用硬掩膜层15作为刻蚀保护层，对第二导电材料73进行各向异性等离子干法刻蚀的回蚀工艺。通过回蚀，将第二导电材料73的顶表面保持在与外延层13的顶表面相同的水平线上。各向异性等离子干法刻蚀可以确保第一氮化物层152的顶表面上没有多余的第二导电材料73残留。在一些实施例中，可以不进行化学机械抛光工艺，而直接进行回蚀工艺。回蚀工艺可以更有效地去除多余的第二导电材料73。
如图3i所示，通过使用H3PO4的湿法工艺去除外延层13表面的硬掩膜层15中的剩余的第一氮化物层152。再使用稀释HF通过湿法去除硬掩膜层15中的第一氧化物层151。第三沟槽40中的第二氧化物层71、第一介电层72以及第二导电材料73可以形成第三沟槽结构70。由于第二导电材料73从外延层13的顶表面延伸到第三沟槽40的底部并且与衬底11接触，因此第二导电材料73能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。此外，由于设置在第三沟槽40中的第二氧化物层71和第一介电层72从外延层13的顶表面延伸到沟槽底部，因而能够在一定程度上隔离不同器件区域，从而增强隔离性能。
如图3j所示，在外延层13的顶表面上形成第二硬掩模层16。形成第二硬掩模层16可以包括：在外延层13的顶表面上生长或沉积第三氧化物层161，第三氧化物层161的厚度为100A～200A；在第三氧化物层161上沉积第二氮化物层162，第二氮化物层162的厚度为1000A～2000A。示例性的，第三氧化物层161的厚度可以为110A，第二氮化物层162的厚度可以为1600A。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第三氧化物层161由二氧化硅形成，第二氮化物层162由氮化硅形成。
可以使用第二软掩模层B对第二硬掩模层16和半导体主体10进行单次刻蚀，以在第二硬掩模层16以及半导体主体10中形成贯穿第二硬掩模层16并深入半导体主体10中的第一沟槽20。第一沟槽20从外延层13的顶表面延伸到外延层13中。其中，半导体主体10内可形成有一个或多个第一沟槽20。例如，在一个实施例中，第三沟槽结构70的顶部一侧或两侧形成有第一沟槽20；在另一个实施例中，相邻器件区域14(参考图2所示)之间形成有第一沟槽20；在又一个实施例中，第三沟槽结构70的顶部一侧或两侧以及相邻器件区域14之间均形成有第一沟槽20。在一些实施例中，第二软掩模层B可以是光刻胶。第一沟槽20刻蚀形成后，剥离第二软掩膜层B。
如图3k所示，对第一沟槽20两侧的第二硬掩模层16进行回拉工艺以扩大第一沟槽20的开口；示例性的，第一沟槽20两侧的第二氮化物层162回拉150A～200A厚，优选的，回拉180A厚。在回拉后的第一沟槽20的内壁上生长衬垫氧化物层约100A～200A厚；再在第一沟槽20内沉积氧化物层(第四氧化物层51)，第四氧化物层51的厚度约为5000A～6000A。对第四氧化物层51进行热处理(热氧化)，以使第四氧化物层51致密化，以实现更好的隔离效果。
如图3l所示，通过化学机械抛光(CMP)工艺去除多余的第四氧化物层51以及部分第二氮化物层162，减薄第二氮化物层162并使得器件表面平整化。此时，第一沟槽隔离结构50包括第一沟槽20中的第四氧化物层51以及衬垫氧化层。第二氮化物层162作为化学机械抛光(CMP)的停止层。此工艺步骤能够使得后续再进行第二沟槽结构(MTI)的制作时，能够更加容易进行MTI内的阻挡层的生长以及第一导电材料的填充。
如图3m所示，可以使用第三软掩模层C对第四氧化物层51和半导体主体10进行单次刻蚀，以在第四氧化物层51以及半导体主体10中形成贯穿第四氧化物层51并深入半导体主体10中的第二沟槽30。第二沟槽30从外延层(第一沟槽隔离结构50)的顶表面延伸到埋层12中。其中，第二沟槽30与第一沟槽20之间的位置可以包含如下关系：在一实施例中，第二沟槽30形成于第一沟槽20的中间位置，此时，第一沟槽隔离结构50形成于第二沟槽结构60的顶部两侧，能对第二沟槽结构60的顶部两侧均进行隔离；在另一个实施例中，第二沟槽30形成于第一沟槽20靠近器件区域14的一侧，此时，第一沟槽隔离结构50形成于第二沟槽结构60的顶部靠近器件区域14的一侧，能对第二沟槽结构60的顶部靠近器件区域14的一侧进行隔离，防止第二沟槽结构60内的掺杂物对器件区域14产生影响。在一些实施例中，第三软掩模层C可以是光刻胶。第二沟槽30刻蚀形成后，剥离第三软掩模层C。
如图3n所示，在第二沟槽30的侧壁以及底壁上生长阻挡层61。阻挡层61可以包括第五氧化物层611和第三氮化物层612的组合层结构，也可以是单纯的第五氧化物层611。示例性的，先在第二沟槽30的侧壁以及底壁上进行薄层氧化，形成第五氧化物层611，第五氧化物层611的厚度约为100A～200A，优选的，为110A；再在第二沟槽30内的第五氧化物层611上形成薄的第三氮化物层612，第三氮化物层612的厚度约为100A～300A，优选的为160A。或者，直接在第二沟槽30的侧壁以及底壁上形成第五氧化物层611，此时第五氧化物层612的厚度为300A～1000A，以进行更好的隔离。
可选择的，在第二沟槽30的侧壁以及底壁上生长阻挡层61之前，还可以先在第二沟槽30的侧壁以及底壁上生长一层牺牲氧化层，后通过湿法进行剥离去除。通过牺牲氧化层剥离，可以去除在刻蚀过程中在侧壁和底壁上产生的损伤，平滑第二沟槽30的侧壁，并通过牺牲氧化层剥离进一步加宽第二沟槽30于外延层13顶表面上的开口宽度。
如图3o所示，通过干刻蚀，将第二沟槽30底部的阻挡层61至少部分刻蚀掉。使得第二沟槽30直接连通半导体主体10的埋层12，以便于后续的第一导电材料62与埋层12进行更好的电连接。需要说明的是，在干刻蚀期间，第二硬掩膜层16中的第二氮化物层162起到保护层的作用。第一沟槽隔离结构50中的第四氧化物层51可能会具有一些损失，但后续存在对第一沟槽隔离结构50中的第四氧化物层51进行回蚀以获取需要的第一沟槽隔离结构50的高度步骤，因此此处的第四氧化物层51的刻蚀损失对器件性能无影响。
如图3p所示，进行具有第二掺杂类型的第一导电材料62的沉积，使得第一导电材料62填充第二沟槽30。在一些实施例中，沉积第一导电材料62，使得第一导电材料62覆盖第二氮化物层162的顶表面。其他类型的第一导电材料62也是可行的。在一个实施例中，第一导电材料62选自多晶硅。
如图3q所示，可以通过化学机械抛光(CMP)工艺去除多余的第一导电材料62，例如去除第二氮化物层162上的第一导电材料62以及部分第二氮化物层162。化学机械抛光(CMP)可以停止在第二氮化物层162。由于沉积第一导电材料62时，半导体主体10的衬底11上可能也会沉积到部分第一导电材料62，在去除第二氮化物层162上的第一导电材料62的同时，去除半导体主体10的衬底11上的第一导电材料62。
如图3r所示，对第一导电材料62进行干法刻蚀的回蚀工艺。通过回蚀，将第一导电材料62的顶表面保持在与外延层13的顶表面相同的水平线上，此步骤可以确保第二氮化物层162的顶表面上没有多余的第一导电材料62残留。而第二氮化物层162可以在回蚀期间作为保护层。此过程中，第一沟槽隔离结构50中的第四氧化物层51可能也会具有一些损失，但后续存在对第一沟槽隔离结构50中的第四氧化物层51进行回蚀以获取需要的第一沟槽隔离结构50的高度的步骤，因此此处的第四氧化物层51的刻蚀损失对器件性能无影响。
这样，第二沟槽结构60包括第二沟槽30中的阻挡层61以及第一导电材料62。由于第一导电材料62从外延层13的顶表面延伸到第二沟槽30的底部并且与埋层13接触，因此第一导电材料62能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。此外，由于第二沟槽结构60设置在第一沟槽隔离结构50内，且其顶部区域至少部分被第一沟槽隔离结构50包围，能够防止第二沟槽结构60内的n型掺杂物从顶部阻挡层61的缺失处扩散出，从结构上对第二沟槽结构60顶部侧壁角上阻挡层61的缺失进行补足，从而增强隔离性能。
如图3s所示，对第一沟槽隔离结构50中的第四氧化物层51进行回蚀以获取器件需要的第一沟槽隔离结构50的高度。
如图3t所示，移除第二硬掩膜层16，在器件外延层13所在的表面生长新的焊垫氧化物17。
如图3u所示，可以在外延层13中形成器件区域14。出于说明性的目的，参考图3u所示，可以进行后续CMOS器件的正常工艺：阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺中一种或多种。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
在上述半导体器件的制作方法中，先进行第三沟槽结构(DTI)的制作，再进行第一沟槽隔离结构(STI)的制作，最后在第一沟槽隔离结构(STI)内进行第二沟槽结构(MTI)的制作，能够使得第一沟槽隔离结构(STI)部分或者完全包围第二沟槽结构(MTI)的顶部，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，能有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。同时，在后续MTI制作过程中，能重复使用STI的氧化物层或氮化物层作为硬掩膜层，不会增加工艺步骤以及成本。
在上述半导体器件的制作方法中，通过先第三沟槽结构(DTI)的制作，再第一沟槽隔离结构(STI)的制作，最后第二沟槽结构(MTI)，使得DTI/STI中的所有热处理过程都在MTI之前处理过了，如此对MTI施加的总的热预算大大减少，从而MTI内的掺杂或掺杂物的扩散也相应减少。
参考图4所示，图4是根据本发明第二实施方式的半导体器件的结构示意图。本实施方式的半导体器件，与图2中所示的第一实施方式中的半导体器件的区别在于，在本实施方式中，第二沟槽30不再设置于第一沟槽20内了，而是第二沟槽30设置于部分相邻的第一沟槽20之间，且第二沟槽30与位于其两侧的第一沟槽20尽可能贴合设置。或者，第二沟槽30设置于第一沟槽20远离器件区域14的一侧，且与第一沟槽20尽可能贴合设置。
第二沟槽结构60设置于第二沟槽30内，第一沟槽隔离结构50设置于第一沟槽20内。第二沟槽结构60的两侧均贴合设置有第一沟槽隔离结构50或者第二沟槽结构60靠近器件区域14的一侧设置有第一沟槽结构50。
在上述半导体器件中，通过将第二沟槽结构(MTI)设置于相邻的第一沟槽隔离结构(STI)之间且两者紧贴设置，或者，仅在第二沟槽结构(MTI)与器件区域14之间设置紧贴第二沟槽结构(MTI)设置的第一沟槽隔离结构(STI)，同样能够达到第一沟槽隔离结构(STI)的氧化物层部分或完全包围第二沟槽结构(MTI)的顶角的效果，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。
图4所示半导体器件的制作方法与图2所示半导体器件的制作方法类似，区别仅在于，在半导体主体10中形成第一沟槽20和形成第二沟槽30的位置不同。
前序步骤(到第三沟槽结构70制作完成的步骤之前)以及后续步骤(从在第二沟槽30内形成第二沟槽隔离结构60的步骤开始到器件整体制作完成)由于与图2所示半导体器件的制作方法一致，在此不做展开阐述。本申请以下仅针对与图2所示半导体器件的制作方法不同的制作步骤进行详细阐述。
示例性的，参考图5a所示，在外延层13的顶表面上形成第二硬掩模层16。形成第二硬掩模层16可以包括：在外延层13的顶表面上生长或沉积第三氧化物层161，第三氧化物层161的厚度为100A～200A；在第三氧化物层161上沉积第二氮化物层162，第二氮化物层162的厚度为1000A～2000A。示例性的，第三氧化物层151的厚度可以为110A，第二氮化物层152的厚度可以为1600A。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第三氧化物层161由二氧化硅形成，第二氮化物层162由氮化硅形成。
可以使用第二软掩模层B对第二硬掩模层16和半导体主体10进行单次刻蚀，以在第二硬掩模层16以及半导体主体10中形成贯穿第二硬掩模层16并深入半导体主体10中的第一沟槽20。第一沟槽20从外延层13的顶表面延伸到外延层13中。其中，半导体主体10内可形成有一个或多个第一沟槽20。例如，在一个实施例中，第三沟槽结构70的顶部两侧形成有第一沟槽20；在另一个实施例中，相邻器件区域14(参考图2所示)之间均形成有第一沟槽20；在又一个实施例中，第三沟槽结构70的顶部两侧和相邻器件区域14之间均形成有第一沟槽20。位于第二沟槽结构60(后续步骤中形成)所在区域的顶部两侧的第一沟槽20之间的距离可相对较短一点，便于后续第二沟槽30能够与第一沟槽20紧贴。在一些实施例中，第二软掩模层B可以是光刻胶。第一沟槽20刻蚀形成后，剥离第二软掩膜层B。
如图5b所示，对第一沟槽20两侧的第二硬掩模层16进行回拉工艺以扩大第一沟槽20的开口；示例性的，第一沟槽20两侧的第二氮化物层162回拉150A～200A厚，优选的，回拉180A厚。在回拉后的第一沟槽20的内壁上生长衬垫氧化物层约100A～200A厚；再在第一沟槽20内沉积氧化物层(第四氧化物层51)第四氧化物层51的厚度约为5000A～6000A。对第四氧化物层51进行热处理(热氧化)，以使第四氧化物层51致密化，以实现更好的隔离效果。
如图5c所示，通过化学机械抛光(CMP)工艺去除多余的第四氧化物层51以及部分第二氮化物层162，减薄第二氮化物层162并使得器件表面平整化。此时，第一沟槽隔离结构50包括第一沟槽20中的第四氧化物层51以及衬垫氧化层。第二氮化物层162作为化学机械抛光(CMP)的停止层。此工艺步骤能够使得后续再进行第二沟槽结构(MTI)的制作时，能够更加容易进行MTI内的阻挡层的生长以及第一导电材料的填充。
如图5d所示，可以使用第三软掩模层C对第四氧化物层51和半导体主体10进行单次刻蚀，以在相邻的第一沟槽隔离结构50之间或者任一第一沟槽隔离结构50远离器件区域14的一侧的半导体主体10中形成深入半导体主体10中埋层12的第二沟槽30。第二沟槽30从外延层13的顶表面延伸到埋层12中。在一些实施例中，第三软掩模层C可以是光刻胶。第二沟槽30刻蚀形成后，剥离第三软掩模层C。
后续工艺如第二沟槽结构60的制作等，与第一实施例中的一致，在此不做展开阐述。
可以理解的是，在本第二实施方式中，是先进行第一沟槽20以及第一沟槽隔离结构50的制作，再进行第二沟槽30以及第二沟槽结构60的制作。在其他实施方式中，可以将顺序进行调换，即先进行第二沟槽30以及第二沟槽结构60的制作，再进行第一沟槽20以及第一沟槽结构50的制作。
与现有技术相比，根据本发明实施方式的半导体器件及其制作方法，通过将第二沟槽结构(MTI)设置于第一沟槽隔离结构(STI)内，使得第一沟槽隔离结构(STI)的氧化物层部分或完全包围第二沟槽结构(MTI)的顶角，从结构上对第二沟槽结构(MTI)的顶角部分的阻挡层的缺失进行补足，能有效阻挡第二沟槽结构(MTI)内的n型掺杂物的扩散，提高了器件埋层(NBL)与芯片内部之间的击穿电压，并且可以进一步减小器件的尺寸。
根据本发明实施方式的半导体器件及其制作方法，先进行第一沟槽隔离结构(STI)的制作，再进行第二沟槽结构(MTI)的制作，在后续MTI制作过程中，能重复使用STI的氧化物层或氮化物层作为硬掩膜层，不会增加工艺步骤以及成本。
根据本发明实施方式的半导体器件及其制作方法，在制作完第一沟槽隔离结构(STI)后存在对STI的氧化物层进行CMP的步骤，这一工序使得后续再进行第二沟槽结构(MTI)的制作时，能够更加容易进行MTI内的阻挡层的生长以及第一导电材料的填充。
根据本发明实施方式的半导体器件及其制作方法，通过先第三沟槽结构(DTI)的制作，再第一沟槽隔离结构(STI)的制作，最后第二沟槽结构(MTI)，使得DTI/STI中的所有热处理过程都在MTI之前处理过了，如此对MTI施加的总的热预算大大减少，从而MTI内的掺杂或掺杂物的扩散也相应减少。
然而，本领域技术人员应该理解，在有的实施例中，第三沟槽结构(DTI)与第一沟槽隔离结构(STI)、第二沟槽结构(MTI)的制作顺序是可以任意的，例如，第三沟槽结构(DTI)的制作放在第一沟槽隔离结构(STI)和第二沟槽结构(MTI)的制作顺序之间或之后。在有的实施例中，本发明的半导体器件可以不包括第三沟槽结构(DTI)。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (18)
1.一种半导体器件，其特征在于，包括：
半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述外延层中形成有器件区域，所述第二掺杂类型与所述第一掺杂类型相反；
第一沟槽，从所述外延层的顶表面延伸到所述外延层内；
第一沟槽隔离结构，设置于所述第一沟槽内，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；
第二沟槽，形成于所述第一沟槽内并自所述外延层的顶表面延伸至所述埋层；
第二沟槽结构，设置在所述第二沟槽中，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面。
2.如权利要求1所述的半导体器件，其特征在于，所述第二沟槽结构的两侧均设置有所述第一沟槽隔离结构且与第一沟槽隔离结构相接触。
3.如权利要求1所述的半导体器件，其特征在于，所述第二沟槽结构靠近所述器件区域的一侧设置有所述第一沟槽隔离结构且与第一沟槽隔离结构相接触。
4.如权利要求1所述的半导体器件，其特征在于，所述第一沟槽隔离结构的材料选自氧化物。
5.如权利要求1所述的半导体器件，其特征在于，所述第二沟槽结构包括：
阻挡层，至少形成于所述第二沟槽的侧壁上；
第一导电材料，形成于所述第二沟槽内，所述第一导电材料将所述埋层电连接至所述外延层的顶表面。
6.如权利要求5所述的半导体器件，其特征在于，所述阻挡层包括氧化物层；或，
所述阻挡层包括氧化物层和氮化物层。
7.如权利要求5所述的半导体器件，其特征在于，所述第一导电材料选自多晶硅，多晶硅包括具有第二掺杂类型的掺杂物。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体主体还包括具有第一掺杂类型的衬底，所述埋层设置在所述衬底之上，所述半导体器件还包括第三沟槽以及第三沟槽结构；
所述第三沟槽从所述外延层的顶表面延伸到所述衬底；
所述第三沟槽结构设置在所述第三沟槽中，所述第三沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面。
9.如权利要求8所述的半导体器件，其特征在于，所述第三沟槽结构的两侧均设置有所述第一沟槽结构且与第一沟槽结构相接触。
10.一种半导体器件的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体中形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；
在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；
在所述第一沟槽中形成第二沟槽，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；
在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；
在部分相邻的所述第一沟槽隔离结构之间的区域内，于所述外延层中形成器件区域。
11.如权利要求10所述的半导体器件的制作方法，其特征在于，所述的在所述半导体主体中形成第一沟槽的步骤，包括；
在所述外延层的顶表面上形成硬掩膜层；
使用第一软掩模层对所述硬掩模层和所述半导体主体进行刻蚀，以在所述半导体主体中形成第一沟槽；
剥离所述第一软掩模层。
12.如权利要求11所述的半导体器件的制作方法，其特征在于，所述的在所述第一沟槽中形成第一沟槽隔离结构的步骤，包括：
对所述第一沟槽两侧的硬掩模层进行回拉工艺以扩大所述第一沟槽的开口；
在所述第一沟槽的内壁上生长衬垫氧化物层；
在所述第一沟槽内沉积氧化物层，以形成所述第一沟槽隔离结构。
13.如权利要求12所述的半导体器件的制作方法，其特征在于，所述的在所述第一沟槽中形成第二沟槽的步骤，包括：
化学机械抛光所述氧化物层至所述硬掩模层；
使用第二软掩模层对所述第一沟槽内的氧化物层以及所述半导体主体进行刻蚀，以在所述氧化物层以及所述半导体主体中形成第二沟槽；
剥离所述第二软掩模层。
14.如权利要求11所述的半导体器件的制作方法，其特征在于，所述的在所述第二沟槽中形成第二沟槽结构的步骤包括：
在所述第二沟槽的侧壁以及底壁上生长阻挡层；
刻蚀并去除所述第二沟槽至少部分底壁的阻挡层；
沉积具有第二掺杂类型的第一导电材料，使所述第一导电材料填充所述第二沟槽；
去除所述硬掩膜层上的第一导电材料以及部分所述硬掩膜层。
15.一种半导体器件，其特征在于，包括：
半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述外延层中形成有器件区域，所述第二掺杂类型与所述第一掺杂类型相反；
第一沟槽，从所述外延层的顶表面延伸到所述外延层内；
第一沟槽隔离结构，设置于所述第一沟槽内，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；
第二沟槽，形成于部分相邻的所述第一沟槽之间且与两侧的所述第一沟槽贴合设置，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；
第二沟槽结构，设置在所述第二沟槽中，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面。
16.如权利要求15所述的半导体器件，其特征在于，所述第二沟槽结构的两侧均贴合设置有所述第一沟槽隔离结构。
17.一种半导体器件的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体中形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内；
在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件区域；
在部分相邻的所述第一沟槽之间形成第二沟槽，所述第二沟槽与位于其两侧的所述第一沟槽贴合设置，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；
在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；
在部分相邻的所述第一沟槽隔离结构之间的区域内，于所述外延层中形成器件区域。
18.一种半导体器件的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体中形成第二沟槽，所述第二沟槽自所述外延层的顶表面延伸至所述埋层；
在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述埋层电连接至所述外延层的顶表面；
至少在所述第二沟槽的其中一侧形成第一沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述外延层内，所述第一沟槽与所述第二沟槽贴合设置；
在所述第一沟槽中形成第一沟槽隔离结构，所述第一沟槽隔离结构被设置为隔离所述外延层中的器件；
在所述第一沟槽隔离结构远离所述第二沟槽的一侧，于所述外延层中形成器件区域。
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|---|---|---|---|
| CN202311059503.1A CN117080243A (zh) | 2023-08-21 | 2023-08-21 | 半导体器件及其制作方法 |
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