CN117096100A - 半导体器件隔离沟槽结构的制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件隔离沟槽结构的制作方法，不采用干法或湿法蚀刻去除第二沟槽内(DTI)的第一导电材料，而是采用现有的DTI内衬氧化工艺对第二沟槽内(DTI)的第一导电材料进行直接氧化，工艺成本低，工艺更简单，工艺条件更容易控制，更适合大规模生产。
Description
技术领域
本发明是关于半导体工艺技术领域，特别是关于一种半导体器件隔离沟槽结构的制作方法。
背景技术
半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构。现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽的制作(MTI)，再进行其他类沟槽(DTI)的制作。且在制作MTI时，多晶硅填充后，会同样在DTI的沟槽内形成多晶硅层，此时，在制作DTI时，会使用干各向同性多晶硅蚀刻(通过SF6、CF4或XeF2等)或湿各向同性多晶硅蚀刻(HF+HNO3+乙酸)来去除DTI沟槽中的掺杂多晶硅。然而，从深窄的DTI沟槽中完全去除掺杂多晶硅聚体困难非常大，同时该工艺条件在大规模的生产中也很难控制。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种半导体器件隔离沟槽结构的制作方法，其能够有效解决现有技术中的问题。
为实现上述目的，本发明的实施例提供了一种半导体器件隔离沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽内的沟槽氧化物层上；去除所述第二沟槽底壁上的所述介电层和所述沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的第二导电材料。
在本发明的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上形成阻挡层；去除所述第一沟槽的底壁和所述第二沟槽的底壁上的阻挡层。
在本发明的一个或多个实施方式中，所述阻挡层包括氧化物层和氮化物层中的一种或多种的组合，所述阻挡层的厚度范围为200A-1000A。
在本发明的一个或多个实施方式中，所述阻挡层为氧化物层，所述氧化物层的厚度范围为500A-1000A。
在本发明的一个或多个实施方式中，所述阻挡层为一层氧化物层和一层氮化物层的组合层结构，其中，所述氧化物层的厚度范围为：100A-500A；所述氮化物层的厚度范围为：100A-500A。
在本发明的一个或多个实施方式中，所述阻挡层为一层第三氧化物层、一层第二氮化物层以及一层第四氧化物层的组合层结构，其中，所述第三氧化物层的厚度范围为：100A-200A；所述第二氮化物层的厚度范围为：100A-500A；所述第四氧化物层的厚度范围为：500A-2000A。
在本发明的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，分两次进行所述第一导电材料的沉积；第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进行蚀刻。
在本发明的一个或多个实施方式中，对所述第二沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽的底壁上的所述第一导电材料。
在本发明的一个或多个实施方式中，去除所述第二沟槽的底壁上的所述第一导电材料的步骤之后，还包括：在所述第二沟槽的底部注入硼材料。
在本发明的一个或多个实施方式中，所述第一沟槽的宽度范围为：0.5μm-0.6μm，所述第一沟槽从所述外延层的顶表面延伸到所述埋层；所述第二沟槽从所述外延层的顶表面延伸到所述衬底；填充于所述第一沟槽内的所述第一导电材料的厚度范围为：1500A-2500A。
在本发明的一个或多个实施方式中，所述第一沟槽和所述第二沟槽的形状包括圆角矩形或圆。
本发明一实施例还提供了一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述半导体主体中形成第一沟槽、第二沟槽和第三沟槽，所述第一沟槽的宽度小于所述第三沟槽的宽度小于所述第二沟槽的宽度；在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽和所述第三沟槽的内壁上；对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽和所述第三沟槽内的沟槽氧化物层上；去除所述第二沟槽的底壁上的所述介电层和所述沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内以及所述第三沟槽内；去除所述半导体主体表面的第二导电材料。
在本发明的一个或多个实施方式中，在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽、所述第二沟槽以及所述第三沟槽的内壁上形成阻挡层；去除所述第一沟槽、所述第二沟槽以及所述第三沟槽的底壁上的阻挡层。
在本发明的一个或多个实施方式中，在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽、所述第二沟槽以及所述第三沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽和所述第三沟槽的底壁上的所述第一导电材料。
在本发明的一个或多个实施方式中，所述第一沟槽从所述外延层的顶表面延伸到所述埋层；所述第二沟槽从所述外延层的顶表面延伸到所述衬底；
所述第三沟槽形成于所述第一沟槽和所述第二沟槽之间，所述第三沟槽从所述外延层的顶表面延伸到所述衬底，所述第三沟槽的深度小于所述第二沟槽的深度。
与现有技术相比，根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，不采用干法或湿法蚀刻去除第二沟槽内的第一导电材料，而是采用现有的DTI内衬氧化工艺对第二沟槽内的第一导电材料进行直接氧化，工艺成本低，工艺更简单，工艺条件更容易控制，更适合大规模生产。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，通过设置一定厚度的阻挡层，能够有效防止氧化的第一导电材料内的掺杂物的扩散。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，由于MTI(第一沟槽)制作完成后，需要在后续的DTI衬垫氧化工艺过程中对DTI(第二沟槽和/或第三沟槽)中的多余第一导电材料进行完全氧化，因此在第一导电材料填充满MTI时，DTI内壁上的第一导电材料不宜过厚(过厚无法实现完全氧化或者氧化时间过长导致后续无法进行贯穿蚀刻)，因此通过合理控制MTI的第一沟槽的宽度以及DTI的第二沟槽和/或第三沟槽的宽度，实现MTI制作完成后，DTI内的第一导电材料具有较薄的厚度能在适合的时间内被氧化。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，通过将沟槽设计成圆角矩形或圆形，减小沟槽内第一导电材料氧化后可能导致的高机械应力，最大限度地减少潜在的应力错位。
附图说明
图1a-图1o是根据本发明第一实施方式的制作半导体器件隔离沟槽结构的过程图；
图2a-图2c是根据本发明第二实施方式的制作半导体器件隔离沟槽结构的部分过程图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，现有技术的半导体器件沟槽结构的制作，在制作MTI时，多晶硅填充后，会同样在DTI的沟槽内形成多晶硅层，此时，在制作DTI时，会使用干各向同性多晶硅蚀刻(通过SF6、CF4或XeF2等)或湿各向同性多晶硅蚀刻(HF+HNO3+乙酸)来去除DTI沟槽中的掺杂多晶硅。然而，从深窄的DTI沟槽中完全去除掺杂多晶硅聚体困难非常大，同时该工艺条件在大规模的生产中也很难控制。
为了解决上述技术问题，本发明提出了一种半导体器件隔离沟槽结构的制作方法，在制作DTI时，不采用干法或湿法蚀刻去除第二沟槽内的第一导电材料，而是采用现有的DTI内衬氧化工艺对第二沟槽内的第一导电材料进行直接氧化，工艺成本低，工艺更简单，工艺条件更容易控制，更适合大规模生产。
以下针对多个具体实施方式，结合附图，对本发明的半导体器件隔离沟槽结构的制作方法进行详细展开阐述。
图1a至图1o示出了根据本申请的第一实施方式的制作半导体器件隔离沟槽结构的过程图。
如图1a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13的厚度约为8-13μm。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～1600A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为1500A～3000A。优选的，第一氮化物层152的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为2500A。在其他实施例中，硬掩模层15还可以具有其他结构，例如，在外延层13的顶表面上生长或沉积第一氧化物层151，在第一氧化物层151上沉积第一氮化物层152的结构。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图1b所示，可以使用第一软掩模层A对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15以及半导体主体10中形成贯穿硬掩模层15并深入半导体主体10中的第一沟槽20和第二沟槽30。第一沟槽20的宽度小于第二沟槽30的宽度，第一沟槽20的深度小于第二沟槽30的深度。第一沟槽20从外延层13的顶表面延伸到埋层12中。第二沟槽30从外延层13的顶表面延伸到衬底11中。可以理解的是，沟槽的深度与沟槽的宽度相关，宽度越小，深度就越浅。例如，第一沟槽20的宽度范围约为0.5μm-0.6μm时，第一沟槽20的深度就正好达到埋层12。而第二沟槽30的宽度要远大于第一沟槽20的宽度，使得第二沟槽30可以深入衬底11中。在一些实施例中，第一软掩模层A可以是光刻胶。第一沟槽20和第二沟槽30刻蚀形成后，剥离第一软掩膜层A。
可选择的，如图1c和1d所示，在第一沟槽20和第二沟槽30的侧壁以及底壁上生长一层100A-200A的牺牲氧化物层14，然后通过湿法进行剥离去除。通过牺牲氧化物层14剥离，可以去除在刻蚀过程中在侧壁和底壁上产生的损伤，平滑第一沟槽20、第二沟槽30的侧壁，并通过牺牲氧化物层14剥离进一步加宽第一沟槽20和第二沟槽30于外延层13顶表面上的开口宽度。
如图1e所示，在第一沟槽20和第二沟槽30的侧壁以及底壁上生长阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在第一沟槽20和第二沟槽30的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～500A，优选110A；再在第一沟槽20和第二沟槽30内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A。或者，直接在第一沟槽20和第二沟槽30的侧壁以及底壁上形成第三氧化物层。此时，为了提供更好的隔离和阻挡(阻挡N掺杂从多晶硅-第一导电材料中扩散出来)，第三氧化物层的厚度为500A～1000A，以进行更好的隔离。又或者，可以先在第一沟槽20和第二沟槽30的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选200A；再在第一沟槽20和第二沟槽30内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选300A，最后再在第二氮化物层上形成厚的第四氧化物层，第四氧化物层的厚度约为500A～2000A，优选900A。这种选择类似于CMOS多晶硅间隔工艺，适合大规模生产。
如图1f所示，通过刻蚀，将第一沟槽20以及第二沟槽30底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接。第二沟槽30直接连通半导体主体10的衬底11，以便于后续的第二导电材料与衬底11进行电连接。需要说明的是，在刻蚀期间，硬掩膜层15中的氧化物层可能具有几百个A的损耗，这取决于刻蚀选择性。例如，当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20以及第二沟槽30底部的阻挡层51。当阻挡层51为氧化物/氮化物层或者氧化物/氮化物/氧化物层时，通过各向异性回蚀去除第一沟槽20以及第二沟槽30底部的阻挡层51。
如图1g所示，进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽20，同时，沉积于第二沟槽30的内壁上。示例性的，第一导电材料52的沉积厚度为1500A-2500A，优选为2000A。由于第一沟槽20的宽度较小，在第一沟槽20内完全填充满第一导电材料52的同时，仅会在第二沟槽30的侧壁及底壁上形成2000A左右厚的第一导电材料52，第二沟槽30内部仍处于打开状态，其内存在很大的空间未被填充。沉积第一导电材料52时，第一导电材料52会覆盖第二氧化物层153的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20内沉积第一导电材料52。例如，进行第一次第一导电材料52的沉积后，可以对第一导电材料52进行干法回蚀，以进一步加宽第一沟槽20顶部的开口宽度，从而获得更好的第一导电材料52的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。在一些实施例中，沉积第一导电材料52，使得第一导电材料52覆盖第二氧化物层153的顶表面。
如图1h所示，对第二沟槽30内的第一导电材料52进行各向异性刻蚀，以去除第二沟槽30底壁上的第一导电材料52，打开第二沟槽30的底部。而第一沟槽20由于完全被第一导电材料52填充，因此只有表面的第一导电材料52可以被刻蚀。刻蚀工艺将在第二沟槽30的沟槽顶部形成V型，这对于随后的热氧化工艺以及第二导电材料的填充具有更好的效果。而顶部的第一导电材料52以及第二氧化物层153将用作蚀刻停止层以及保护层。在此过程中，由于第二沟槽30底部的第一导电材料52被刻蚀掉了，使得第一导电材料52与衬底11的接触面积减小，后续对第一导电材料52(含有n或p型掺杂剂，如磷)氧化时，在高温工艺中，能够一定程度上会减少其中的掺杂剂从第一导电材料52中向衬底11扩散。
可选的，在去除第一导电材料52的第二沟槽30的底壁上注入硼材料(5KeV/2～5E15)，在沟槽底部的硼可以反掺杂从N+多晶硅扩散的N型掺杂剂(第一导电材料内的掺杂剂)。可以理解的是，硼材料的注入也将进入第一沟槽20顶部的第一导电材料52上，但该处的硼材料将被后续工艺消耗掉，因此不产生什么影响。
如图1i所示，直接对第二沟槽30内以及第二氧化物层153表面的第一导电材料52进行氧化，形成第五氧化物层61(沟槽氧化物)，第五氧化物层61的厚度约为4500A。第二沟槽30内以及第二氧化物层153表面的第一导电材料52全部被氧化，第一沟槽20顶部的部分第一导电材料52也被一同氧化，但氧化部分仅深入硬掩膜层15的第一氮化物层152中，不会对第一沟槽20内部的第一导电材料52产生影响。为了保证第二沟槽30内以及第二氧化物层153表面的第一导电材料52能被全部被氧化，沉积的第一导电材料52的厚度需要被控制在2000A左右，因此，为了使得第一导电材料52能尽量填充满第一沟槽20，第一沟槽20的宽度也需要被控制在0.5μm-0.6μm内。
可以理解的是，第一导电材料52-多晶硅的氧化可能会导致更高的机械应力，但考虑到半导体主体10的正面/背面的多晶硅(沉积时两侧均会产生)同时被氧化时，半导体主体10的翘曲仍然是可控的。因此通过将第一沟槽10和第二沟槽20设计成圆角矩形或圆形，减小沟槽内第一导电材料氧化后可能导致的高机械应力，最大限度地减少潜在的应力错位。
可以理解的是，也可以不对第二沟槽30内的第一导电材料52进行各向异性刻蚀以去除第二沟槽30底部的第一导电材料52，而是直接对第二沟槽30内以及第二氧化物层153表面的第一导电材料52进行氧化，而在后续工艺中直接进行氧化物的刻蚀。但该做法可能会导致第二沟槽30底部的第一导电材料52内的掺杂剂在后续的高温工艺中一定程度上向衬底11内扩散，不利于器件的性能。
如图1j所示，在第二沟槽30内沉积介电层62，以使介电层62形成于第二沟槽30内的第五氧化物层61上。示例性的，可以使用高深宽比工艺(HARP)进行介电层62的化学气相沉积，沉积厚度约为1000A-3000A，优选为2000A。在一实施例中，介电层62可以为TEOS掩膜层。
如图1k所示，对第二沟槽30内的介电层62、第五氧化物层61进行各向异性刻蚀，以去除第二沟槽30底壁上的介电层62和第五氧化物层61，打开第二沟槽30的底部。刻蚀工艺将在第二沟槽30的沟槽顶部形成V型，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第二氧化物层153将用作蚀刻停止层或保护层。
可选的，形成介电层62后，可以进行退火工艺，使介电层62和/或第五氧化物层61致密化，以实现更好的隔离效果。
如图1l所示，进行具有第一掺杂类型的第二导电材料63的沉积，使得第二导电材料63填充第二沟槽30。第二导电材料63与衬底11之间完全接触并实现电连接。由于第二沟槽30的宽度较宽，第二导电材料63沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料63。例如，进行第一次第二导电材料63的沉积后，可以对第二导电材料63进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料63的填充，并减少第二沟槽30中的空隙。在一些实施例中，沉积第二导电材料63，使得第二导电材料63覆盖第二氧化物层153的顶表面。其他类型的第二导电材料63也是可行的。第二导电材料63优选为多晶硅。
如图1m所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料63以及部分硬掩膜层15。第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，正常损耗小于500A。由于沉积第二导电材料63时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料63，在去除多余的第二导电材料63的同时，也一并去除半导体主体10的衬底11上的第二导电材料63，以获得更好的晶片翘曲和更小的应力。
如图1n所示，使用硬掩膜层15作为蚀刻保护层，对第二导电材料63以及第一导电材料52进行各向异性等离子干法刻蚀进行回蚀工艺。通过回蚀，将第二导电材料63的顶表面和第一导电材料52的顶表面保持在与外延层13相同的水平线上。各向异性等离子干法刻蚀可以确保第一氮化物层152的顶表面上没有多余的第二导电材料63残留。在一些实施例中，可以不进行化学机械抛光工艺，而直接进行回蚀工艺。回蚀工艺可以更有效地去除多余的第二导电材料63。
如图1o所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。第一沟槽20中的阻挡层51、第一导电材料52形成第一沟槽结构。第二沟槽30中的第五氧化物层61、介电层62以及第二导电材料63形成第二沟槽结构。由于第二导电材料63从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料63能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。
随后也可以进行后续CMOS器件的正常工艺：STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
图2a至图2c示出了根据本申请的第二实施方式的制作半导体器件隔离沟槽结构的部分过程图。
本申请第二实施方式与第一实施方式的区别仅在于，在半导体主体10中形成第一沟槽20、第二沟槽30的同时，还形成了第三沟槽40。第三沟槽40位于第一沟槽20和第二沟槽30之间。第三沟槽40的宽度小于第二沟槽30的宽度但是大于第一沟槽20的宽度。第三沟槽40从外延层13的顶表面延伸到衬底11，第三沟槽40的深度小于第二沟槽30的深度。第三沟槽40内的层结构与第二沟槽30内一样，第三沟槽40及其内的层结构被配置为隔离第二沟槽30以及第一沟槽20。其余步骤与第一实施方式中均一致，在此可结合图1a-图1o进行参照。
如图2a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13的厚度约为8-13μm。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。例如，当第一掺杂类型为p型的情况下，第二掺杂类型为n型。类似地，当第一掺杂类型为n型的情况下，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～200A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～1600A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为1500A～3000A。优选的，第一氮化物层152的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为2500A。在其他实施例中，硬掩模层15还可以具有其他结构，例如，在外延层13的顶表面上生长或沉积第一氧化物层151，在第一氧化物层151上沉积第一氮化物层152的结构。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图2b所示，可以使用第一软掩模层A对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15以及半导体主体10中形成贯穿硬掩模层15并深入半导体主体10中的第一沟槽20、第二沟槽30和第三沟槽40。第一沟槽20的宽度小于第三沟槽40的宽度小于第二沟槽30的宽度，第一沟槽20的深度小于第三沟槽40的深度小于第二沟槽30的深度。第一沟槽20从外延层13的顶表面延伸到埋层12中。第二沟槽30从外延层13的顶表面延伸到衬底11中。第三沟槽40从外延层13的顶表面延伸到衬底11。可以理解的是，沟槽的深度与沟槽的宽度相关，宽度越小，深度就越浅。例如，第一沟槽20的宽度范围约为0.5μm-0.6μm时，第一沟槽20的深度就正好达到埋层12。而第二沟槽30的宽度要远大于第一沟槽20的宽度，使得第二沟槽30可以深入衬底11中。而第三沟槽40的宽度在第一沟槽20和第二沟槽30之间，使得第三沟槽40可以深入衬底11中，但要浅于第二沟槽30的深度。在一些实施例中，第一软掩模层A可以是光刻胶。第一沟槽20和第二沟槽30刻蚀形成后，剥离第一软掩膜层A。
参考图1c至图1n所示，可选择的，在第一沟槽20、第二沟槽30和第三沟槽40的侧壁以及底壁上生长一层100A-200A的牺牲氧化物层14，然后通过湿法进行剥离去除。通过牺牲氧化物层14剥离，可以去除在刻蚀过程中在侧壁和底壁上产生的损伤，平滑第一沟槽20、第二沟槽30和第三沟槽40的侧壁，并通过牺牲氧化物层14剥离进一步加宽第一沟槽20、第二沟槽30和第三沟槽40于外延层13顶表面上的开口宽度。
在第一沟槽20、第二沟槽30和第三沟槽40的侧壁以及底壁上生长阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在第一沟槽20、第二沟槽30和第三沟槽40的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～500A，优选110A；再在第一沟槽20、第二沟槽30和第三沟槽40内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A。或者，直接在第一沟槽20、第二沟槽30和第三沟槽40的侧壁以及底壁上形成第三氧化物层。此时，为了提供更好的隔离和阻挡(阻挡N掺杂从多晶硅-第一导电材料中扩散出来)，第三氧化物层的厚度为500A～1000A，以进行更好的隔离。又或者，可以先在第一沟槽20、第二沟槽30和第三沟槽40的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选200A；再在第一沟槽20、第二沟槽30和第三沟槽40内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选300A，最后再在第二氮化物层上形成厚的第四氧化物层，第四氧化物层的厚度约为500A～2000A，优选900A。这种选择类似于CMOS多晶硅间隔工艺，适合大规模生产。
通过刻蚀，将第一沟槽20、第二沟槽30底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接。第二沟槽30直接连通半导体主体10的衬底11，以便于后续的第二导电材料与衬底11进行电连接。需要说明的是，刻蚀期间会对第三沟槽40底部的阻挡层一同进行刻蚀。当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20、第二沟槽30和第三沟槽40底部的阻挡层51。当阻挡层51为氧化物/氮化物层或者氧化物/氮化物/氧化物层时，通过各向异性回蚀去除第一沟槽20、第二沟槽30和第三沟槽40底部的阻挡层51。
进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽20，同时，沉积于第二沟槽30和第三沟槽40的内壁上。示例性的，第一导电材料52的沉积厚度为1500A-2500A，优选为2000A。由于第一沟槽20的宽度较小，在第一沟槽20内完全填充满第一导电材料52的同时，仅会在第二沟槽30和第三沟槽40的侧壁及底壁上形成2000A左右厚的第一导电材料52，第二沟槽30和第三沟槽40内部仍处于打开状态，其内存在很大的空间未被填充。沉积第一导电材料52时，第一导电材料52会覆盖第二氧化物层153的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20内沉积第一导电材料52。例如，进行第一次第一导电材料52的沉积后，可以对第一导电材料52进行干法回蚀，以进一步加宽第一沟槽20顶部的开口宽度，从而获得更好的第一导电材料52的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。在一些实施例中，沉积第一导电材料52，使得第一导电材料52覆盖第二氧化物层153的顶表面。
可以理解的是，也可以不对第二沟槽30和第三沟槽40内的第一导电材料52进行各向异性刻蚀以去除第二沟槽30和第三沟槽40底部的第一导电材料52，而是直接对第二沟槽30和第三沟槽40内以及第二氧化物层153表面的第一导电材料52进行氧化，而在后续工艺中直接进行氧化物的刻蚀。但该做法可能会导致第二沟槽30和第三沟槽40底部的第一导电材料52内的掺杂剂在后续的高温工艺中一定程度上向衬底11内扩散，不利于器件的性能。
对第二沟槽30和第三沟槽40内的第一导电材料52进行各向异性刻蚀，以去除第二沟槽30和第三沟槽40底壁上的第一导电材料52，打开第二沟槽30和第三沟槽40的底部。而第一沟槽20由于完全被第一导电材料52填充，因此只有表面的第一导电材料52可以被刻蚀。刻蚀工艺将在第二沟槽30和第三沟槽40的沟槽顶部形成V型，这对于随后的热氧化工艺以及第二导电材料的填充具有更好的效果。而顶部的第一导电材料52以及第二氧化物层153将用作蚀刻停止层以及保护层。
可选的，在去除第一导电材料52的第二沟槽30和第三沟槽40的底壁上注入硼材料(5KeV/2～5E15)，在沟槽底部的硼可以反掺杂从N+多晶硅扩散的N型掺杂剂(第一导电材料内的掺杂剂)。可以理解的是，硼材料的注入也将进入第一沟槽20顶部的第一导电材料52上，但该处的硼材料将被后续工艺消耗掉，因此不产生什么影响。
直接对第二沟槽30和第三沟槽40内以及第二氧化物层153表面的第一导电材料52进行氧化，形成第五氧化物层61(沟槽氧化物)，第五氧化物层61的厚度约为4500A。第二沟槽30内和第三沟槽40内以及第二氧化物层153表面的第一导电材料52全部被氧化，第一沟槽20顶部的部分第一导电材料52也被一同氧化，但氧化部分仅深入硬掩膜层15的第一氮化物层152中，不会对第一沟槽20内部的第一导电材料52产生影响。为了保证第二沟槽30内和第三沟槽40内以及第二氧化物层153表面的第一导电材料52能被全部被氧化，沉积的第一导电材料52的厚度需要被控制在2000A左右，因此，为了使得第一导电材料52能尽量填充满第一沟槽20，第一沟槽20的宽度也需要被控制在0.5μm-0.6μm内。
在第二沟槽30和第三沟槽40内沉积介电层62，以使介电层62形成于第二沟槽30和第三沟槽40内的第五氧化物层61上。示例性的，可以使用高深宽比工艺(HARP)进行介电层62的化学气相沉积，沉积厚度约为1000A-3000A，优选为2000A。在一实施例中，介电层62可以为TEOS掩膜层。
对第二沟槽30内的介电层62、第五氧化物层61进行各向异性刻蚀，以去除第二沟槽30底壁上的介电层62和第五氧化物层61，打开第二沟槽30的底部。可以理解的是，在此工艺步骤中，同样会对第三沟槽40内介电层62、第五氧化物层61有刻蚀，但由于第三沟槽40的宽度较窄，刻蚀工艺对第三沟槽40的刻蚀速率较慢，因此再将第二沟槽30刻蚀穿后，第三沟槽40内的介电层62、第五氧化物层61还未被完全刻蚀掉，因此第三沟槽40的底部并未被打开。第三沟槽40及其内的层结构仅用于进行第一沟槽20和第二沟槽30之间的隔离作用。刻蚀工艺将在第二沟槽30和第三沟槽40的沟槽顶部形成V型，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第二氧化物层153将用作蚀刻停止层或保护层。
可选的，形成介电层62后，可以进行退火工艺，使介电层62和/或第五氧化物层61致密化，以实现更好的隔离效果。
进行具有第一掺杂类型的第二导电材料63的沉积，使得第二导电材料63填充第二沟槽30和第三沟槽40。再第二沟槽30内，第二导电材料63与衬底11之间完全接触并实现电连接。由于第二沟槽30的宽度较宽，第二导电材料63沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料63。例如，进行第一次第二导电材料63的沉积后，可以对第二导电材料63进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料63的填充，并减少第二沟槽30中的空隙。在一些实施例中，沉积第二导电材料63，使得第二导电材料63覆盖第二氧化物层153的顶表面。其他类型的第二导电材料63也是可行的。第二导电材料63优选为多晶硅。
可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料63以及部分硬掩膜层15。第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，正常损耗小于500A。由于沉积第二导电材料63时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料63，在去除多余的第二导电材料63的同时，也一并去除半导体主体10的衬底11上的第二导电材料63，以获得更好的晶片翘曲和更小的应力。
使用硬掩膜层15作为蚀刻保护层，对第二导电材料63以及第一导电材料52进行各向异性等离子干法刻蚀进行回蚀工艺。通过回蚀，将第二导电材料63的顶表面和第一导电材料52的顶表面保持在与外延层13相同的水平线上。各向异性等离子干法刻蚀可以确保第一氮化物层152的顶表面上没有多余的第二导电材料63残留。在一些实施例中，可以不进行化学机械抛光工艺，而直接进行回蚀工艺。回蚀工艺可以更有效地去除多余的第二导电材料63。
如图2c所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。第一沟槽20中的阻挡层51、第一导电材料52形成第一沟槽结构。第二沟槽30中的第五氧化物层61、介电层62以及第二导电材料63形成第二沟槽结构。第三沟槽40中的第五氧化物层61、介电层62以及第二导电材料63形成第三沟槽隔离结构。由于第二导电材料63从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料63能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。
随后也可以进行后续CMOS器件的正常工艺：STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
在其他实施例中，例如在多个矩形的第一沟槽呈阵列排设的器件中(相邻两个第一沟槽之间共享部分槽结构)，在第一沟槽阵列的十字交叉处的槽的最大宽度会比单个第一沟槽的最大宽度要大，例如，如果第一沟槽的宽度为1um，则交叉处最大宽度即为1.414um，此时由于本申请中所沉积的第一导电材料的厚度是有限的，因此不能完全填充满第一沟槽阵列的十字交叉处。此时，可以通过增加第一沟槽内阻挡层的厚度来解决上述问题，尽可能使得第一沟槽阵列的十字交叉处也能被第一导电材料填满，实现器件中多个第一沟槽阵列的共享。
与现有技术相比，根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，不采用干法或湿法蚀刻去除第二沟槽内的第一导电材料，而是采用现有的DTI内衬氧化工艺对第二沟槽内的第一导电材料进行直接氧化，工艺成本低，工艺更简单，工艺条件更容易控制，更适合大规模生产。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，通过设置一定厚度的阻挡层，能够有效防止氧化的第一导电材料内的掺杂物的扩散。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，由于MTI(第一沟槽)制作完成后，需要在后续的DTI衬垫氧化工艺过程中对DTI(第二沟槽和/或第三沟槽)中的多余第一导电材料进行完全氧化，因此在第一导电材料填充满MTI时，DTI内壁上的第一导电材料不宜过厚(过厚无法实现完全氧化或者氧化时间过长导致后续无法进行贯穿蚀刻)，因此通过合理控制MTI的第一沟槽的宽度以及DTI的第二沟槽和/或第三沟槽的宽度，实现MTI制作完成后，DTI内的第一导电材料具有较薄的厚度能在适合的时间内被氧化。
根据本发明实施方式的半导体器件隔离沟槽结构的制作方法，通过将沟槽设计成圆角矩形或圆形，减小沟槽内第一导电材料氧化后可能导致的高机械应力，最大限度地减少潜在的应力错位。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (15)
1.一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；
在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层；
沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽的内壁上；
对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；
沉积介电层，使得所述介电层形成于所述第二沟槽内的沟槽氧化物层上；
去除所述第二沟槽底壁上的所述介电层和所述沟槽氧化物层；
沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；
去除所述半导体主体表面的第二导电材料。
2.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层，包括：
在所述第一沟槽的内壁和所述第二沟槽的内壁上形成阻挡层；
去除所述第一沟槽的底壁和所述第二沟槽的底壁上的阻挡层。
3.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述阻挡层包括氧化物层和氮化物层中的一种或多种的组合，所述阻挡层的厚度范围为200A-1000A。
4.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述阻挡层为氧化物层，所述氧化物层的厚度范围为500A-1000A；或者，
所述阻挡层为一层氧化物层和一层氮化物层的组合层结构，其中，所述氧化物层的厚度范围为：100A-500A；所述氮化物层的厚度范围为：100A-500A；或者，
所述阻挡层为一层第三氧化物层、一层第二氮化物层以及一层第四氧化物层的组合层结构，其中，所述第三氧化物层的厚度范围为：100A-200A；所述第二氮化物层的厚度范围为：100A-500A；所述第四氧化物层的厚度范围为：500A-2000A。
5.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：
在所述第一沟槽的内壁和所述第二沟槽的内壁上生长牺牲氧化物层；
去除所述牺牲氧化物层。
6.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，沉积具有第二掺杂类型的第一导电材料，包括：
一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，
分两次进行所述第一导电材料的沉积；
第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进行蚀刻。
7.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，对所述第二沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：
去除所述第二沟槽的底壁上的所述第一导电材料。
8.如权利要求7所述的半导体器件隔离沟槽结构的制作方法，其特征在于，去除所述第二沟槽的底壁上的所述第一导电材料的步骤之后，还包括：
在所述第二沟槽的底部注入硼材料。
9.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述第一沟槽的宽度范围为：0.5μm-0.6μm，所述第一沟槽从所述外延层的顶表面延伸到所述埋层；
所述第二沟槽从所述外延层的顶表面延伸到所述衬底；
填充于所述第一沟槽内的所述第一导电材料的厚度范围为：1500A-2500A。
10.如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述第一沟槽和所述第二沟槽的形状包括圆角矩形或圆。
11.一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述半导体主体中形成第一沟槽、第二沟槽和第三沟槽，所述第一沟槽的宽度小于所述第三沟槽的宽度小于所述第二沟槽的宽度；
在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层；
沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及所述第二沟槽和所述第三沟槽的内壁上；
对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；
沉积介电层，使得所述介电层形成于所述第二沟槽和所述第三沟槽内的沟槽氧化物层上；
去除所述第二沟槽的底壁上的所述介电层和所述沟槽氧化物层；
沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内以及所述第三沟槽内；
去除所述半导体主体表面的第二导电材料。
12.如权利要求11所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层，包括：
在所述第一沟槽、所述第二沟槽以及所述第三沟槽的内壁上形成阻挡层；
去除所述第一沟槽、所述第二沟槽以及所述第三沟槽的底壁上的阻挡层。
13.如权利要求11所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述第一沟槽、所述第二沟槽以及所述第三沟槽的侧壁上形成阻挡层的步骤之前，还包括：
在所述第一沟槽、所述第二沟槽以及所述第三沟槽的内壁上生长牺牲氧化物层；
去除所述牺牲氧化物层。
14.如权利要求11所述的半导体器件隔离沟槽结构的制作方法，其特征在于，对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：
去除所述第二沟槽和所述第三沟槽的底壁上的所述第一导电材料。
15.如权利要求11所述的半导体器件隔离沟槽结构的制作方法，其特征在于，所述第一沟槽从所述外延层的顶表面延伸到所述埋层；
所述第二沟槽从所述外延层的顶表面延伸到所述衬底；
所述第三沟槽形成于所述第一沟槽和所述第二沟槽之间，所述第三沟槽从所述外延层的顶表面延伸到所述衬底，所述第三沟槽的深度小于所述第二沟槽的深度。
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