KR20080060382A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트의 높이에 기인한 고종횡비에 따라 콘택홀 형성공정시 콘택홀 하부가 완전히 개방되지 않는 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 일부가 상기 트렌치 내에 매립되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층 상에 층간 절연막을 형성하는 단계와, 상기 게이트 전극 사이의 상기 층간 절연막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하며, 이를 통해 콘택홀 형성공정시 콘택홀 하부가 완전히 개방되지 않는 문제를 해결할 수 있다.
반도체 소자, 자기정렬, 랜딩 플러그 콘택, 종횡비, 게이트 전극
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 반도체 소자의 제조방법에 의해 제조된 게이트 전극을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 101 : 소자 분리막
102 : 트렌치 103 : 게이트 절연막
104 : 게이트 도전막 105 : 게이트 금속막
106 : 게이트 하드 마스크 107 : 질화막
108 : 층간 절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 플러그(contact plug) 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴(pattern)의 미세화로 인하여 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었다. 이에 따라, 콘택 플러그를 형성하여 적층된 요소들 간의 상, 하부를 연결하였다. 최근에는 이러한 콘택 플러그를 형성함에 있어서, 콘택 플러그의 하부 면적은 최소의 면적으로 형성하고, 이에 반해 상부 면적은 후속 공정에 대한 공정 마진을 넓히기 위해 하부 면적보다 넓게 형성하는 예컨대, 랜딩 플러그 콘택(Landing Plug Contact, LPC) 기술이 사용되고 있다.
일반적으로 널리 적용되고 있는 랜딩 플러그 콘택 기술을 설명하면 다음과 같다.
먼저, 반도체 기판 상에 게이트를 형성한 후 그 상부를 덮도록 층간 절연막을 형성한다. 그런 다음, 층간 절연막을 식각하여 기판의 접합영역이 노출되는 콘택홀을 형성한 후 이 콘택홀이 매립되도록 도전물질을 증착하는 방식으로 이루어진다.
그러나, 소자의 디자인 룰(design rule)이 더욱 감소함에 따라 게이트 선폭이 감소하여 랜딩 플러그 콘택 기술에서 콘택홀 형성공정시 종횡비 또한 증가하게 되었다. 이에 따라, 콘택홀 형성공정시 기판의 접합영역이 완전히 개방되지 않는 문제가 발생하였다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트의 높이에 기인한 고종횡비에 따라 콘택홀 형성공정시 콘택홀 하부가 완전히 개방되지 않는 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 일부가 상기 트렌치 내에 매립되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 식각 장벽층을 형성하는 단계와, 상기 식각 장벽층 상에 층간 절연막을 형성하는 단계와, 상기 게이트 전극 사이의 상기 층간 절연막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100)에 소자 분리막(101)을 형성한다. 이때, 소자 분리막(101)은 STI(Shallow Trench Isolation) 공정으로 형성하며, HDP(High Density Plasma), SOD(Spin On Dielectric) 또는 이들의 적층막으로 형성한다.
이어서, 반도체 기판(100)의 활성영역 내에 트렌치(trench, 102)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(102)을 포함하는 기판(10) 상부의 단차를 따라 게이트 절연막(103)을 형성한다. 이때, 게이트 절연막(103)은 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막 내에 질화층이 개재된 적층 구조로 형성할 수도 있다. 예컨대, 실리콘산화막은 습식산화, 건식산화 또는 라디컬(radical) 산화공정으로 형성한다.
이어서, 트렌치(102)가 매립되도록 게이트 절연막(103) 상에 게이트 도전막(104)을 형성한다. 이때, 게이트 도전막(104)은 불순물이 도핑된 도프트(doped) 폴리실리콘막 또는 불순물이 도핑되지 않는 언도프트(un-doped) 폴리실리콘막으로 형성한다. 예컨대, 도프트 폴리실리콘막의 경우 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 형성한다. 이외에도, 게이트 도전막(104)은 전이금속, 희토류금속 또는 이들의 합금막 또는 이들이 적층된 적층 구조로 형성할 수도 있다.
한편, 게이트 도전막(104)은 트렌치(102) 내부에 매립되는 두께가 기판(100) 상부로 돌출된 두께보다 두껍게 형성한다. 그 이유는 후속 콘택홀 형성공정시 종횡비를 그 만큼 낮추기 위함이다.
이어서, 게이트 도전막(104) 상에 게이트 금속막(105)을 형성한다. 이때, 게이트 금속막(105)은 전이금속, 희토류금속 또는 이들의 합금막으로 형성하거나, 이들의 질화막 또는 이들의 실리사이드층으로 형성하거나, 이들이 적층된 적층 구조로 형성한다. 예컨대, W/WN/Wsi/Al 등으로 형성한다.
이어서, 게이트 금속막(105) 상에 게이트 하드 마스크(106)를 형성한다. 이때, 게이트 하드 마스크(106)는 질화막으로 형성한다. 예컨대, SiN, Si3N4로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 게이트 형성용 식각 마스크(미도시)를 이용하여 게이트 하드 마스크(106, 도 1b참조), 게이트 금속막(105, 도 1b참조), 게이트 도전막(104, 도 1b참조) 및 게이트 절연막(103, 도 1b참조)을 순차적으로 식각한다. 이때, 식각공정은 RIE(Reactive Ion beam Etching) 또는 MERIE(Magnetically Enhanced RIE) 공정을 1차로 실시한 후 1차 건식식각공정시 발 생된 폴리머(polymer)를 제거하기 위해 O2, Ar 베이스(base)로 하여 2차 건식식각공정을 실시한다. 이로써, 게이트 전극을 구성하는 게이트 하드 마스크 패턴(106A), 게이트 금속막 패턴(105A), 게이트 도전막 패턴(104A) 및 게이트 절연막 패턴(103A)이 형성된다.
이어서, 도 1d에 도시된 바와 같이, 게이트 전극의 양측벽에 스페이서(미도시)를 형성할 수 있다. 이때, 스페이서는 산화막, 질화막 또는 이들이 적층된 적층 구조로 형성한다.
이어서, 스페이서를 포함하는 기판(100)의 상부 단차면을 따라 식각 장벽층으로 기능하는 SAC(Self Aligned Contact) 질화막(107)을 형성한다. 이때, 질화막(107)은 게이트 식각공정시 일부가 노출된 트렌치(102)가 완전히 매립되도록 실시한다.
이어서, 질화막(107)을 포함하는 기판(100) 상부에 층간 절연막(108)을 형성한다. 이때, 층간 절연막(108)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), HDP, USG(Undoped Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyle Ortho Silicate) 등으로 형성한다.
이어서, 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다.
이어서, 랜딩 플러그 콘택 기술에서 콘택홀을 형성하기 위한 식각공정을 실시한다.
상기에서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조방법에서는 게이트 도전막의 일부, 바람직하게는 1/2 이상을 기판 내부에 매립되도록 형성함으로써 랜딩 플러그 콘택 기술 적용시 게이트 전극에 기인한 종횡비를 종래기술에 비해 매립되는 높이만큼 낮출 수 있다. 구체적으로 비교 설명하면, 도 2에 도시된 바와 같이, 종래기술에 따른 게이트 전극은 기판(200) 상부에 형성된 구조를 갖는데 반해, 본 발명의 실시예에 따른 게이트 전극은 일부가 기판(100) 내에 매립된 구조를 갖기 때문에 종래기술에 비해 'H2' 정도로 낮은 높이를 갖게 된다. 즉, 종래기술에서 랜딩 플러그 콘택 기술시 종횡비에 영향을 미치는 높이는 'H3'이 되지만, 본 발명에서는 'H1(H3-H2)'로 정도로서 종래기술에 비해 H2만큼 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극의 일부를 기판 내부에 매립시킴으로써 후속 랜딩 플러그 콘택 기술 적용시 종횡비를 매립되는 두께만큼 낮출 수 있으며, 이를 통해 콘택홀 형성공정시 콘택홀 하부가 완전히 개방되지 않는 문제를 해결할 수 있다.
Claims (6)
- 기판 내에 트렌치를 형성하는 단계;상기 트렌치 내에 게이트 절연막을 형성하는 단계;일부가 상기 트렌치 내에 매립되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 식각 장벽층을 형성하는 단계;상기 식각 장벽층 상에 층간 절연막을 형성하는 단계; 및상기 게이트 전극 사이의 상기 층간 절연막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 게이트 도전막, 게이트 금속막 및 게이트 하드 마스크가 적층된 구조로 형성하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 게이트 도전막은 전체 두께에서 적어도 1/2 이상이 상기 트렌치 내부에 매립되도록 형성하는 반도체 소자의 제조방법.
- 제 2 항 있어서,상기 게이트 전극을 형성하는 단계는,상기 트렌치가 매립되도록 상기 게이트 절연막 상에 상기 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계;상기 게이트 금속막 상에 게이트 하드 마스크를 형성하는 단계; 및상기 게이트 하드 마스크, 상기 게이트 금속막, 상기 게이트 도전막 및 상기 게이트 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 4 항 있어서,상기 식각하는 단계는 RIE(Reactive Ion beam Etching) 또는 MERIE(Magnetically Enhanced RIE) 공정을 이용하여 실시하는 반도체 소자의 제조방법.
- 제 4 항 있어서,상기 식각하는 단계 후 생성된 폴리머를 제거하기 위하여 O2, Ar를 베이스(base)로 하는 건식식각공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
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