JP4553892B2 - 半導体装置及びその製造方法 - Google Patents
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Description
この発明は半導体装置及びその製造方法に関し、特にシールリングを具える半導体装置及びその製造方法に関する。
近年の半導体装置における素子の集積度及び性能の向上に伴って、配線自体の微細化及び配線間隔のさらなる極小化が求められている。製造プロセスの微細化の進行により、配線遅延が動作律速になってきていることから、配線材料をより低抵抗の銅（Ｃｕ）、或いは銅合金とする銅配線技術が開発されてきている。配線材料としての銅或いは銅合金は、エッチング技術による加工が困難である。従って、いわゆるダマシン法と呼ばれる製造方法が採用されるのが一般的である。
このダマシン法は、具体的には、絶縁膜に配線溝を形成し、この配線溝を埋め込む銅合金薄膜を堆積した後、銅合金薄膜をその上側から研削することにより、配線溝を埋め込む部分のみを残存させ、埋込み配線を形成する方法である。この銅合金薄膜の研削工程には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法が適用されている。
また、このような銅配線技術を採用するにあたり、特に配線容量を低減するために、従来用いられていたシリコン酸化膜に代わり、より誘電率の低い、すなわち比誘電率（ｋ）が約４．２から約１．５程度の低誘電率の材料を用いるいわゆる低誘電率膜が絶縁膜として用いられている。
このような低誘電率膜、特に多孔質の膜は、界面密着性といった機械的特性（Ｍｏｄｕｌｕｓ，Ｈａｒｄｎｅｓｓ）の低さから、例えばダマシン法におけるＣＭＰ工程、個片化工程といった低誘電率膜に応力がかかる工程において、この低誘電率膜とこれに接触している他の絶縁膜或いはシールリングといった他の構造との界面に剥離等の損傷が発生して半導体装置の電気的特性を損なうおそれがある。
ダマシン法及び低誘電率膜を採用した従来の半導体装置において、特にダイシング時の損傷が素子領域に達するのを防止する目的で、素子領域を連続的に取り囲む、いわゆるシールリングを設けた半導体装置及びその製造方法が知られている（例えば、特許文献１参照。）。
特開２００５−１６７１９８号公報
上述の従来のシールリングは、個片化工程時の素子領域外で発生するクラック（剥離）の素子領域への波及を効果的に防止することができる。
しかしながら、低誘電率膜とこれと接触するシールリングとの界面での剥離はシールリングに起因する場合もある。
上述の従来のシールリングの構成によれば、シールリングの素子領域側の界面で発生する剥離、すなわちクラックの発生及びこのクラックの素子領域への伝播を防止するには十分ではない。
従って、例えばＣＭＰ工程により、低誘電率膜とシールリングとの界面に大きな応力がかかった場合に、シールリングの素子領域側の界面で発生するクラックの発生及びこのクラックの素子領域への伝播を防止するための技術が嘱望されている。
この発明は、上述の課題に鑑みてなされたものである。この課題を解決するにあたり、この発明の半導体装置は、下記のような構成を具えている。
すなわち、この発明の半導体装置は、上面及び当該上面と対向する下面を有していて、機能素子が設けられている素子領域及び当該素子領域を囲む周辺領域が設定されている基板と、前記基板の上側に設けられている絶縁膜と、前記絶縁膜を貫通するシールリング用溝を埋め込んで前記周辺領域に設けられているリング部を含むシールリングとを具えている。
前記リング部は、前記絶縁膜を貫通する配線用溝を埋め込んで前記素子領域に設けられた銅を材料とする配線を含む配線層と同一層に設けられており、前記素子領域の周囲を囲む環状のリング本体、及び当該リング本体から前記素子領域側に突出する複数の突出部を有し、かつ前記リング本体の周辺領域側には突出部を有しない。
前記複数の突出部は、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含む。
前記リング部は、前記絶縁膜を貫通する配線用溝を埋め込んで前記素子領域に設けられた銅を材料とする配線を含む配線層と同一層に設けられており、前記素子領域の周囲を囲む環状のリング本体、及び当該リング本体から前記素子領域側に突出する複数の突出部を有し、かつ前記リング本体の周辺領域側には突出部を有しない。
前記複数の突出部は、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含む。
また、この発明の半導体装置の製造方法は、下記のような工程を含んでいる。
すなわち、複数の配線層が互いに層間絶縁膜により離間されて積層されている多層配線構造を具えている半導体装置の製造方法は、上面及びこの上面と対向する下面を有していて、素子領域及びこの素子領域を囲む周辺領域が設定されている基板を準備する工程と、周辺領域に、素子領域の周囲を囲む環状のリング本体、及びこのリング本体から素子領域側に突出する複数の突出部を有し、かつリング本体の周辺領域側には突出部を有さないリング部を配線層と同一層に形成する配線層形成工程と、複数の配線層同士及び基板の上面と最下層の配線層とを離間する層間絶縁膜を貫通する環状の埋込み部により各配線層に形成されているリング部同士を隙間なく互いに接続する工程とを含んでいる。
そして、前記配線層形成工程において、複数の突出部が、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含むように、リング部を形成する。
そして、前記配線層形成工程において、複数の突出部が、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含むように、リング部を形成する。
上述したこの発明の半導体装置は、特に素子領域側に突出した複数の突出部を有するシールリングを具えていることを特徴としている。
これら複数の突出部は、いわゆるテクノロジーノードが許容する範囲で任意好適な形状とすることができるが、好ましくは例えばいずれも同一形状、及び同一サイズとするのがよい。さらにこれら突出部は、シールリングの延在方向に対して同一方向に並列配置し、かつ隣接する突出部同士の離間距離を等間隔とすることができる。
また、複数の隣接する突出部同士の離間距離は、好ましくは例えば最小でも、使用される露光装置の光学系の解像限界により規定される最小間隔とすることができる。
さらに、複数の突出部の平面形状は、好ましくは例えば、いずれも長方形であり、長方形の短辺又は長辺はシールリングの延在方向に対して垂直方向に配置されており、この長方形は使用される露光装置の光学系の解像限界により規定される最小サイズとするのがよい。
この発明の半導体装置の構成によれば、シールリングとこれと接触する絶縁膜との接触面積を大幅に増加することができる。従って、例えばＣＭＰ工程により発生する応力が、増加した接触面積に分散するため、特に低誘電率膜と他の構造との界面における剥離の発生を効果的に防止することができる。
また、この発明の半導体装置の製造工程によれば、このような構成を具える半導体装置を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は特に図示例にのみ限定されるものではない。
また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれら好適例に限定されるものではない。
さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
（半導体装置の構成例１）
図１、図２及び図３を参照して、この発明の半導体装置の構成例につき詳細に説明する。
図１、図２及び図３を参照して、この発明の半導体装置の構成例につき詳細に説明する。
図１（Ａ）は個片化直前の１つの半導体装置に着目して上面側からみた部分平面図であり、図１（Ｂ）は図１（Ａ）に示した部分領域Ａを拡大して示す部分拡大図である。なお、下側に位置する各配線層が具える同様の構成についても図２に対応させて符号を付してある。
図２は、図１（Ｂ）のＩ−Ｉ’一点鎖線で切断した切断面を示す部分断面概略図である。
図３は、特にシールリングに着目した図２と同様の部分断面概略図である。
この発明の半導体装置は、基板と、この基板上に設けられていて、素子領域（アクティブ領域）を囲むシールリングを具えている。そして、この発明の半導体装置は、このシールリングの形状に特徴を有している。
この点につき、以下、順に説明する。
まず、図２に示すように、半導体装置１０は、基板２０を含んでいる。基板２０は、好ましくは例えばシリコンウェハといった半導体基板である。
基板２０は、上面２０ａ及びこの上面２０ａと対向する下面２０ｂとを有している。この基板２０には、個片化されたときに半導体装置１０となるチップ領域１１が設定されている。なお、この図示例では、個片化工程時に研削されるスクライブラインＳＬがチップ領域１１の境界線となっている。
図１（Ａ）に示すように、基板２０には、トランジスタといった機能素子が設けられる、矩形状の素子領域１２及びこの素子領域１２を囲む周辺領域１４が設定されている。
この基板２０上には、複数の配線層、すなわちこの構成例では第１配線層４０、第２配線層６０及び第３配線層８０と、これら複数の配線層を互いに離間する例えばこの構成例では第１から第６までの絶縁膜３０、４２、５４、６２、７４及び８２、すなわち複数層の層間絶縁膜とが設けられている。
すなわち、基板２０上に、第１絶縁膜３０、第１配線層４０、第３絶縁膜５４、第２配線層６０、第５絶縁膜７４、及び第３配線層８０が順次に階層的に積層されている階層構造が形成されている。また、第２絶縁膜４２は、第１配線層４０の階層に含まれており、第４絶縁膜６２は、第２配線層６０の階層に含まれており、さらに第６絶縁膜８２は、第３配線層８０の階層に含まれている。
図１（Ａ）及び（Ｂ）に示すように、この発明にかかるシールリング１６は、素子領域１２を囲む周辺領域１４に設けられていて、素子領域１２を囲むリング本体１６ａを有している。すなわち、リング本体１６ａは閉じた環状の形状としてある。この例ではリング本体１６ａの外形の輪郭は、素子領域１２の形状に対応した好ましくは例えば四角形状となっている。このように、リング本体１６ａの延在形状は、素子領域１２又はチップ領域１１の形状に応じた任意好適な形状とすることができる。すなわち、素子領域１２は、一体的な壁状に構成されるシールリング１６により隙間なくその周囲を囲まれている。
図１（Ｂ）に示すように、シールリング１６は、さらに、リング本体１６ａと一体的に形成されている、複数の突出部１６ｂを具えている。この突出部１６ｂは、リング本体１６ａから素子領域１２側に突出している。この図示例では、突出部１６ｂの平面形状は、後述する製造方法、特にフォトリソグラフィ工程が許容する範囲内で、任意のサイズ、また任意の形状とすることができる。この図示例では、突出部１６ｂは、１つの角隅を切り欠いた凹凸を有する四角形状、長方形状、台形状、サイズの異なるさらなる長方形状といった複数種類の形状を任意に組み合わせた形状としてある。また、これら各形状の部分の配置間隔、すなわち相互の離間距離についても後述する製造方法、特にフォトリソグラフィ工程が許容する範囲内で、任意好適なものとすることができる。すなわち、複数の突出部１６ｂは、形状、サイズ、または隣接する突出部同士の離間距離のいずれかが同一であっても、または、形状、サイズ、及び隣接する突出部同士の離間距離が異なっていてもよい。
なお、周辺領域１４には、上述の複数の配線層それぞれを貫通するリング本体１６ａ及び突出部１６ｂが設けられている。以下、リング本体１６ａ及び突出部１６ｂを総称して、単にリング部とも称する。
図２に示す構成例では、シールリング１６は、埋込み部と、この埋込み部の頂面を除く壁面に設けられているバリアメタルとを具えている。図２及び図３を参照してより具体的に説明すると、第１絶縁膜３０を貫通してシールリング用第１埋込み部３５が設けられている。第２絶縁膜４２を貫通してシールリング用第１バリアメタル４５Ａが設けられているシールリング用第２埋込み部４６Ａが第１リング部４８として設けられている。第３絶縁膜５４及び第４絶縁膜６２を貫通して、シールリング用第２バリアメタル６５Ａが設けられているシールリング用第３埋込み部６６Ａが第２リング部６８として設けられている。さらに第５絶縁膜７４及び第６絶縁膜８２を貫通して第３バリアメタル８５が設けられている第４埋込み部８６が第３リング部８８として設けられている。
このようにして、基板２０の所要の領域と、第３配線層８０の埋込み部８６とは、その間に設けられた埋込み部３５、４６Ａ、６６Ａとバリアメタル４５Ａ、６５Ａ、８５を経て連続的に結合された状態となる。
このようにリング部のリング本体１６ａは環状に設けられている、すなわちシールリング１６は、これらリング部同士及びリング部と基板とを離間する絶縁膜を貫通してこれらを互いに接続する環状の埋込み部により構成されている。結果として、素子領域１２は、一体的な壁状に構成されるシールリング１６により隙間なくその周囲を囲まれる。
以下、このシールリング１６につきさらに詳細に説明するが、以下の構成例の説明においては、各配線層４０、６０及び８０に設けられている第１、第２及び第３リング部４８、６８及び８８の特に突出部１６ｂの形状をいずれも同一であるものとして説明する。しかしながら、この発明の半導体装置は同一形状の突出部１６ｂに限定されず、各配線層ごとに異なる形状及び／又はサイズのリング本体１６ａ及び突出部１６ｂを有するリング部を設ける構成とすることができる。
基板２０の上面２０ａ側には、詳細は省略するが例えば拡散層２４により構成されるトランジスタ等からなる複数の機能素子が設けられている。さらに基板２０には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）といった機能素子を電気的に分離する素子分離構造２２が設けられている。
これら拡散層２４及び素子分離構造２２上、すなわち基板２０の上面２０ａ上には、第１絶縁膜３０が設けられている。
この第１絶縁膜３０は、例えばシリコン酸化膜とすればよい。
第１絶縁膜３０の素子領域１２内には、この第１絶縁膜３０を貫通して、この例では拡散層２４として示す素子に至るコンタクトホール３２が設けられている。
また、第１絶縁膜３０の周辺領域１４内には、この第１絶縁膜３０を貫通して、基板上面２０ａに至るシールリング用第１溝３３が設けられている。
このシールリング用第１溝３３は、素子領域１２を閉環状に囲んでいる。
コンタクトホール３２内にはこれを埋め込む埋込みコンタクト３４が設けられている。埋込みコンタクト３４は、例えばタングステン（Ｗ）といった従来公知の導電性材料により構成すればよい。
シールリング用第１溝３３も同様に、例えばタングステンといった従来公知の導電性材料により埋め込んでシールリング用第１埋込み部３５として構成すればよい。埋込みコンタクト３４とシールリング用第１埋込み部３５とは、好ましくは同一の材料により形成するのがよい。
なお、第１絶縁膜３０がシリコン酸化膜で形成されている場合には、シールリング用第１埋込み部３５は、一続きに素子領域１２を隙間なく囲む形状とする必要はなく、例えば埋込みコンタクト３４と同様の複数の柱状の構造とし、複数の柱状体として構成されるシールリング用第１埋込み部３５が素子領域１２を囲む列柱状に配置される構成としてもよい。
第１絶縁膜３０及びこの第１絶縁膜３０から露出する埋込みコンタクト３４及びシールリング用第１埋込み部３５上には、第１拡散防止膜４１が設けられている。この第１拡散防止膜４１は、特に配線の材料として用いられる銅の拡散を防止するための膜である。
第１拡散防止膜４１は、例えばシリコン窒化膜、又はシリコンカーバイド（ＳｉＣ）膜とすればよい。
この第１拡散防止膜４１上には第２絶縁膜４２が積層されている。
第２絶縁膜４２は、シリコン酸化膜と比較して、比誘電率の小さい低誘電率膜とするのがよい。具体的には、比誘電率（ｋ）が好ましくは最大でも３．０である従来公知の低誘電率膜（Ｌｏｗ−ｋ膜）、例えばＨＳＱ：二酸化ケイ素水素シルセスシオキサン（hydrogen silsesquioxane）、ＭＳＱ：メチルシルセスシオキサン（methyl silsesquioxane）、ＣＤＯ（carbon doped oxide）といった材料或いはダウケミカル社製ＳｉＬＫ（登録商標）といったポリマー材料を材料とする膜とすればよい。
このとき、第２絶縁膜４２の膜厚は、好ましくは１００ｎｍから５０００ｎｍの範囲内のいずれかの値とするのがよい。
さらに第２絶縁膜４２の表面上には、第１キャップ膜４３が設けられている。キャップ膜とは、例えば高密度のシリコン酸化膜により構成される低誘電率膜を保護する機能を奏する膜である。
第１溝部４４は、第１キャップ膜４３の表面から、第１キャップ膜４３、第２絶縁膜４２及び第１拡散防止膜４１を貫通して、第１絶縁膜３０の表面に至って設けられている。
この第１溝部４４は、埋込みコンタクト３４及びシールリング用第１埋込み部３５の頂面を露出させて設けてある。
第１溝部４４は、配線用第１溝４４Ｂとシールリング用第２溝４４Ａとを含んでいる。配線用第１溝４４Ｂは、素子領域１２内の埋込みコンタクト３４の直上に設けられてその頂面を露出させている。シールリング用第２溝４４は、周辺領域１４内のシールリング用第１埋込み部３５の直上に設けられてその頂面を露出させている。
図１（Ｂ）にも示すように、このシールリング用第２溝４４Ａは、リング本体１６ａと上述した突出部１６ｂの輪郭を画成する第１突出領域４４Ａａとを有している。
第１溝部４４内の表面には、第１バリアメタル４５が設けられている。すなわちシールリング用第１埋込み部３５の頂面上を含むシールリング用第２溝４４Ａ内の表面には、シールリング用第１バリアメタル４５Ａが設けられている。また、埋込みコンタクト３４の頂面上を含む配線用第１溝４４Ｂ内の表面には配線用第１バリアメタル４５Ｂが設けられている。
このシールリング用第１バリアメタル４５Ａは、シールリング用第２溝４４Ａの第１突出領域４４Ａａの輪郭に沿った、この例ではいわゆるつづら折れ形状の屈曲部４５Ａａを有している。
第１バリアメタル４５としては、好ましくは例えばタンタル、窒化タンタル、タングステン、窒化タングステン、ＷＳｉＮ、窒化チタン及びＴｉＳｉＮを含む群から選択される単層膜又は２層以上の積層膜とすればよい。
第１バリアメタル４５の膜厚は、好ましくは例えば２ｎｍから５０ｎｍの範囲内のいずれかの値とすればよいが、このバリアメタルの膜厚はいわゆるテクノロジーノードに対応した最適な膜厚とすればよい。
第１バリアメタル４５上、すなわち、第１バリアメタル４５に覆われた第１溝部４４には、これを埋め込む、例えば銅又は銅合金からなる第２埋込み部４６が設けられている。
この第２埋込み部４６は、第１配線層４０の本質的な構成要素である。すなわち第２埋込み部４６は、第１配線層４０に含まれる複数の配線を構成する配線用第１埋込み部４６Ｂとシールリング用第２埋込み部４６Ａとを含んでいる。
配線用第１埋込み部４６Ｂは、配線用第１溝４４Ｂを埋め込んで設けられている。また、シールリング用第２埋込み部４６Ａは、シールリング用第２溝４４Ａを埋め込んで設けられている。
これら配線用第１埋込み部４６Ｂ及びシールリング用第２埋込み部４６Ａの頂面は第１キャップ膜４３の表面と実質的に同一高さとされている。
なお、図３にも示すように、このシールリング用第２埋込み部４６Ａと上述のシールリング用第１バリアメタル４５Ａとで上述した第１リング部４８を構成している。
第１キャップ膜４３、第１バリアメタル４５及び埋込み部４６上には、第１拡散防止膜４１と同様の構成を有する第２拡散防止膜５２が設けられている。
この第２拡散防止膜５２上には第３絶縁膜５４が積層されている。第３絶縁膜５４は、既に説明した第２絶縁膜４２と同様の低誘電率膜である。
さらに第３絶縁膜５４上には、第１拡散防止膜４１と同様の構成の第３拡散防止膜６１が設けられている。
第３拡散防止膜６１上には第４絶縁膜６２が積層されている。第４絶縁膜６２は、既に説明した第２絶縁膜４２と同様の低誘電率膜である。
この第４絶縁膜６２上には、第１キャップ膜４３と同様の構成を有する第２キャップ膜６３が設けられている。
これら第２拡散防止膜５２、第３絶縁膜５４、第３拡散防止膜６１、第４絶縁膜６２、及び第２キャップ膜６３には、これらを貫通する第２溝部５６が設けられている。
この第２溝部５６には、周辺領域１４に設けられているシールリング用第３溝５６Ａと素子領域１２に設けられている配線用第２溝５６Ｂとが含まれる。
第２溝部５６は、この発明の各配線層の形成工程に採用されるダマシン法を適用することを考慮して構成されている。ここでは特に上層配線層を形成する際に下層配線層に接続される埋込みヴィアを同時に埋め込んで形成するいわゆるデュアルダマシン法を採用した構成例につき説明する。
第２拡散防止膜５２及び第３絶縁膜５４には、これらを貫通して、シールリング用第２埋込み部４６Ａの頂面の一部分に至るシールリング用下部溝５６Ａａ及び配線用第２埋込み部４６Ｂの頂面の一部分に至る配線用下部ヴィアホール５６Ｂａが設けられている。シールリング用下部溝５６Ａａは周辺領域１４に設けられている。また、配線用下部ヴィアホール５６Ｂａは素子領域１２に設けられている。
第３拡散防止膜６１、第４絶縁膜６２及び第２キャップ膜６３には、これらを貫通し、下部溝５６Ａａよりも幅広のシールリング用上部溝５６Ａｂ及び下部ヴィアホール５６Ｂａの径よりも幅広の配線用上部溝５６Ｂｂが設けられている。シールリング用上部溝５６Ａｂは周辺領域１４に設けられている。また、配線用上部溝５６Ｂｂは素子領域１２に設けられている。
すなわち、シールリング用第３溝５６Ａは、溝幅のみが異なる同一形状のシールリング用下部溝５６Ａａとシールリング用上部溝５６Ａｂとが上下に連通して構成されている。また、配線用第２溝５６Ｂは、配線用下部ヴィアホール５６Ｂａと配線用上部溝５６Ｂｂが連通して構成されている。
このようにシールリング用第３溝５６Ａ及び配線用第２溝５６Ｂは、溝同士又は溝とヴィアホールとを組み合わせた２段の構成とされている。
図１（Ｂ）にも示すように、このシールリング用第３溝５６Ａは、リング本体１６ａと上述した突出部１６ｂとの輪郭を画成する第２突出領域５６Ａｃを有している。
第２溝部５６内の表面には、既に説明した第１バリアメタル４５と同様の構成の第２バリアメタル６５が設けられている。すなわちシールリング用第２埋込み部４６Ａの頂面の一部分を含むシールリング用第３溝５６Ａ内の表面には、シールリング用第２バリアメタル６５Ａが設けられている。また、配線用第１埋込み部４６Ｂの頂面の一部分上を含む配線用第２溝５６Ｂ内の表面には配線用第２バリアメタル６５Ｂが設けられている。
このシールリング用第２バリアメタル６５Ａは、シールリング用第３溝５６Ａの第２突出領域５６Ａｃの輪郭に沿った形状の屈曲部６５Ａａを有している。
第２バリアメタル６５上、すなわち、第２バリアメタル６５に覆われたシールリング用第３溝５６Ａ及び配線用第２溝５６Ｂには、これらを埋め込む、例えば銅又は銅合金からなる第３埋込み部６６が設けられている。
この第３埋込み部６６は、第２配線層６０の本質的な構成要素である。すなわち第３埋込み部６６は、第２配線層６０に含まれる複数の配線を構成する配線用第２埋込み部６６Ｂとシールリング用第３埋込み部６６Ａとを含んでいる。
配線用第２埋込み部６６Ｂは、配線用第２溝５６Ｂを埋め込んで設けられている。また、シールリング用第３埋込み部６６Ａは、シールリング用第３溝５６Ａを埋め込んで設けられている。
これら配線用第２埋込み部６６Ｂ及びシールリング用第３埋込み部６６Ａの頂面は第２キャップ膜６３の表面と実質的に同一の高さとされている。
なお、図３にも示すように、このシールリング用第３埋込み部６６Ａと上述のシールリング用第２バリアメタル６５Ａとで上述した第２リング部６８を構成している。
この例では、シールリング用下部溝５６Ａａとシールリング用上部溝５６Ａｂとが連通して構成されているシールリング用第３溝５６Ａと、配線用下部ヴィアホール５６Ｂａと配線用上部溝５６Ｂｂとが連通して構成されている配線用第２溝５６Ｂとを単一の工程で一体的な構成として埋め込むいわゆるデュアルダマシン法を採用した構成例を説明したが、例えばシールリング用下部溝５６Ａａとシールリング用上部溝５６Ａｂとを、それぞれ個別の工程で埋め込むシングルダマシン法により形成される、個別の埋込み部を接続する構成としてもよい。
第２キャップ膜６３、第２バリアメタル６５及び第３埋込み部６６上には、第１拡散防止膜４１と同様の構成を有する第４拡散防止膜７２が設けられている。
この第４拡散防止膜７２上には第５絶縁膜７４が積層されている。第５絶縁膜７４は、既に説明した第２絶縁膜４２と同様の低誘電率膜である。
さらに第５絶縁膜７４上には、第１拡散防止膜４１と同様の構成の第５拡散防止膜８１が設けられている。
第５拡散防止膜８１上には第６絶縁膜８２が積層されている。第６絶縁膜８２は、既に説明した第２絶縁膜４２と同様の低誘電率膜である。
この第６絶縁膜８２上には、第１キャップ膜４３と同様の構成を有する第３キャップ膜８３が設けられている。
これら第４拡散防止膜７２、第５絶縁膜７４、第５拡散防止膜８１、第６絶縁膜８２、及び第３キャップ膜８３には、これらを貫通する第３溝部７６が設けられている。
第３溝部７６及びこれを埋め込む後述する埋込み部については、第２溝部５６及び第３埋込み部６６の構成と何ら変わるところがないため、構成についてのみ説明する。
この第３溝部７６は、周辺領域１４に設けられている。すなわち、シールリング１６の一部分を構成する溝部である。
第３溝部７６は、第２溝部５６と同様に、この発明の各配線層の形成工程に採用されるダマシン法を適用することを考慮して構成されている。
第４拡散防止膜７２及び第５絶縁膜７４には、これらを貫通して、シールリング用第３埋込み部６６Ａの頂面の一部分に至るシールリング用下部溝７６Ａが設けられている。シールリング用下部溝７６Ａは周辺領域１４に設けられている。
第５拡散防止膜８１、第６絶縁膜８２及び第３キャップ膜８３には、これらを貫通し、下部溝７６Ａよりも幅広のシールリング用上部溝７６Ｂが設けられている。シールリング用上部溝７６Ｂは周辺領域１４に設けられている。
すなわち、第３溝部７６は、溝幅のみが異なる同一形状のシールリング用下部溝７６Ａとシールリング用上部溝７６Ｂとが上下に連通して構成されている。
図１（Ｂ）にも示すように、この第３溝部７６の特にシールリング用上部溝７６Ｂは、リング本体１６ａと上述した突出部１６ｂとの輪郭を画成する第３突出領域７６Ｂａを有している。
第３溝部７６内の表面には、既に説明した第１バリアメタル４５と同様の構成の第３バリアメタル８５が設けられている。すなわちシールリング用第３埋込み部６６Ａの頂面の一部分を含む第３溝部７６の表面には、シールリング用の第３バリアメタル８５が設けられている。
この第３バリアメタル８５は、第３溝部７６の第３突出領域７６Ｂａの輪郭に沿った形状の屈曲部８５Ａを有している。
第３バリアメタル８５上、すなわち、第３バリアメタル８５に覆われた第３溝部７６には、これらを埋め込む、例えば銅又は銅合金からなる第４埋込み部８６が設けられている。
この第４埋込み部８６は、第３配線層８０の本質的な構成要素である。
第４埋込み部８６は、第３溝部７６を埋め込んで設けられている。第４埋込み部８６の頂面は第３キャップ膜８３の表面と実質的に同一の高さとされている。
なお、図３にも示すように、この第４埋込み部８６と上述の第３バリアメタル８５とで上述した第３リング部８８を構成している。
この発明の半導体装置の構成例によれば、シールリングと、特にこのシールリングと接触する絶縁膜との接触面積を大幅に増加することができる。従って、例えばダマシンプロセスに必須のＣＭＰ工程により発生する応力が増加した接触面積に分散するため、特に低誘電率膜とシールリングとの界面における剥離の発生を効果的に防止することができる。
（半導体装置の製造方法例）
以下、図を参照して、上述した構成を有するこの発明の半導体装置の製造方法につき説明する。
以下、図を参照して、上述した構成を有するこの発明の半導体装置の製造方法につき説明する。
図４（Ａ）及び（Ｂ)は、製造途中で得られた構造体を図２と同じ位置で切断した切り口を示す模式図である。
図５は、図４（Ｂ）から続く模式図である。
図６は、図５から続く模式図である。
図７は、図６から続く模式図である。
図４（Ａ）に示すように、まず、好ましくは例えばシリコンウェハといった基板２０を準備する。
基板２０には、スクライブラインＳＬに沿って研削個片化したときに半導体装置となるチップ領域１１を設定する。また、このチップ領域１１内には、電気的にアクティブな素子領域１２及びこの素子領域１２を囲む周辺領域１４を設定しておく。
次いで、基板２０に、素子を電気的に分離するための素子分離構造２２を常法に従って形成する。
既に説明したように、素子分離構造としては、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）が想定されている。
次いで、基板２０に、例えば拡散層２４により構成されるトランジスタ等の複数の機能素子を形成する。この素子形成工程は、従来公知のイオン打ち込み工程及び拡散工程を任意好適な条件で実施すればよい。
これら拡散層２４及び素子分離構造２２上に、第１絶縁膜３０を形成する。
この第１絶縁膜３０は、既に説明したように例えばシリコン酸化膜が想定されている。第１絶縁膜３０は、ＣＶＤ法といった任意好適な条件での従来公知の成膜方法により形成すればよい。
次いで、第１絶縁膜３０に、この第１絶縁膜３０を貫通して、この例では素子領域１２内の拡散層２４として示す機能素子に至るコンタクトホール３２を形成する。同時に、周辺領域１４内である第１絶縁膜３０には、この第１絶縁膜３０を貫通して基板上面２０ａに至り、素子領域１２を閉環状に囲んでいるシールリング用第１溝３３を形成する。
これらコンタクトホール３２及びシールリング用第１溝３３は、常法に従う任意好適な条件で、一連のレジスト塗布工程、ホトリソグラフィ工程によるレジストパターンの形成工程、かかるレジストパターンをマスクとして用いるエッチング工程により形成すればよい。
次に、コンタクトホール３２を埋め込む埋込みコンタクト３４を常法に従って形成する。また、同時にシールリング用第１溝３３も、例えばタングステンといった従来公知の導電性材料により埋め込んでシールリング用第１埋込み部３５とする。
埋込みコンタクト３４及びシールリング用第１埋込み部３５は、例えばタングステン（Ｗ）といった従来公知の導電性材料を用いて形成すればよい。
埋込みコンタクト３４及びシールリング用第１埋込み部３５の形成工程は、コンタクトホール３２及びシールリング用第１溝３３をスパッタ法等の従来公知の方法に従って同時に埋め込む工程とするのがよい。さらにエッチバック工程を行って、埋込みコンタクト３４及びシールリング用第１埋込み部３５を形成すればよい。このエッチバック工程により埋込みコンタクト３４及びシールリング用第１埋込み部３５の頂面は、第１絶縁膜３０の表面の高さとほぼ同一の高さとなる。
次いで、第１絶縁膜３０及びこの第１絶縁膜３０から露出する埋込みコンタクト３４及びシールリング用第１埋込み部３５上に、第１拡散防止膜４１を形成する。
第１拡散防止膜４１は、例えばシリコン窒化膜、又はシリコンカーバイド（ＳｉＣ）膜を従来公知のＣＶＤ法等により任意好適な条件で成膜することにより形成すればよい。
さらにこの第１拡散防止膜４１上に、第２絶縁膜４２を積層する。
第２絶縁膜４２は、既に説明したように、比誘電率（ｋ）が好ましくは最大でも３．０である従来公知の低誘電率膜（Ｌｏｗ−ｋ膜）、例えばＨＳＱ（hydrogen silsesquioxane）、ＭＳＱ（methyl silsesquioxane）、ＣＤＯ（carbon doped oxide）といった材料或いはダウケミカル社製ＳｉＬＫ（登録商標）といったポリマー材料を材料として成膜すればよい。
第２絶縁膜４２の成膜工程は、選択された膜材料に応じた工程、例えば従来公知の塗布法、ＣＶＤ法により形成すればよい。
次に、第２絶縁膜４２の表面上に、第１キャップ膜４３を積層する。キャップ膜としては、例えば高密度のシリコン酸化膜を形成するのがよい。
この第１キャップ膜４３は、具体的には高密度のシリコン酸化膜を従来公知のプラズマＣＶＤ法により任意好適な条件で成膜すればよい。
次いで、第１溝部４４を形成する。第１溝部４４、すなわち第１突出領域４４Ａａを有しているシールリング用第２溝４４Ａ及び配線用第１溝４４Ｂを、第１キャップ膜４３の表面から、第１キャップ膜４３、第２絶縁膜４２及び第１拡散防止膜４１を貫通して、第１絶縁膜３０の表面に至るよう形成する。
第１溝部４４は、従来公知のホトリソグラフィ工程、及び第１キャップ膜４３、第２絶縁膜４２及び第１拡散防止膜４１を構成する材料に応じた任意好適な条件でのエッチング工程により各膜をパターニングすることにより、所望のパターンとして形成すればよい。
次に、第１溝部４４内の表面を覆う第１バリアメタル４５を形成する。
まず、露出面全面、すなわち第１キャップ膜４３の表面及び形成された第１溝部４４内、すなわち側壁、露出した第１絶縁膜３０の表面、埋込みコンタクト３４の頂面及びシールリング用第１埋込み部３５の頂面上を覆う第１バリアメタル膜４５Ｘを成膜する。
この第１バリアメタル膜４５Ｘとしては、好ましくは例えばタンタル、窒化タンタル、タングステン、窒化タングステン、ＷＳｉＮ、窒化チタン及びＴｉＳｉＮを含む群から選択される従来公知の材料を、これら材料に応じた任意好適な手法により成膜して単層膜又は２層以上の積層膜とすればよい。
第１バリアメタル膜４５Ｘは、バリアメタルの膜厚はいわゆるテクノロジーノードに対応した最適な膜厚として形成すればよい。この膜厚は、好ましくは例えば２ｎｍから５０ｎｍの範囲内のいずれかの値として形成すればよい。
次に、第１バリアメタル膜４５Ｘ上、すなわち、第１バリアメタル膜４５Ｘに覆われている第１溝部４４を例えば銅合金で埋め込み、かつ露出面全面を覆う第１配線膜４６Ｘを成膜する。
この第１配線膜４６Ｘを銅合金膜として形成する工程は、例えば２段階の工程により行うのがよい。具体的には、まず、第１段階は、従来公知のＰＶＤ法により露出面全面に対し、銅合金の膜を好ましくは膜厚２０ｎｍから１５０ｎｍの範囲内で堆積させる。次いで第２段階として、好ましくは従来公知の電解メッキ法、ＣＶＤ法又は無電解メッキ法により、第１溝部４４を埋め込む第１配線膜４６Ｘを形成すればよい。
次に、図４（Ｂ）に示すように、第１バリアメタル膜４５Ｘ及び第１配線膜４６Ｘを、第１キャップ膜４３の表面が露出するまで、すなわち配線用第１埋込み部４６Ｂ及びシールリング用第２埋込み部４６Ａの頂面は第１キャップ膜４３の表面と実質的に同一高さとなるよう平坦に研削する。この研削工程によって、第１溝部４４、すなわちシールリング用第２溝４４Ａ内の表面を覆っていて、シールリング用第２溝４４Ａの第１突出領域４４Ａａの輪郭に沿った形状の屈曲部４５Ａａ（図１（Ｂ）参照。）を有しているシールリング用第１バリアメタル４５Ａ、配線用第１溝４４Ｂ内の表面を覆う配線用第１バリアメタル４５Ｂ、第１配線層４０に含まれる複数の配線を構成する配線用第１埋込み部４６Ｂ、及び第１突出部４６Ａａを有するシールリング用第２埋込み部４６Ａを完成させる。すなわち、第１バリアメタル４５Ａと第２埋込み部４６Ａとを有する第１リング部４８が形成される（図３参照。）。
この研削工程は、任意好適な条件で行われる従来公知のＣＭＰ工程により行うのがよい。好適なＣＭＰ工程の条件を、一般的な技術水準として例示すると、研磨圧力を２．５ｐｓｉから４．５ｐｓｉ程度の範囲とし、研磨パッドと研磨面との相対速度を６０ｍ／分から１８０ｍ／分程度の範囲内のいずれかの値とする。
シールリング用第１バリアメタル４５Ａは屈曲部４５Ａａを有している。従って、この屈曲部が存在する分だけ絶縁膜との接触面積を増加させることができる。よって、このＣＭＰ工程により発生する応力が増加した接触面積に分散するため、特に低誘電率膜と他の構造との界面における剥離の発生を効果的に防止することができる。
図４（Ｂ）に示すように、次いで、露出した第１キャップ膜４３、第１バリアメタル４５及び第２埋込み部４６上に、既に説明した第１拡散防止膜４１と同様の工程を実施して、第２拡散防止膜５２を形成する。
さらに、第２拡散防止膜５２上に、既に説明した第２絶縁膜４２と同様の工程を実施して、低誘電率膜である第３絶縁膜５４を積層する。
形成された第３絶縁膜５４上に、第１拡散防止膜４１と同様の工程を実施して、第３拡散防止膜６１を積層する。
次いで、第３拡散防止膜６１上に、既に説明した第２絶縁膜４２と同様の工程を実施して、低誘電率膜である第４絶縁膜６２を積層する。
さらに、第４絶縁膜６２上に、既に説明した第１キャップ膜４３と同様の工程を実施して、第２キャップ膜６３を形成する。
次いで、これら第２拡散防止膜５２、第３絶縁膜５４、第３拡散防止膜６１、第４絶縁膜６２、及び第２キャップ膜６３に、これらを貫通する第２溝部５６を形成する。
第２溝部５６は、従来公知のホトリソグラフィ工程、及び各積層膜を構成する材料に応じた任意好適な条件でのエッチング工程により各膜をパターニングすることにより、所望のパターンとして形成すればよい。
第２溝部５６を形成するにあたり、まず、シールリング用前駆第３溝５６ＡＸ及び配線用前駆第２溝５６ＢＸを形成する。
シールリング用前駆第３溝５６ＡＸを、周辺領域１４に形成する。このシールリング用前駆第３溝５６ＡＸの形成により、第２拡散防止膜５２、第３絶縁膜５４、第３拡散防止膜６１、第４絶縁膜６２、及び第２キャップ膜６３を貫通してシールリング用第２埋込み部４６Ａの頂面の一部分が露出する。
配線用前駆第２溝５６ＢＸは、素子領域１２に、第２拡散防止膜５２、第３絶縁膜５４、第３拡散防止膜６１、第４絶縁膜６２、及び第２キャップ膜６３を貫通させて配線用第１埋込み部４６Ｂの頂面の一部分を露出させて形成する。なお、配線用前駆第２溝５６ＢＸは、この例では貫通孔として形成する。
図５（Ａ）に示すように、形成されたシールリング用前駆第３溝５６ＡＸ及び配線用前駆第２溝５６ＢＸそれぞれを含む部分領域に、第２キャップ膜６３の表面から、この第２キャップ膜６３、第４絶縁膜６２及び第３拡散防止膜６１を貫通して第３絶縁膜５４の表面に至る、より幅広のシールリング用上部溝５６Ａｂ及び貫通孔として形成される配線用前駆第２溝５６ＢＸの径よりも幅広の配線用上部溝５６Ｂｂを形成する。
この工程により、第２拡散防止膜５２及び第３絶縁膜５４を貫通して残存するシールリング用前駆第３溝５６ＡＸは形成されたシールリング用上部溝５６Ａｂに連通するシールリング用下部溝５６Ａａとなり、残存する配線用前駆第２溝５６ＢＸは形成された配線用上部溝５６Ｂｂに連通する配線用下部ヴィアホール５６Ｂａとなる。
ここまでの工程により、シールリング用前駆第３溝５６ＡＸ及び配線用前駆第２溝５６ＢＸは、溝幅のみが異なる同一形状のシールリング用下部溝５６Ａａとシールリング用上部溝５６Ａｂとが上下に連通しているシールリング用第３溝５６Ａ、配線用下部ヴィアホール５６Ｂａと配線用上部溝５６Ｂｂとが連通している配線用第２溝５６Ｂを含む第２溝部５６として完成する。
図５（Ａ）及び（Ｂ）に示すように、シールリング用上部溝５６Ａｂは、上述した突出部１６ｂの輪郭を画成する第２突出領域５６Ａｃを有するように形成される。
なお、シールリング１６の全幅は２μｍから２０μｍ程度の範囲内のいずれかの値とすることができる。
この第２突出領域５６Ａｃは、ホトリソグラフィ工程に使用される特に露光装置の光学系が許容する範囲内で、任意のサイズ、また任意の形状として形成される。図示例は、突出部１６ｂは、凹凸を有する四角形状、長方形状、台形状、先の長方形とはサイズの異なる長方形状といった複数種類の形状を任意に組み合わせた例である。
また、これら第２突出領域５６Ａｃの配置間隔、すなわち相互の離間距離についても、特にホトリソグラフィ工程に使用される露光装置の光学系が許容する範囲内で、任意好適なものとして形成すればよい。
第２突出領域５６Ａｃのサイズは、最小で、いわゆる最小ピッチの１／２程度とすることができる。一般的な技術水準を例示すると、例えば６５ｎｍノードの場合には２００ｎｍ程度である。また例えば４５ｎｍノードの場合には１３０ｎｍ程度、例えば３２ｎｍノードの場合には９０ｎｍ程度とすることができる。
次に、図６に示すように、露出面全面、すなわち第２キャップ膜６３の表面及び第２溝部５６内の表面を覆う第２バリアメタル膜６５Ｘを形成する。第２バリアメタル膜６５Ｘは、既に説明した第１バリアメタル膜４５Ｘと同様の工程を実施して形成すればよい。
次いで、第２バリアメタル膜６５Ｘ上、すなわち、第２バリアメタル膜６５Ｘに覆われている第２溝部５６を例えば銅合金で埋め込み、かつ露出面全面を覆う第２配線膜６６Ｘを成膜する。
この第２配線膜６６Ｘの形成工程は、第１配線膜４６Ｘと同様の工程により形成すればよい。
次に、図７に示すように、第２バリアメタル膜６５Ｘ及び第２配線膜６６Ｘを、第２キャップ膜６３の表面が露出するまで、すなわち配線用第３埋込み部６６Ｂ及びシールリング用第３埋込み部６６Ａの頂面が第２キャップ膜６３の表面と実質的に同一高さとなるよう平坦に研削する。この研削工程により、第２溝部５６、すなわちシールリング用第３溝５６Ａ内の表面を覆っていて、シールリング用第３溝５６Ａの第２突出領域５６Ａｃの輪郭に沿った形状の屈曲部６５Ａａを有しているシールリング用第２バリアメタル６５Ａ、配線用第２溝５６Ｂ内の表面を覆う配線用第２バリアメタル６５Ｂ、第２配線層６０に含まれる複数の配線を構成する配線用第３埋込み部６６Ｂ、及び第２突出部６６Ａａを有するシールリング用第３埋込み部６６Ａを完成させる。すなわち、シールリング用第２バリアメタル６５Ａとシールリング用第３埋込み部６６Ａとを有する第２リング部６８が得られる（図３参照。）。
この研削工程は、既に説明した第１バリアメタル４５の製造工程と同様に、任意好適な条件で行われる従来公知のＣＭＰ工程により行うのがよい。
シールリング用第２バリアメタル６５Ａは屈曲部６５Ａａを有している。従って、屈曲部６５Ａａが存在する分だけ絶縁膜との接触面積を増加させることができる。よって、このＣＭＰ工程により発生する応力が増加した接触面積に分散するため、特に低誘電率膜と他の構造との界面における剥離の発生を効果的に防止することができる。
さらなる配線層を形成する場合には、既に説明した第２配線層６０の製造工程と同様の工程を繰り返すことにより、第２配線層６０の上側に積層されて、任意好適なパターンを有する配線及びシールリングを含む第３配線層８０（図２参照。）、第４配線層といったさらなる配線層を形成することができる。
全配線層の形成終了後、スクライブラインＳＬに沿って、従来公知のダイシングブレード等を用いて研削を行うことで個片化工程を行う。これにより半導体装置１０が切り出されて完成する。
（半導体装置の構成例２）
図８（Ａ）を参照して、この発明の半導体装置の構成例２につき説明する。
図８（Ａ）を参照して、この発明の半導体装置の構成例２につき説明する。
この例の半導体装置は、シールリングの突出部の形状及び配置に特徴を有している。なお、以下に説明するさらなる構成例の説明については、シールリングの構成以外の他の構成要素及び製造方法は、既に説明した構成例１と何ら変わるところがないため、これらの詳細な説明は省略する。
図８（Ａ）は個片化直前の１つの半導体装置に着目して上面側からみた部分平面図であり、図１（Ａ）に示した部分領域Ａを拡大して示す部分拡大図である。
図８（Ａ）に示すように、この例のシールリング１６は複数の突出部１６ｂを具えている。
この例では、複数の突出部１６ｂは、いずれも素子領域１２側に突出した２つの角隅のうち一方を切り欠いた、凹凸を有する四角形状の平面形状としてある。これら複数の突出部１６ｂは、シールリング１６の延在方向に対して同一方向、すなわち周辺領域１４から素子領域１２に向かう方向であって、シールリング１６の延在方向に直交する方向に並列配置されている。
この例の複数の突出部１６ｂは、いずれも同一形状、同一サイズ（突出長ｗ２）であり、かつ隣接する突出部１６ｂ同士の離間距離Ｐを等間隔としてある。
この離間距離Ｐは、製造プロセス、特にホトリソグラフィ工程の解像限界により最小間隔が規定される。離間距離Ｐは、最小で、露光装置の光学系の解像限界により規定されるいわゆる最小ピッチとすることができる。
このような構成とすれば、ＣＭＰ工程において、シールリング１６に加わる応力をより均一化することができる。従って、ＣＭＰ工程時の局所的な応力の集中を防止することができるので、シールリング１６とこれと接触する絶縁膜、特に低誘電率膜との境界面での剥離の発生をより効果的に防止することができる。
（半導体装置の構成例３）
図８（Ｂ）を参照して、この発明の半導体装置の構成例３につき説明する。
図８（Ｂ）を参照して、この発明の半導体装置の構成例３につき説明する。
図８（Ｂ）は個片化直前の１つの半導体装置に着目して上面側からみた部分平面図であり、図１（Ａ）に示した部分領域Ａを拡大して示す部分拡大図である。
図８（Ａ）に示すように、この例のシールリング１６は複数の突出部１６ｂを具えている。
この例では、複数の突出部１６ｂは、いずれも四角形状の平面形状としてある。これら複数の突出部１６ｂは、シールリング１６の延在方向に対して同一方向、すなわち周辺領域１４から素子領域１２に向かう方向であって、シールリング１６の延在方向に直交する方向に櫛歯状に並列配置されている。
この例の複数の突出部１６ｂは、いずれも同一形状、同一サイズ（突出長ｗ２、突出幅ｗ１）であり、かつ隣接する突出部１６ｂ同士の離間距離Ｐを等間隔としてある。
この離間距離Ｐ及び突出長ｗ２は、いずれも製造プロセス上、特にホトリソグラフィ工程の解像限界で許容される最小サイズ（最小ピッチ）としてある。
このような構成とすれば、既に説明した構成例１及び２で得られる効果に加えて、半導体装置１０の周辺領域１４、すなわち半導体装置１０の電気的機能に寄与しない領域を最小とすることができる。すなわち、同一の機能を有する半導体装置であれば、半導体装置の平面的な面積をより減少させ、より小型化することができる。結果として、製造コストがより低減される。
既に説明したこの発明のシールリング１６の構成例において、突出部１６ｂを素子領域側１２のみに設け、スクライブラインＳＬ側は平面状とする例を説明した。
このようにすれば、個片化工程において、シールリングと絶縁膜との剥離を効果的に防止することができる。
１０：半導体装置
１１：チップ領域
１２：素子領域
１４：周辺領域
１６：シールリング（リング部）
１６ａ：リング本体
１６ｂ：突出部
２０：基板（半導体基板）
２０ａ：上面
２０ｂ：下面
２２：素子分離構造
２４：拡散層
３０：第１絶縁膜
３２：コンタクトホール
３３：シールリング用第１溝
３４：埋込みコンタクト
３５：シールリング用第１埋込み部
４０：第１配線層
４１：第１拡散防止膜
４２：第２絶縁膜
４３：第１キャップ膜
４４：第１溝部
４４Ａ：シールリング用第２溝
４４Ａａ：第１突出領域
４４Ｂ：配線用第１溝
４５Ｘ：第１バリアメタル膜
４５：第１バリアメタル
４５Ａ：シールリング用第１バリアメタル
４５Ａａ：屈曲部
４５Ｂ：配線用第１バリアメタル
４６：第２埋込み部
４６Ｘ：第１配線膜
４６Ａ：シールリング用第２埋込み部
４６Ａａ：第１突出部
４６Ｂ：配線用第１埋込み部
４８：第１リング部
５２：第２拡散防止膜
５４：第３絶縁膜
５６：第２溝部
５６Ａ：シールリング用第３溝
５６Ａａ：シールリング用下部溝
５６Ａｂ：シールリング用上部溝
５６Ａｃ：第２突出領域
５６ＡＸ：シールリング用前駆第３溝
５６Ｂ：配線用第２溝
５６Ｂａ：配線用下部ヴィアホール
５６Ｂｂ：配線用上部溝
５６ＢＸ：配線用前駆第２溝
６０：第２配線層
６１：第３拡散防止膜
６２：第４絶縁膜
６３：第２キャップ膜
６５：第２バリアメタル
６５Ａ：シールリング用第２バリアメタル
６５Ａａ：屈曲部
６５Ｂ：配線用第２バリアメタル
６５Ｘ：第２バリアメタル膜
６６：第３埋込み部
６６Ａ：シールリング用第３埋込み部
６６Ａａ：第２突出部
６６Ｂ：配線用第２埋込み部
６６Ｘ：第２配線膜
６８：第２リング部
７２：第４拡散防止膜
７４：第５絶縁膜
７６：第３溝部
７６Ａ：シールリング用下部溝
７６Ｂ：シールリング用上部溝
７６Ｂａ：第３突出領域
８０：第３配線層
８１：第５拡散防止膜
８２：第６絶縁膜
８３：第３キャップ膜
８５：第３バリアメタル
８５Ａ：屈曲部
８６：第４埋込み部
８８：第３リング部
１１：チップ領域
１２：素子領域
１４：周辺領域
１６：シールリング（リング部）
１６ａ：リング本体
１６ｂ：突出部
２０：基板（半導体基板）
２０ａ：上面
２０ｂ：下面
２２：素子分離構造
２４：拡散層
３０：第１絶縁膜
３２：コンタクトホール
３３：シールリング用第１溝
３４：埋込みコンタクト
３５：シールリング用第１埋込み部
４０：第１配線層
４１：第１拡散防止膜
４２：第２絶縁膜
４３：第１キャップ膜
４４：第１溝部
４４Ａ：シールリング用第２溝
４４Ａａ：第１突出領域
４４Ｂ：配線用第１溝
４５Ｘ：第１バリアメタル膜
４５：第１バリアメタル
４５Ａ：シールリング用第１バリアメタル
４５Ａａ：屈曲部
４５Ｂ：配線用第１バリアメタル
４６：第２埋込み部
４６Ｘ：第１配線膜
４６Ａ：シールリング用第２埋込み部
４６Ａａ：第１突出部
４６Ｂ：配線用第１埋込み部
４８：第１リング部
５２：第２拡散防止膜
５４：第３絶縁膜
５６：第２溝部
５６Ａ：シールリング用第３溝
５６Ａａ：シールリング用下部溝
５６Ａｂ：シールリング用上部溝
５６Ａｃ：第２突出領域
５６ＡＸ：シールリング用前駆第３溝
５６Ｂ：配線用第２溝
５６Ｂａ：配線用下部ヴィアホール
５６Ｂｂ：配線用上部溝
５６ＢＸ：配線用前駆第２溝
６０：第２配線層
６１：第３拡散防止膜
６２：第４絶縁膜
６３：第２キャップ膜
６５：第２バリアメタル
６５Ａ：シールリング用第２バリアメタル
６５Ａａ：屈曲部
６５Ｂ：配線用第２バリアメタル
６５Ｘ：第２バリアメタル膜
６６：第３埋込み部
６６Ａ：シールリング用第３埋込み部
６６Ａａ：第２突出部
６６Ｂ：配線用第２埋込み部
６６Ｘ：第２配線膜
６８：第２リング部
７２：第４拡散防止膜
７４：第５絶縁膜
７６：第３溝部
７６Ａ：シールリング用下部溝
７６Ｂ：シールリング用上部溝
７６Ｂａ：第３突出領域
８０：第３配線層
８１：第５拡散防止膜
８２：第６絶縁膜
８３：第３キャップ膜
８５：第３バリアメタル
８５Ａ：屈曲部
８６：第４埋込み部
８８：第３リング部
Claims (18)
- 上面及び当該上面と対向する下面を有していて、機能素子が設けられている素子領域及び当該素子領域を囲む周辺領域が設定されている基板と、
前記基板の上側に設けられている絶縁膜と、
前記絶縁膜を貫通するシールリング用溝を埋め込んで前記周辺領域に設けられているリング部を含むシールリングとを具え、
前記リング部は、前記絶縁膜を貫通する配線用溝を埋め込んで前記素子領域に設けられた銅を材料とする配線を含む配線層と同一層に設けられており、前記素子領域の周囲を囲む環状のリング本体、及び当該リング本体から前記素子領域側に突出する複数の突出部を有し、かつ前記リング本体の周辺領域側には突出部を有さず、
前記複数の突出部は、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含む
ことを特徴とする半導体装置。 - 複数の前記突出部は、形状、サイズ、または隣接する突出部同士の離間距離のいずれかが互いに同一であることを特徴とする請求項１に記載の半導体装置。
- 複数の前記突出部は、形状、サイズ、及び隣接する突出部同士の離間距離が互いに異なることを特徴とする請求項１に記載の半導体装置。
- 複数の前記突出部はいずれも同一形状、及び同一サイズであって、複数の当該突出部は、前記リング本体の延在方向に対して同一方向に並列配置されており、かつ隣接する突出部同士の離間距離を等間隔としてあることを特徴とする請求項２に記載の半導体装置。
- 複数の隣接する前記突出部同士の離間距離は、最小でも、使用される露光装置の光学系の解像限界により規定される最小間隔としてあることを特徴とする請求項１、２、４のいずれか一項に記載の半導体装置。
- 複数の前記配線層が互いに層間絶縁膜により離間されて積層されている多層配線構造を有しており、複数の前記配線層それぞれに設けられている複数の前記リング部が前記層間絶縁膜を貫通する埋込み部により互いに接続され、かつ前記基板の前記上面に至って構成されている前記シールリングを具えていることを特徴とする請求項１、２、４、５のいずれか一項に記載の半導体装置。
- 前記リング部は、当該リング部の直下の埋込み部と一体的に構成されていることを特徴とする請求項６に記載の半導体装置。
- 前記層間絶縁膜は、比誘電率が最大でも３．０である絶縁材料により構成されていることを特徴とする請求項６又は７に記載の半導体装置。
- 前記材料は、二酸化ケイ素水素シルセスシオキサン、メチルシルセスシオキサン、ＳｉＯＣ、有機成分からなるポリマー材料及び多孔質材料を含む絶縁材料の群から選択される絶縁材料であることを特徴とする請求項８に記載の半導体装置。
- 前記層間絶縁膜の膜厚は、１００ｎｍから５０００ｎｍの範囲の値であることを特徴とする請求項８又は９に記載の半導体装置。
- 前記リング部及び前記埋込み部は、当該リング部及び当該埋込み部の側面を覆っているバリアメタルをさらに具えていることを特徴とする請求項６から１０のいずれか一項に記載の半導体装置。
- 前記バリアメタルは、タンタル、窒化タンタル、タングステン、窒化タングステン、ＷＳｉＮ、窒化チタン及びＴｉＳｉＮを含む金属群から選択される単層膜又は２層以上の積層膜であることを特徴とする請求項１１に記載の半導体装置。
- 前記バリアメタルの膜厚は、２ｎｍから５０ｎｍの範囲であることを特徴とする請求項１１又は１２に記載の半導体装置。
- 複数の配線層が互いに層間絶縁膜により離間されて積層されている多層配線構造を具えている半導体装置の製造方法において、
上面及び当該上面と対向する下面を有していて、素子領域及び当該素子領域を囲む周辺領域が設定されている基板を準備する工程と、
前記素子領域の周囲を囲む環状のリング本体、及び当該リング本体から前記素子領域側に突出する複数の突出部を有するリング部であって、かつ前記リング本体の周辺領域側には突出部を有さない当該リング部を前記周辺領域に、かつ前記配線層と同一層に形成する配線層形成工程と、
複数の前記配線層同士及び前記基板の前記上面と最下層の前記配線層とを離間する前記層間絶縁膜を貫通する環状の埋込み部により各配線層に形成されている前記リング部同士を隙間なく互いに接続する工程と
を含み、
前記配線層形成工程において、前記複数の突出部が、前記上面に沿った平面形状が凹凸を有する四角形状である突出部を含むように、前記リング部を形成する
ことを特徴とする半導体装置の製造方法。 - 前記リング部の形成工程は、複数の前記突出部が、形状、サイズ、または隣接する突出部同士の離間距離のいずれかが互いに同一となるように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
- 前記リング部の形成工程は、複数の前記突出部が、形状、サイズ、及び隣接する突出部同士の離間距離が互いに異なるように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
- 前記リング部の形成工程は、複数の前記突出部がいずれも同一形状及び同一サイズであって、複数の当該突出部が前記シールリングの延在方向に対して同一方向に並列配置されており、かつ隣接する突出部同士の離間距離を等間隔として形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
- 前記リング部の形成工程は、複数の隣接する前記突出部同士の離間距離を、最小でも、使用される露光装置の光学系の解像限界により規定される最小間隔として形成することを特徴とする請求項１４、１５、または１７のいずれか一項に記載の半導体装置の製造方法。
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