CN111403345A - 隔离保护环、半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种隔离保护环、半导体结构及其制备方法，隔离保护环的制备方法包括如下步骤：1)提供基底；2)于所述基底的上表面形成介质层；3)于所述介质层内形成环形凹槽，所述环形凹槽贯穿所述介质层；及4)于所述环形凹槽的侧壁及底部形成金属层，位于所述环形凹槽侧壁的所述金属层内侧具有间隙；并于所述间隙内形成填充介质层。本发明的隔离保护环的制备方法在不增加工艺流程及成本的基础上具有更大的工艺窗口，在凹槽内形成的金属层内不会有孔洞，避免缺陷的产生，具有更好的防水汽、防氧气、防机械损伤及防静电损伤的效果，性能更加可靠。

Description

隔离保护环、半导体结构及其制备方法
技术领域
本发明属于集成电路技术领域，特别是涉及一种隔离保护环、半导体结构及其制备方法。
背景技术
密封环(Seal ring)主要用于封装，可以提供气密性密封，位于芯片外围，且位于切割道与芯片之间，可以在进行芯片切割时保护芯片不受机械损伤，并阻止水汽和氧气进入芯片内。保护环(Guard ring)主要用于带有接地的静电保护，可以保护传感设备和/或主芯片免受电子和/或静电损坏(ESD)。而且，一些电气测试键和/或监测焊垫也可以放置于保护环内。
然后，仅在芯片外围设置包括介质层及位于介质层内的互连结构的密封环，其对芯片的密封保护左右有限，芯片在切割时仍会遭受机械损伤，水汽和氧气仍会进入芯片内，且芯片会遭受电子和/或静电损坏；而在芯片外围设置保护环，并在保护环设置具有介质层及位于介质层内的单金属沟槽的密封环的现有结构虽然可以防止芯片遭受机械损伤及电子和/或静电损坏，但水汽和氧气仍会进入到芯片内；且由于沟槽较深，在沟槽内填充金属时容易在填充的金属内形成有孔洞，当CMP(化学机械研磨)后孔洞将暴露出来，在随后的工艺中会有颗粒落入孔洞中，落入孔洞中的颗粒在后续退火等工艺处理过程中会从孔洞内溢出而造成缺陷，从而影响密封环的密封保护性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种隔离保护环、半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种隔离保护环的制备方法，所述隔离保护环的制备方法包括如下步骤：
1)提供基底；
2)于所述基底的上表面形成介质层；
3)于所述介质层内形成环形凹槽，所述环形凹槽贯穿所述介质层；及
4)于所述环形凹槽的侧壁及底部形成金属层，位于所述环形凹槽侧壁的所述金属层内侧具有间隙；并于所述间隙内形成填充介质层。
本发明的隔离保护环的制备方法在不增加工艺流程及成本的基础上具有更大的工艺窗口，在凹槽内形成的金属层内不会有孔洞，避免缺陷的产生，具有更好的防水汽、防氧气、防机械损伤及防静电损伤的效果，性能更加可靠。
可选地，步骤4)之后还包括如下步骤：
5)于上一步骤中形成的所述填充介质层的上表面形成互连结构，所述互连结构的上表面与所述介质层的上表面相平齐；
6)于上一所述介质层的形成步骤中形成的所述介质层上表面、上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面及上一所述互连结构的形成步骤中形成的所述互连结构的上表面形成又一介质层；
7)于上一步骤中形成的所述介质层内形成又一环形凹槽，该步骤中的所述环形凹槽贯穿上一步骤中形成的所述介质层，且暴露上一所述互连结构的形成步骤中形成的所述互连结构；及
8)于上一步骤中形成的所述环形凹槽的侧壁及底部形成又一金属层，该步骤中位于所述环形凹槽侧壁的所述金属层内侧具有又一间隙；并于该步骤中形成的所述间隙内形成又一填充介质层。
可选地，步骤5)包括如下步骤：
5-1)对上一步骤中形成的所述填充介质层及上一所述介质层的形成步骤中形成的所述介质层进行回刻，使得保留的所述填充介质层及保留的所述介质层的上表面低于上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层的上表面；
5-2)于保留的所述填充介质层上表面、保留的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连材料层；及
5-3)去除位于保留的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面的所述互连材料层，并去除上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的部分所述金属层及位于保留的所述填充介质层上表面的部分所述互连材料层，以形成所述互连结构；所述互连结构的上表面、保留的所述介质层的上表面及保留的位于所述环形凹槽侧壁的所述金属层的上表面相平齐。
可选地，步骤8)包括如下步骤：重复步骤5)～步骤8)至少一次。
可选地，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面形成焊盘。
可选地，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面及所述顶层填充介质层上表面形成焊盘。
可选地，形成所述焊盘之后还包括如下步骤：于所述顶层介质层上表面、所述顶层填充介质层上表面、所述焊盘表面形成覆盖介质层。
可选地，步骤4)之后还包括如下步骤：
5)于上一步骤中形成的所述填充介质层的上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连结构；
6)于上一所述介质层的形成步骤中形成的所述介质层上表面及上一所述互连结构的形成步骤中形成的所述互连结构的上表面形成又一介质层；
7)于上一步骤中形成的所述介质层内形成又一环形凹槽，该步骤中的所述环形凹槽贯穿上一步骤中形成的所述介质层，且暴露出上一所述互连结构的形成步骤中形成的所述互连结构；及
8)于上一步骤中形成的所述环形凹槽的侧壁及底部形成又一金属层，该步骤中位于所述环形凹槽侧壁的所述金属层内侧具有又一间隙；并于该步骤中形成的所述间隙内形成又一填充介质层。
可选地，步骤5)包括如下步骤：
5-1)对上一步骤中形成的所述填充介质层上表面、上一所述介质层的形成步骤中形成的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连材料层；
5-2)于上步骤中形成的所述互连材料层上表面形成硬掩膜层；
5-3)对所述硬掩膜层进行图形化，以得到硬掩膜图形，所述硬掩膜图形定义出所述互连结构的形状及位置；
5-4)基于所述硬掩膜图形刻蚀所述互连材料层以形成所述互连结构；及
5-5)去除所述硬掩膜图形。
可选地，步骤8)还包括如下步骤：重复步骤5)～步骤8)至少一次。
可选地，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面形成焊盘。
可选地，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面及所述顶层填充介质层上表面形成焊盘。
可选地，形成所述焊盘之后还包括如下步骤：于所述顶层介质层上表面、所述顶层填充介质层上表面、所述焊盘表面形成覆盖介质层。
本发明还提供一种隔离保护环，所述隔离保护环包括：
金属层，位于介质层内环形凹槽的侧壁及底部；位于所述凹槽侧壁的所述金属层内侧具有间隙；及
填充介质层，位于所述间隙内。
本发明的隔离保护环在不增加工艺流程及成本的基础上具有更大的工艺窗口，在凹槽内形成的金属层内不会有孔洞，避免缺陷的产生，具有更好的防水汽、防氧气、防机械损伤及防静电损伤的效果，性能更加可靠。
可选地，所述金属层包括：
第一金属环，沿厚度方向贯穿所述介质层；
第二金属环，位于所述第一金属环外围，且与所述第一金属环具有间距；所述第二金属环沿厚度方向贯穿所述介质层；及
底部环形金属连接层，位于所述第一金属环与所述第二金属环的底部，且将所述第一金属环与所述第二金属环相连接。
可选地，所述隔离保护环包括多层所述金属层，多层所述金属层依次上下叠置，且相邻所述金属层电连接。
可选地，所述隔离保护环还包括互连结构，所述互连结构位于相邻所述金属层之间，以将相邻所述金属层电连接。
可选地，所述互连结构位于所述填充介质层的上表面，且所述互连结构的上表面与位于所述环形凹槽侧壁的所述金属层的上表面相平齐。
可选地，所述互连结构位于所述填充介质层的上表面及位于所述环形凹槽侧壁的所述金属层的上表面。
可选地，所述隔离保护环还包括焊盘，所述焊盘设置于位于顶层的所述金属层的上表面。
可选地，所述隔离保护环还包括焊盘，所述焊盘设置于位于顶层的所述金属层的上表面及位于顶层的所述填充介质层的上表面。
本发明还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
提供基底，所述基底包括切割道及由所述切割道隔离成的若干个间隔排布的芯片区域；及
采用如上述任一方案中所述的隔离保护环的制备方法制备若干个所述隔离保护环，所述隔离保护环位于所述切割道与各所述芯片区域之间，且所述隔离保护环环绕各所述芯片区域。
本发明还提供一种半导体结构，包括：
基底，所述基底包括切割道及由所述切割道隔离成的若干个间隔排布的芯片区域；及
若干个如上述任一方案中所述的隔离保护环，所述隔离保护环位于所述切割道与各所述芯片区域之间，且所述隔离保护环环绕各所述芯片区域。
附图说明
图1显示为本发明实施例一中提供的膜层隔离保护环的制备方法的流程图。
图2显示为本发明实施例一中提供的隔离保护环的制备方法中步骤S11所得结构的截面结构示意图。
图3显示为本发明实施例一中提供的隔离保护环的制备方法中步骤S12所得结构的截面结构示意图。
图4显示为本发明实施例一中提供的隔离保护环的制备方法中步骤S13所得结构的截面结构示意图。
图5至图7显示为本发明实施例一中提供的隔离保护环的制备方法中步骤S14所得结构的截面结构示意图。
图8至图10显示为本发明实施例一中提供的隔离保护环的制备方法中一个示例的步骤S15所得结构的截面结构示意图。
图11至图13显示为本发明实施例一中提供的隔离保护环的制备方法中另一个示例的步骤S15所得结构的截面结构示意图。
图14至图15显示为本发明实施例一中提供的隔离保护环的制备方法中不同示例的步骤S16所得结构的截面结构示意图。
图16至图17显示为本发明实施例一中提供的隔离保护环的制备方法中不同示例的步骤S17所得结构的截面结构示意图。
图18至图21显示为本发明实施例一中提供的隔离保护环的制备方法中不同示例的步骤S18所得结构的截面结构示意图。
图22至图25显示为本发明实施例一中提供的隔离保护环的制备方法中不同示例的形成焊盘后所得结构的截面结构示意图。
图26显示为本发明实施例一中提供的隔离保护环的制备方法中形成覆盖介质层后所得结构的俯视结构示意图；其中，图26亦为本发明实施例二中提供的半导体结构的俯视结构示意图。
图27至图30显示为不同示例中沿图26中AA方面的截面结构示意图。
元件标号说明
10 基底
11、16 介质层
12、17 环形凹槽
13、18 金属层
131、181 金属材料层
14、19 填充介质层
141、191 填充介质材料层
15 互连结构
151 互连材料层
20 焊盘
21 第一焊盘
22 第二焊盘
23 覆盖介质层
24 硬掩膜层
241 碳层
242 氮氧化硅层
25 图形化硬掩膜层
26 图形化光刻胶层
30 芯片区域
31 切割道
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种隔离保护环的制备方法，所述隔离保护环的制备方法包括如下步骤：
S11：提供基底；
S12：于所述基底的上表面形成介质层；
S13：于所述介质层内形成环形凹槽，所述环形凹槽贯穿所述介质层；及
S14：于所述环形凹槽的侧壁及底部形成金属层，位于所述环形凹槽侧壁的所述金属层内侧具有间隙；并于所述间隙内形成填充介质层。
本发明的隔离保护环的制备方法在不增加工艺流程及成本的基础上具有更大的工艺窗口，在凹槽内形成的金属层内不会有孔洞，避免缺陷的产生，具有更好的防水汽、防氧气、防机械损伤及防静电损伤的效果，性能更加可靠。
在步骤S11中，请参阅图1中的S11步骤及图,2，提供基底10。
作为示例，所述基底10可以包括但不仅限于硅衬底。所述基底10内可以形成有半导体器件结构。
在步骤S12中，请参阅图1中的S12步骤及图3，于所述基底10的上表面形成介质层11。
在一个示例中，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺形成所述介质层11；所述介质层11可以包括但不仅限于氮化硅层、氧化硅层、碳氧化硅层或氮氧化硅层等等。
在步骤S13中，请参阅图1中的,13步骤及图4，于所述介质层11内形成环形凹槽12，所述环形凹槽12贯穿所述介质层11。
在一个示例中，可以采用光刻刻蚀工艺对所述介质层11进行刻蚀以形成所述环形凹槽12，所述环形凹槽12沿厚度方向贯穿所述介质层11，以暴露出所述衬底10。
在步骤S14中，请参阅图1中的S14步骤及图5至图7，于所述环形凹槽12的侧壁及底部形成金属层13，位于所述环形凹槽12侧壁的所述金属层13内侧具有间隙(未标示出)；并于所述间隙内形成填充介质层14。
在一个示例中，步骤S14可以包括如下步骤：
S141：于所述介质层11的上表面、所述环形凹槽12的侧壁及底部形成金属材料层131，所述金属材料层131的内侧具有所述间隙，如图5所示；具体的，可以采用但不仅限于电镀工艺形成所述金属材料层131；更为具体的，所述金属材料层131的材料可以包括钨、铜或钴中的至少一种；需要说明的是，在形成所述金属材料层131之前还包括于所述介质层11的上表面、所述环形凹槽12的侧壁及底部形成形成金属阻挡层(未示出)，所述金属材料层131形成于所述金属阻挡层的表面；
S142：于所述金属材料层131的表面形成填充介质材料层141，所述填充介质材料层141填满所述间隙，并覆盖所述金属材料层131的整个上表面，如图6所示；具体的，可以采用物理沉积工艺、化学气相沉积工艺、原子层沉积工艺或旋涂工艺等形成所述填充介质材料层141；所述填充介质材料层141的材料可以包括旋涂介质材料(SOD)，旋涂碳(SOC)、有机流体材料或无机流体材料等等；
S143：去除位于所述介质层11上表面上的所述金属材料层131及所述填充介质材料层141，保留于所述间隙内的所述金属材料层131即为所述金属层13，保留于所述间隙内的所述填充介质材料层141即为所述填充介质层14；所述金属层13的上表面及所述填充介质层14的上表面与所述介质层11的上表面相平齐，如图7所示；具体的，可以采用但不仅限于化学机械研磨工艺去除位于所述介质层11上表面上的所述金属材料层131及所述填充介质材料层141。
在一个示例中，步骤S14之后还包括如下步骤：
S15：于上一步骤中形成的所述填充介质层14的上表面形成互连结构15，所述互连结构15的上表面与所述介质层13的上表面相平齐；
S16：于上一所述介质层13的形成步骤中形成的所述介质层13上表面、上一所述金属层14的形成步骤中形成的位于所述环形凹槽12侧壁的所述金属层14上表面及上一所述互连结构15的形成步骤中形成的所述互连结构的上表面形成又一介质层16；
S17：于上一步骤中形成的所述介质:16内形成又一环形凹槽17，该步骤中的所述环形凹槽17贯穿上一步骤中形成的所述介质层16，且暴露上一所述互连结构15的形成步骤中形成的所述互连结构15；及
S18：于上一步骤中形成的所述环形凹槽17的侧壁及底部形成又一金属层18，该步骤中位于所述环形凹槽17侧壁的所述金属层18内侧具有又一间隙(未示出)；并于该步骤中形成的所述间隙内形成又一填充介质层19。
在该示例中，步骤S15可以包括如下步骤：
S151：对上一步骤中形成的所述填充介质层14及上一所述介质层11的形成步骤中形成的所述介质层11进行回刻，使得保留的所述介质层11的上表面及保留的所述填充介质层14的上表面均低于上一所述金属层13的形成步骤中形成的所述金属层13的上表面，且保留的所述填充介质层14的上表面低于保留的所述介质层11的上表面，如图8所示；
S152：于保留的所述介质层11的上表面、保留的所述填充介质层14的上表面及上一所述金属层13的形成步骤中形成的所述金属层13的上表面形成互连材料层151，如图9所示；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺等形成所述互连材料层151；所述互连材料层151的材料可以包括铝、铜或钴等等；
S153：去除位于保留的所述介质层11上表面及上一所述金属层13的形成步骤中形成的所述金属层13上表面的所述互连材料层151，并去除上一所述金属层13的形成步骤中形成的所述金属层13及位于保留的所述填充介质层14上表面的部分所述互联材料层151，以形成所述互连结构15；所述互连层15的上表面与所述介质层11及所述金属层14的上表面相平齐，如图10所示。
在另一个示例中，步骤S14之后还包括如下步骤：
S15：于上一步骤中形成的所述填充介质层14的上表面及上一所述金属层13的步骤中形成的位于所述环形凹槽12侧壁的所述金属层13上表面形成互连结构15；
S16：于上一所述介质层13的形成步骤中形成的所述介质层13上表面及上一所述互连结构15的形成步骤中形成的所述互连结构的上表面形成又一介质层16；
S17：于上一步骤中形成的所述介质层16内形成又一环形凹槽17，该步骤中的所述环形凹槽17贯穿上一步骤中形成的所述介质层16，且暴露上一所述互连结构15的形成步骤中形成的所述互连结构15；及
S18：于上一步骤中形成的所述环形凹槽17的侧壁及底部形成又一金属层18，该步骤中位于所述环形凹槽17侧壁的所述金属层18内侧具有又一间隙(未示出)；并于该步骤中形成的所述间隙内形成又一填充介质层19。
在该示例中，步骤S15可以包括如下步骤：
S151：对上一步骤中形成的所述填充介质层14上表面、上一所述介质层11的形成步骤中形成的所述介质层11上表面及上一所述金属层13的形成步骤中形成的位于所述环形凹槽12侧壁的所述金属层13上表面形成互连材料层151，如图11所示；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺等形成所述互连材料层151；所述互连材料层151的材料可以包括铝、铜或钴等等；
S152：于上步骤中形成的所述互连材料层151上表面形成硬掩膜层14，所述硬掩膜层24可以包括依次叠置的碳层241及氮氧化硅层242，如图11所示；
S153：对所述硬掩膜层24进行图形化，以得到硬掩膜图形25，所述硬掩膜图形25定义出所述互连结构的形状及位置；具体的，可以先于所述硬掩膜层24的上表面形成图形化光刻胶层26，基于所述图形化光刻胶层26对所述硬掩膜层24进行图形化处理，如图11所示；得到的所述硬掩膜图形25如图12中所示；
S154：基于所述硬掩膜图形25刻蚀所述互连材料层151以形成所述互连结构15，如图13所示；及
S155：去除所述硬掩膜图形25，如图13所示。
在上述示例中，步骤S16中形成的所述介质层16的材料与方法与步骤S12中形成的所述介质层11的材料及方法相同，此处不再累述。步骤S16得到的结构如图14及图15所示。
在上述示例中，步骤S17中形成所述环形凹槽17的方法与步骤S13中形成所述环形凹槽12的方法相同，此处不再累述。步骤S17得到的结构如图16及图17所示。
在上述示例中，步骤S18中形成所述金属层18及所述填充介质层19的方法与步骤S14中形成所述金属层13及所述填充介质层14的方法相同，此处不再累述。步骤S18中形成所述金属层18及所述填充介质层19的过程及最后所得结构如图18至图21所示。
在一个示例中，步骤S18之后还包括如下步骤：重复步骤S15至步骤S18至少一次。具体的，充实步骤S15至步骤S18的次数可以根据实际需要进行设定，譬如可以为一次、两次、三次甚至更多次。
在一个示例中，在形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后还可以包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面形成焊盘20，如图22及图24所示。需要说明的是，图22及图24均以所述介质层18作为所述顶层介质层，以所述填充介质层19作为所述顶层填充介质层，以所述金属层18作为所述顶层金属层，故图22及图24以所述焊盘20形成于所述金属层18作为示例。所述焊盘20可以包括铝焊盘、铜焊盘或镍焊盘等等。所述焊盘20可以包括第一焊盘21及第二焊盘22，所述第一焊盘21可以为引出焊盘且所述第二焊盘22可以为测试焊盘。
在一个示例中，在形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后还可以包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面及所述顶层填充介质层上表面形成焊盘20，如图23及图25所示。需要说明的是，图23及图25均以所述介质层18作为所述顶层介质层，以所述填充介质层19作为所述顶层填充介质层，以所述金属层18作为所述顶层金属层，故图23及图25以所述焊盘20形成于所述金属层18作为示例。所述焊盘20可以包括铝焊盘、铜焊盘或镍焊盘等等。所述焊盘20可以包引出焊盘或测试焊盘。
在一个示例中，形成所述焊盘20之后还包括如下步骤：于所述顶层介质层上表面、所述顶层填充介质层上表面、所述焊盘表面形成覆盖介质层23，如图27至图30所示。所述覆盖介质层23可以包括氧化硅层、氮化硅层、碳氧化硅层或氮氧化硅层等等。
请继续参阅图27至图30，本发明还提供一种隔离保护环，所述隔离保护环包括：金属层，位于介质层内环形凹槽的侧壁及底部；位于所述凹槽侧壁的所述金属层内侧具有间隙；及填充介质层，位于所述间隙内。
在一个示例中，所述金属层包括：第一金属环，沿厚度方向贯穿所述介质层；第二金属环，位于所述第一金属环外围，且与所述第一金属环具有间距；所述第二金属环沿厚度方向贯穿所述介质层；及底部环形金属连接层，位于所述第一金属环与所述第二金属环的底部，且将所述第一金属环与所述第二金属环相连接。即所述第一金属环为所述金属层位于所述环形凹槽一侧壁的部分，所述第二金属环为所述金属层位于所述环形凹槽另一侧壁的部分，所述底部环形金属连接层为所述金属层位于所述环形凹槽底部的部分。
在一个示例中，所述隔离保护环包括多层所述金属层，多层所述金属层依次上下叠置，且相邻所述金属层电连接。图27至图30中均以所述金属层及所述介质层均为两层作为示例，即所述隔离保护环包括位于介质层11中的金属层13及位于所述介质层16中的所述金属层18。
在一个示例中，所述隔离保护环还包括互连结构15，所述互连结构15位于相邻所述金属层之间，以将相邻所述金属层电连接。
在一个示例中，所述互连结构15位于所述填充介质层13的上表面，且所述互连结构15的上表面与位于所述环形凹槽12侧壁的所述金属层13的上表面相平齐，如图27及图28所示。
在另一个示例中，所述互连结构15位于所述填充介质层13的上表面及位于所述环形凹槽12侧壁的所述金属层13的上表面，如图29及图30所示。
在一个示例中，所述隔离保护环还包括焊盘20，所述焊盘20设置于位于顶层的所述金属层18的上表面，如图27及图29所示。所述焊盘20可以包括第一焊盘21及第二焊盘22，所述第一焊盘21可以为引出焊盘且所述第二焊盘22可以为测试焊盘。
在另一个示例中，所述隔离保护环还包括焊盘20，所述焊盘20设置于位于顶层的所述金属层18的上表面及位于顶层的所述填充介质16层的上表面，如图28及图30所示。所述焊盘20可以包引出焊盘或测试焊盘。
在一个示例中，所述隔离保护环还包括覆盖介质层23，所述覆盖介质层23位于所述顶层介质层上表面、所述顶层填充介质层上表面及所述焊盘表面。所述覆盖介质层23可以包括氧化硅层、氮化硅层、碳氧化硅层或氮氧化硅层等等。
实施例二
请结合图1至图25及图27至图30参阅图26，本发明还提供一种隔离保护环的制备方法，所述半导体结构的制备方法包括如下步骤：
S21：提供基底10，所述基底10包括切割道31及由所述切割道31隔离成的若干个间隔排布的芯片区域30；及
S22：采用如实施例一中所述的隔离保护环的制备方法制备若干个所述隔离保护环，所述隔离保护环位于所述切割道31与各所述芯片区域30之间，且所述隔离保护环环绕各所述芯片区域30。所述隔离保护环的制备方法请参阅实施例一，此处不再累述
请继续参阅图26至图30，本发明还提供一种半导体结构，所述半导体结构包括：基底10，所述基底10包括切割道31及由所述切割道31隔离成的若干个间隔排布的芯片区域30；及若实施例一种所述的隔离保护环，所述隔离保护环位于所述切割道31与各所述芯片区域30之间，且所述隔离保护环环绕各所述芯片区域30。所述隔离保护环的具体结构请参阅实施例一，此处不再累述。
如上所述，本发明的隔离保护环、半导体结构及其制备方法，所述隔离保护环的制备方法包括如下步骤：提供基底；于所述基底的上表面形成介质层；于所述介质层内形成环形凹槽，所述环形凹槽贯穿所述介质层；及于所述环形凹槽的侧壁及底部形成金属层，位于所述环形凹槽侧壁的所述金属层内侧具有间隙；并于所述间隙内形成填充介质层。本发明的隔离保护环的制备方法在不增加工艺流程及成本的基础上具有更大的工艺窗口，在凹槽内形成的金属层内不会有孔洞，避免缺陷的产生，具有更好的防水汽、防氧气、防机械损伤及防静电损伤的效果，性能更加可靠。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种隔离保护环的制备方法，其特征在于，包括如下步骤：
1)提供基底；
2)于所述基底的上表面形成介质层；
3)于所述介质层内形成环形凹槽，所述环形凹槽贯穿所述介质层；及
4)于所述环形凹槽的侧壁及底部形成金属层，位于所述环形凹槽侧壁的所述金属层内侧具有间隙；并于所述间隙内形成填充介质层。
2.根据权利要求1所述的隔离保护环的制备方法，其特征在于：步骤4)之后还包括如下步骤：
5)于上一步骤中形成的所述填充介质层的上表面形成互连结构，所述互连结构的上表面与所述介质层的上表面相平齐；
6)于上一所述介质层的形成步骤中形成的所述介质层上表面、上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面及上一所述互连结构的形成步骤中形成的所述互连结构的上表面形成又一介质层；
7)于上一步骤中形成的所述介质层内形成又一环形凹槽，该步骤中的所述环形凹槽贯穿上一步骤中形成的所述介质层，且暴露上一所述互连结构的形成步骤中形成的所述互连结构；及
8)于上一步骤中形成的所述环形凹槽的侧壁及底部形成又一金属层，该步骤中位于所述环形凹槽侧壁的所述金属层内侧具有又一间隙；并于该步骤中形成的所述间隙内形成又一填充介质层。
3.根据权利要求2所述的隔离保护环的制备方法，其特征在于：步骤5)包括如下步骤：
5-1)对上一步骤中形成的所述填充介质层及上一所述介质层的形成步骤中形成的所述介质层进行回刻，使得保留的所述填充介质层及保留的所述介质层的上表面低于上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层的上表面；
5-2)于保留的所述填充介质层上表面、保留的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连材料层；及
5-3)去除位于保留的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面的所述互连材料层，并去除上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的部分所述金属层及位于保留的所述填充介质层上表面的部分所述互连材料层，以形成所述互连结构；所述互连结构的上表面、保留的所述介质层的上表面及保留的位于所述环形凹槽侧壁的所述金属层的上表面相平齐。
4.根据权利要求2或3所述的隔离保护环的制备方法，其特征在于，步骤8)之后还包括如下步骤：重复步骤5)～步骤8)至少一次。
5.根据权利要求4所述的隔离保护环的制备方法，其特征在于，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面形成焊盘。
6.根据权利要求4所述的隔离保护环的制备方法，其特征在于，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面及所述顶层填充介质层上表面形成焊盘。
7.根据权利要求5或6所述的隔离保护环的制备方法，其特征在于，形成所述焊盘之后还包括如下步骤：于所述顶层介质层上表面、所述顶层填充介质层上表面、所述焊盘表面形成覆盖介质层。
8.根据权利要求1所述的隔离保护环的制备方法，其特征在于：步骤4)之后还包括如下步骤：
5)于上一步骤中形成的所述填充介质层的上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连结构；
6)于上一所述介质层的形成步骤中形成的所述介质层上表面及上一所述互连结构的形成步骤中形成的所述互连结构的上表面形成又一介质层；
7)于上一步骤中形成的所述介质层内形成又一环形凹槽，该步骤中的所述环形凹槽贯穿上一步骤中形成的所述介质层，且暴露出上一所述互连结构的形成步骤中形成的所述互连结构；及
8)于上一步骤中形成的所述环形凹槽的侧壁及底部形成又一金属层，该步骤中位于所述环形凹槽侧壁的所述金属层内侧具有又一间隙；并于该步骤中形成的所述间隙内形成又一填充介质层。
9.根据权利要求8所述的隔离保护环的制备方法，其特征在于：步骤5)包括如下步骤：
5-1)对上一步骤中形成的所述填充介质层上表面、上一所述介质层的形成步骤中形成的所述介质层上表面及上一所述金属层的形成步骤中形成的位于所述环形凹槽侧壁的所述金属层上表面形成互连材料层；
5-2)于上步骤中形成的所述互连材料层上表面形成硬掩膜层；
5-3)对所述硬掩膜层进行图形化，以得到硬掩膜图形，所述硬掩膜图形定义出所述互连结构的形状及位置；
5-4)基于所述硬掩膜图形刻蚀所述互连材料层以形成所述互连结构；及
5-5)去除所述硬掩膜图形。
10.根据权利要求8所述的隔离保护环的制备方法，其特征在于，步骤8)之后还包括如下步骤：重复步骤5)～步骤8)至少一次。
11.根据权利要求10所述的隔离保护环的制备方法，其特征在于，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面形成焊盘。
12.根据权利要求10所述的隔离保护环的制备方法，其特征在于，形成位于顶层的顶层介质层、顶层填充介质层及顶层金属层之后，还包括如下步骤：于位于所述顶层介质层内的所述环形凹槽侧壁的所述顶层金属层上表面及所述顶层填充介质层上表面形成焊盘。
13.根据权利要求11或12所述的隔离保护环的制备方法，其特征在于，形成所述焊盘之后还包括如下步骤：于所述顶层介质层上表面、所述顶层填充介质层上表面、所述焊盘表面形成覆盖介质层。
14.一种隔离保护环，其特征在于，包括：
金属层，位于介质层内环形凹槽的侧壁及底部；位于所述凹槽侧壁的所述金属层内侧具有间隙；及
填充介质层，位于所述间隙内。
15.根据权利要求14所述的隔离保护环，其特征在于，所述金属层包括：
第一金属环，沿厚度方向贯穿所述介质层；
第二金属环，位于所述第一金属环外围，且与所述第一金属环具有间距；所述第二金属环沿厚度方向贯穿所述介质层；及
底部环形金属连接层，位于所述第一金属环与所述第二金属环的底部，且将所述第一金属环与所述第二金属环相连接。
16.根据权利要求14或15所述的隔离保护环，其特征在于，所述隔离保护环包括多层所述金属层，多层所述金属层依次上下叠置，且相邻所述金属层电连接。
17.根据权利要求16所述的隔离保护环，其特征在于，所述隔离保护环还包括互连结构，所述互连结构位于相邻所述金属层之间，以将相邻所述金属层电连接。
18.根据权利要求17所述的隔离保护环，其特征在于，所述互连结构位于所述填充介质层的上表面，且所述互连结构的上表面与位于所述环形凹槽侧壁的所述金属层的上表面相平齐。
19.根据权利要求17所述的隔离保护环，其特征在于，所述互连结构位于所述填充介质层的上表面及位于所述环形凹槽侧壁的所述金属层的上表面。
20.根据权利要求16所述的隔离保护环，其特征在于，所述隔离保护环还包括焊盘，所述焊盘设置于位于顶层的所述金属层的上表面。
21.根据权利要求16所述的隔离保护环，其特征在于，所述隔离保护环还包括焊盘，所述焊盘设置于位于顶层的所述金属层的上表面及位于顶层的所述填充介质层的上表面。
22.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供基底，所述基底包括切割道及由所述切割道隔离成的若干个间隔排布的芯片区域；及
采用如权利要求1至13中任一项所述的隔离保护环的制备方法制备若干个所述隔离保护环，所述隔离保护环位于所述切割道与各所述芯片区域之间，且所述隔离保护环环绕各所述芯片区域。
23.一种半导体结构，其特征在于，包括：
基底，所述基底包括切割道及由所述切割道隔离成的若干个间隔排布的芯片区域；及
若干个如权利要求14至21中任一项所述的隔离保护环，所述隔离保护环位于所述切割道与各所述芯片区域之间，且所述隔离保护环环绕各所述芯片区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022188320A1 (zh) * 2021-03-12 2022-09-15 长鑫存储技术有限公司 保护环结构、半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206542A (zh) * 2016-07-21 2016-12-07 上海交通大学 半导体垂直铜互连中填充有机聚合物的tsv结构及成型方法
CN107731739A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108878378A (zh) * 2017-05-11 2018-11-23 台湾积体电路制造股份有限公司 三维集成电路结构及其制造方法
CN111480226A (zh) * 2020-03-03 2020-07-31 长江存储科技有限责任公司 在半导体芯片中的保护结构及用于形成其的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206542A (zh) * 2016-07-21 2016-12-07 上海交通大学 半导体垂直铜互连中填充有机聚合物的tsv结构及成型方法
CN107731739A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108878378A (zh) * 2017-05-11 2018-11-23 台湾积体电路制造股份有限公司 三维集成电路结构及其制造方法
CN111480226A (zh) * 2020-03-03 2020-07-31 长江存储科技有限责任公司 在半导体芯片中的保护结构及用于形成其的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022188320A1 (zh) * 2021-03-12 2022-09-15 长鑫存储技术有限公司 保护环结构、半导体结构及其制造方法
CN115084039A (zh) * 2021-03-12 2022-09-20 长鑫存储技术有限公司 保护环结构、半导体结构及其制造方法

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