JP4272269B2 - 集積化電子装置を封止するための形態的端部構成体の製造方法及び対応する装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積化させた電子装置を封止すべく構成された端部形態的構成体の製造方法及びそれに関連する装置に関するものである。
【０００２】
特に、アモルファス平坦化用物質からなる層を有する誘電体多層を中間処理構成体の上に形成し且つ装置端部形態的構成体内に該誘電体多層の少なくとも１個の周辺終端部を形成するために該誘電体多層を部分的に除去するタイプの、半導体物質からなる基板の主表面に集積化させた電子回路の周辺部を保護し且つ封止するための装置端部形態的構成体を製造するプロセスに関するものである。
【０００３】
【従来の技術】
公知の如く、電子装置、特にモノリシックに集積化されている電子装置は、注意深く保護し且つ封止するものでない場合には、それらが組立及び／又は寿命期間中に配置される環境条件によって著しく影響を受ける場合がある。特に、湿気及びその他の汚染性物質が存在する場合には、不所望の物質が装置の電気的に活性な部分へ侵入する場合がある。このことは、通常、装置の信頼性を低下させ且つその動作を回復不可能な程度に損傷する場合がある。
【０００４】
従って、特にある種の適用例の場合には、装置の一部をなす電気回路を保護し且つシール即ち封止するために可及的に最善の構成を与えることが重要である。この目的のために、装置の端部においても完全なシール即ち封止を確保することが必要である。
【０００５】
装置の端部の意味に関して、注意すべきことは、複数個の同一のモノリシックな集積回路が、隣接した準備された区域内において通常単結晶シリコンである半導体物質からなる単一のウエハ上に同時的に形成される。個々の装置は何も設けられていない交差ストリップによって離隔され且つ分離されており、該交差ストリップにおいては、シリコンの表面は露出されたままである。これらのストリップは、典型的に、互いに直交しており且つ「スクライブライン」として知られており、且つウエハはスクライブラインに沿って機械的に切断され個々の装置へ分離される（いわゆる、「ダイシング」プロセス）。従って、装置の端部は関連するスクライブライン上に境界を接するその周辺領域である。
【０００６】
回路の電気的構成体、即ち例えばトランジスタ又はメモリセル及びそれらの相互接続等の電気的構成要素を形成した後に、該装置を絶縁し且つ封止する。誘電体物質からなる層は導電性相互接続層の電気的及び熱的絶縁体として作用し且つ集積回路の下側に存在する構成体を例えば衝撃等の機械的応力又は汚染物質（不純物、湿気）から保護し、外部環境から有害な物質に対する障壁を形成する。
【０００７】
いわゆる最終的なパッシベーションは、該装置を保護するために該装置を完全に被覆する比較的厚い層から構成されている。然しながら、該装置の端部において、最終的なパッシベーションのみが存在することはその封止を確保するために充分なものではない。その他の手段を講じることが必要である。この目的のために、主に、該装置の最も周辺部の構成体は、典型的に、非活性状態のままとされ、即ち装置端子から電気的に切断されている。
【０００８】
より詳細に説明すると、端部での装置の保護を図るために、周辺部に配設させて構成体を形成し、それは装置の封止を行なうことも可能とする。これは装置端部形態的構成体であり、以下の説明においてはそれを参照して説明を行なう。それはその全周辺部に沿って装置を完全に取囲む閉じたリングから構成されている。この構成体は当該技術分野における当業者にとって、チップアウトラインバンド（ＣＯＢ）、即ち装置を取囲むバンドとして知られている。該装置端部形態的構成体は、該集積回路の電気的構成体と同時的に形成される。
【０００９】
ＣＯＢのより内部の部分、即ち該装置に最も近い部分は、通常、該装置の電気的に活性なものと形態的に同一に見える構成体から構成されている。然しながら、それらは何等電気的な機能を有するものではない。何故ならば、それらは電気的に絶縁されており、装置端部に対する終端部として作用するに過ぎないからである。従って、ＣＯＢ構成体は使用されるプロセス及び装置構成に依存して異なる装置においては異なるものである。
【００１０】
いずれの場合においても、ＣＯＢのより外部の部分はそれに隣接するスクライブラインにおいて終端しており且つ該装置を外部環境から完全に封止するように構成されている。この目的のために、簡単な原理が適用され、それに従って良好な封止を可能とするために、各上側に存在する層はそのすぐ下側の層よりもより外部において終端せねばならない。これらの層は、実質的に、前の層を被覆し且つ取囲むように配設される。このように、端部は、関連するスクライブラインへ近づくに従って次第に下側へ下降し、相次ぐシェル（殻）のように数回にわたり集積回路を取囲むようになる。
【００１１】
公知のタイプの装置端部形態的構成体の１例を図１に示してある。特に、単一の装置の周辺部分を縮尺通りにではなく断面で示してある。１例として、これは、特に、典型的なメモリ回路であるＣＭＯＳ装置である。
【００１２】
注意すべきことであるが、より複雑な集積回路においては、構成要素の寸法を減少させることによって占有面積を制限することのより緊迫した必要性が存在しており、従って単一のウエハ上に集積化させることの可能な装置の総数を増加させる装置の場合には、２つ又はそれ以上の相互接続レベルが設けられる。本発明の技術的背景とするところはこのような枠組においてである。図面に示した１例の装置は２つの相互接続レベルを有している。
【００１３】
図１において、装置端部形態的構成体の１部を全体的に参照番号１として示してある。図の右側にはスクライブラインが部分的に示されており参照番号２として示してあり、一方左側においては、装置端部形態的構成体１が装置の活性部分、即ち実際の回路（図には示していない）と連結している。注意すべきことであるが、本装置端部形態的構成体はその最も周辺の部分が示されており、ある場合においては、その他の電気的に非活性状態の構成体を有する別の部分が装置周辺部に存在することが可能である。
【００１４】
図１において、より明確なものとするために、ＣＯＢは上述した如く近似的に且つ理想的に２つの領域に分割されており、即ち回路に関してより内部に配置されており且つ装置回路構成体の連続性を有する一種の延長部を構成する構成体を有する領域３、及びより外部即ち周辺部であり且つ装置をシール即ち封止する機能を有する領域４に分割されている。該装置は単結晶シリコンからなる基板６の主表面５に形成されている。該プロセスは、該回路とその端部構成体を同時的に形成することを必要とする。
【００１５】
電子回路構成要素（図には示していない）の構成体が完了すると、それらの絶縁体として作用するいわゆる「中間」誘電体層がその上に形成される。図１において、この層の参照番号７で示した部分は装置端部形態的構成体１内に包含されている。従来、中間誘電体層はボロン燐シリコンガラス（ＢＰＳＧ）層、即ちボロン及び燐でドープしたシリコン酸化物を有している。該中間誘電体層において、基板の表面５に対して適宜の孔が開口されており、上側に存在する導電性レベルによってそれとコンタクト即ち接触することを可能としている。
【００１６】
第一相互接続レベル、即ち、典型的にはアルミニウムであるメタリゼーション層であって、より簡略的には「メタル１（ＭＥＴＡＬ１）」として知られているメタリゼーション層が中間誘電体層７の上に積層されている。第一メタリゼーション層８は、図中には示していないが該中間誘電体内に形成したコンタクトと呼ばれる上述した孔を介して表面毎直接的に接触している部分を有している。次いで、メタリゼーション層８をパターン形成して金属ストリップの様相を有するようにさせる。図１に示したように、この実施例においては、領域４におけるメタル１は基板６の表面毎接触している周辺終端部を有しており、この周辺終端部は中間誘電体層７の周辺終端部よりもより外部に位置している。
【００１７】
第一相互接続レベル８の上に誘電体物質からなるマルチレイヤー即ち多層を形成し、それを爾後の上側に存在する第二メタリゼーション層であって、簡略的に「メタル２（ＭＥＴＡＬ２）」９から絶縁させる。以下の説明においては、メタリゼーション間誘電体多層又はメタリゼーション間誘電体に関してこの多層を参照するが、それは２つのメタリゼーション層の間に配置されるからである。このメタリゼーション間誘電体は全体的に参照番号１０で示してあり、且つ欠点を発生することなしに付着形成及びその画定を確保するために第二メタリゼーション層９を形成する前に表面を平坦化させるものとしても作用する。
【００１８】
図２に示したように、メタル１層を形成した後に、その結果得られる中間処理構成体は異なる高さを有するゾーンを発生する。この例示したプロセスに対する中間処理構成体は図中において参照番号１１で全体的に示してある。それは中間誘電体層７及び既にパターン形成された第一相互接続層８を有している。図から明らかなように、構成体１１の自由表面はある種の階段形状を有するかなり異なる高さを示している。このことは一般的に言えることであり、且つその他の処理ステップにおいても程度の差があるが存在し、典型的に、各相互接続レベルの付着形成の後に形成される中間構成体に対して言えることである。
【００１９】
図１に示したように、構成体１１の表面を平坦化させるために、上側に存在するメタリゼーション間誘電体１０は集積回路の製造の種々の段階において平坦化のために通常使用されるものとして公知のスピンオンガラス（ＳＰＧ）からなる層を包含している。これはアモルファス物質であって、「スピニング」プロセスによって溶液として流体状態で付着され、即ちウエハの全表面上にスプレイされて、最も深いゾーンを充填するような態様で付着形成され、下側に存在する構成体の凹凸を滑らかなものとさせる。溶媒を蒸発させることによって硬化させた後に、ＳＯＧを異方性エッチングしてその上表面を実質的に平坦なものとさせるが、該物質の表面張力のために僅かなメニスカスが形成される。該下側に存在する構成体の比較的高いゾーンが完全に露出されると、該エッチングが停止される。然しながら、注意すべきことであるが、ＳＯＧはその発生源のために極めて汚染性が高い物質であるために、該回路の活性構成体と接触することがないように、絶縁層の間に取り囲まねばならない。特に、図１に示したように、メタリゼーション間誘電体１０は典型的にＴＥＯＳ（テトラエチルオルトシリケート）であるシリコン酸化物からなる第一層１２と、ＳＯＧからなる層１３と、ＴＥＯＳからなる第二層１４とを包含している。ＴＥＯＳは、良好な化学的及び物理的特性を有しており且つ汚染を導入することのない物質であるために、好適に選択される。
【００２０】
従来のプロセスによれば、第一ＴＥＯＳ層１２は中間処理構成体１１（図２）とコンフォーマル即ち適合的に設けられ、従って未だに平坦状ではない形状を呈している。最も深い部分のみを充填するために上述したところに従ってＳＯＧを形成することは、表面の平坦化を行なうことを可能とする。このような態様で、第二ＴＥＯＳ層１４をコンフォーマル即ち適合的に付着形成した後に、第二相互接続レベル９を付着形成するために実質的に平坦状の表面が得られる。
【００２１】
その形成に続いて、マスキングによってメタリゼーション間誘電体１０内に孔を開口し、これらの孔はメタル２とメタル１との間の接触のためのいわゆるビア（ｖｉａ）を形成することを可能とする。
【００２２】
図から理解されるように、装置端部形態的構成体１の領域４において、メタリゼーション間誘電体１０は、装置の良好な封止を確保するために上述した原理に従って、第一導電層８の終端部より外側において終端している。従来技術によれば、メタリゼーション間誘電体多層の周辺終端部の形成は、メタリゼーション間誘電体１０におけるビアの開口の形成と同時的に行なわれ、即ち、同一のマスクにおける開口を使用することによって行なわれる。
【００２３】
図１は装置端部形態的構成体１の領域３における単一のビア１５を示している。従って、メタリゼーション間誘電体１０は不連続的なものである。何故ならば、それは２つの部分に分割されているからであり、そのうちの１つは参照番号１０′で示され領域３内に包含されており、且つ他方は参照番号１０″で示され形態的構成体１の両方の領域３及び４内を延在している。
【００２４】
この点に関して注意すべきことであるが、金属相互接続体と基板又は回路構成要素との間の接続を可能とするコンタクト、及び異なるレベルにある導電層の間のビアの両方の形成は大規模集積回路製造プロセスにおいて非常に臨界的なものである。何故ならば、極めて小さな断面寸法としなければならず、且つ比較的厚い厚さの誘電体層を貫通して孔を形成せねばならないからである。これらの条件下において、コンタクトを形成するメタリゼーション層のスパッタリング付着形成期間中に、該「孔」の垂直壁の被覆が不満足なものとなり且つ付着形成した金属は許容不可能な程度に薄くなる場合がある。一方、誘電体の厚さを減少させることは不可能であり、従ってコンタクトの深さは断面寸法に比例することとなる。一般的に使用されている解決方法は、「孔」内側となるべきメタリゼーション部分に対しては、典型的にはタングステン、チタン及び／又は窒化チタンである金属物質を使用するものであり、それは孔を容易に充填することを可能とするために気相成長即ちＣＶＤによって付着形成させることが可能である。
【００２５】
この方向において技術が解決されており、それによれば、「孔」を最初にタングステンプラグで充填する。次いで、アルミニウム層を付着形成して導電層を形成する。このタイプの技術はＴａｋａｈｉｋｏ Ｍｏｒｉｙａ及びＨｉｔｏｓｈｉ Ｉｔｏｈ著「タングステンの選択的ＣＶＤ及びそのＭＯＳＶＬＳＩへの適用（Ｓｅｌｅｃｔｉｖｅ ＣＶＤ ｏｆ ｔｕｎｇｓｔｅｎ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎｓ ｔｏ ＭＯＳ ＶＬＳＩ）」、ＶＬＳＩリサーチセンター、東芝コーポレイション、マテリアルリサーチソサエティのワークショップ１９８５において発表、Ｊｅｎ−Ｊｉａｎｇ Ｌｅｅ及びＤｅｎｎｉｓ Ｃ．Ｈａｒｔｍａｎ著「コンタクト及びビア充填適用用のタングステンエッチバックの研究（Ａ ｓｔｕｄｙ ｏｆ ｔｕｎｇｓｔｅｎ ｅｔｃｈｂａｃｋ ｆｏｒ ｃｏｎｔａｃｔ ａｎｄ ＶＩＡ ｆｉｌｌ ａｐｐｌｉｃａｔｉｏｎｓ）」、ＩＥＥＥ ＶＬＳＩ・マルチレベル・インターコネクション・コンフェレンス（ＶＭＩＣ）、１９８７において発表された文献に記載されている。
【００２６】
より詳細に説明すると、本発明の以下の実施例において参照するプロセスに従って、孔内にコンタクト及びビアを形成するために、最初に、前接着即ちバリア層を付着形成する。典型的に、該バリア層は、チタン（Ｔｉ）からなる第一層を有しており、その上に窒化チタン（ＴｉＮ）からなる第二層を付着形成し、全体としての厚さ（一体的にＴｉ／ＴｉＮ）は５０ｎｍと９０ｎｍとの間で変化する。該バリア層の上にＣＶＤ技術によってタングステン層を付着形成する。その後のエッチングによってプラグ即ち栓の形態で該孔内にのみタングステンを残存させる。この技術は、本願出願人によって出願されている欧州特許出願第０５４３２５４号に記載されている。この技術の改良は本願出願人が所有する欧州特許出願ＥＰ０５７１６９１に記載されている。
【００２７】
図１において、バリア層Ｔｉ／ＴｉＮは参照番号１６で示してあり且つタングステンプラグは参照番号１７で示してある。注意すべきことであるが、このプロセスは、メタリゼーション間誘電体１０の周辺終端部がビアを形成するためのマスクによって得ることを必要とするので、上述した終端部のゾーン内にはタングステン残留物も存在する。図から理解されるように、異方性エッチングが使用されるので、プラグを形成するためにタングステンを部分的に除去した後に、いわゆるタングステンビード１８が、下側に存在する非常に薄いバリア層（不図示）と共に、上述した終端部の隣りに残存する。
【００２８】
第一相互接続レベル８と同様に、第二レベル９も、メタリゼーション間誘電体多層の終端部よりもより周辺部において該基板の表面５と接触することにより終端している。比較的厚い最終的なパッシベーション層１９が、回路要素及び相互接続レベルの保護を与えることにより、該装置の製造を完了する。
【００２９】
同一のウエハ上に設けた装置を分離状態とさせることを可能とするために、最終的なパッシベーション層を、基板表面５に到達するまで、スクライブライン領域、即ち領域２においてエッチングする。スクライブラインはこの段階において形成されている。図１はこの段階の終りに装置が有する状態を示している。
【００３０】
上述した電気的回路を形成するのと同時的な装置端部形態的構成体１を形成するプロセスであって図１及び２に示してあるプロセスは、幾つかの欠点を有しており、それは結果的に得られる構成体１を解析することにより明らかなものとなる。注意すべきことであるが、通常、上述した３つの層を有する従来の平坦化プロセスに基づくと、ＳＯＧは誘電体物質層の間に完全に取囲まれる。このことは、装置端部形態的構成体の領域３において図１においても見ることが可能であり、即ちメタリゼーション間誘電体部分１０がビア１５の左側により内部に配置されていることに関するものである。
【００３１】
然しながら、図１に示されているように、従来技術に基づく装置端部形態的構成体を製造するプロセスによる場合には、ビア１５の右側に配置されており且つ２つの領域３及び４の間に延在するメタリゼーション間誘電体多層１０のより外部の部分において、該ＳＯＧは完全に組込まれているものではない。正に、形態的構成体１の領域４におけるメタリゼーション間誘電体１０はそれに到達するまでシリコンの表面５に向かって装置端部の方向にゆっくりと減衰している。同時に、上述した如く多少のメニスカスを形成するＳＯＧはゆっくりと薄くなっている。第一相互接続レベル８の終端部のすぐ外側のメタリゼーション間誘電体多層１０の終端部エッチングは、ＳＯＧ層１３の厚さが未だに充分には減少していないゾーンにおいて行なわれる。上述したプロセスに従っての多層１０の切断は、基板と接触している第二相互接続レベル９の終端部の更に周辺部で尚且つ形成することを可能とするために該装置の端部から充分に離れて行なう。
【００３２】
従って、ＳＯＧ端子部分は第二メタリゼーション層９から絶縁されておらず、その代わりに、タングステンビード１８と接触状態にある。次のメタリゼーション層９に対して露出されたＳＯＧが存在することは、決定的な問題を発生する可能性がある。あるパーセントの装置においては、実際に、上側に存在するメタリゼーション層レベルの層剥離が発生する場合がある。当業者にとって公知の如く、各ＳＯＧ層は、それが完全に硬化されていない場合には、次のメタリゼーション層を形成する前に収縮する。この物質の挙動はガス放出即ちガス抜けとして知られる自然現象に起因するものである。我々の場合におけるように、メタリゼーション層との界面においてガス放出即ちガス抜けが発生する場合に関連する問題は、例えば、Ｃ． Ｃｈｉａｎｇ， Ｎ．Ｖ． Ｌａｍ， Ｊ．Ｋ． Ｃｈｕ，Ｎ． Ｃｏｘ， Ｄ． Ｆｒａｃｅｒ， Ｊ． Ｂｏｚａｒｔｈ， Ｂ． Ｍｕｍｆｏｒｄ著「スピンオンガラス平坦化技術に関する欠陥の研究（Ｄｅｆｅｃｔｓ ｓｔｕｄｙ ｏｎ ｓｐｉｎ ｏｎ ｇｌａｓｓ ｐｌａｎａｒｉｚａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）」、プロシーディングズ・コンフェレンスＶＭＩＣ、１９８７の文献、及びＭ． Ｋｏｂａｙａｋａｗａ， Ａ． Ａｒｉｍａｔｓｕ， Ｆ． Ｙｏｋｏｙａｍａ， Ｎ． Ｈｉｒａｓｈｉｔａ， Ｔ． Ａｊａｏｋａ著「平坦化のために使用されるスピンオンガラス膜からのガス放出の研究（Ａ ｓｔｕｄｙ ｏｆ ｏｕｔｇａｓｓｉｎｇ ｆｒｏｍ ｓｐｉｎ−ｏｎ−ｇｌａｓｓ ｆｉｌｍｓ ｕｓｅｄ ｆｏｒ ｐｌａｎａｒｉｚｉｎｇ）」、プロシーディングズ・コンフェレンスＶＭＩＣ，１９９１の文献に記載されている。これらの文献において解析されているように、ガス放出即ちガス抜けは、ＳＯＧと直接接触している金属層内に構造的欠陥を形成することとなる。
【００３３】
更に、上に記載し且つ例示したプロセスにおいては、ＳＯＧと接触しているタングステンビードが存在することはこの問題を著しく悪化させている。図１に示したように、ＳＯＧ層１３は、内側に収縮する場合には、バリア層Ｔｉ／ＴｉＮ１６を形成する前に、２つの誘電体層１２及び１４のより外側の端部の間に空の空間即ち空隙２０を発生させる。誘電体を切断した後に得られ且つ第二相互接続レベルによって被覆されねばならないメタリゼーション間誘電体１０の終端部の側部表面は、このＳＯＧの収縮のために、不規則なものとなり且つ負の勾配を有している。
【００３４】
このことはバリア層１６に応力を誘起させる。これに加えて、上述した如くバリア層１６の厚さが著しく減少され且つ異方性技術によって付着形成され、且つこのような負の段差上に付着形成されるという事実により、それは薄くなり、即ち一様な厚さを有するものではなく、ある点においては欠如する場合がある。これらの理由により、バリア層の層剥離が発生する場合があり、即ちメタリゼーション間誘電体の終端部との接触に沿って部分的にリフトして剥離する場合がある。
【００３５】
この点において形成されているタングステン層は、バリア層１６のリフトされた端部の内側及び外側の両方に付着形成される。注意すべきことであるが、タングステンを形成する一般的なプロセス期間中において、典型的には、供給源として弗化タングステンが使用され、この高度に腐食性のガスはバリア層内に存在するどのような孔の中にも入り込むことが可能であり、且つ該タングステンは高い応力を有している。従って、プラグを形成するために必要なタングステンのエッチングは高度に欠陥性の孔を有する構成体を発生させる。従って、その後のメタリゼーション層９は、図１に示した理想的な場合において見える状態とは異なって層剥離する場合がある。
【００３６】
顕著な層剥離の場合には、ウエハの表面上に剥離した層の残留物が発生し、それが活性メタリゼーションを短絡させる場合があるので、装置が損傷される場合がある。この問題が深刻であることは、一方においては、このような装置端部形態的構成体における欠陥性の構成は、そのままでは電気的に活性なものではなく、装置の機能性をすぐさま損傷するものではないという事実に起因するものである。即ち、メタル２の終端部分においてこの層剥離現象が発生した装置は、機能性を有するものであり且つテストによって不合格となるものではない。然しながら、動作させた場合には、正しく封止されていないために、多かれ少なかれ短い時間で明らかに信頼性のないものとなる。
【００３７】
上述した問題は、ウエハ端部近くに位置している装置の場合に強調され、その場合には、バリア層が付着形成された場合にメニスカスを形成するので、薄くなる。この問題に対する公知の解決方法は最近与えられており、それを図３に示してある。図３においては、装置端部形態的構成体の同一の部分が示されており、この場合には参照番号１′として示してある。尚、同一の又は均等の構造又は部分に対しては同一の参照番号を使用している。
【００３８】
この解決方法は、ビアのエッチングマスクを修正するものであって、その場合に、該層の周辺終端部を発生させる場合に、装置端部形態的構成体のより外側の領域４内であるか又は隣接するスクライブラインに沿ってのものであるからに拘らず、実質的にメタリゼーション間誘電体におけるコンタクトビアを開口することを回避するものである。このことは、図３に明らかに示されるように、このゾーンにおいてメタリゼーション間誘電体をエッチングしないことを意味している。このことはＳＯＧをエッチングすることを回避する。
【００３９】
メタリゼーション間誘電体からなる層１０は、従って、スクライブライン２の領域に到達するまで延在されている。それは、スクライブラインを形成する次のステップ期間中においてのみエッチング除去される。このようにして、切断領域、即ちこの場合においては装置の端部におけるＳＯＧ層１３は著しく薄くされることとなる。前の図に示した場合と異なって、第二相互接続レベル９の周辺終端部は、図３に示した如く、基板と接触状態にはない。第二メタリゼーション層９はスクライブライン２に隣接したゾーンにおいては除去されており、従って、それは、最終的なパッシベーション層１９によって常に外部から分離されている。従って、上述したプロセスは、ビードにおけるメタル２の層剥離の問題を解消しており、該ビードは除去されている。然しながら、この解決方法は幾つかの欠点を有している。
【００４０】
メタリゼーション間誘電体層１０は著しく延長されており且つスクライブラインレベルにおいて、切断されており、ＳＯＧ層１３は非常に薄いものであるが、ＳＯＧ層が完全に存在しないわけではない。ＳＯＧの小さな部分が外部と接触状態のまま残存する。ＳＯＧは吸湿性を有しているので、湿気が装置内に浸入しその結果信頼性の問題を発生する場合がある。
【００４１】
別の問題は、このプロセスによって得られる構成に起因している。容易に理解されるように、エッチング前のスクライブライン上の誘電体層は図１に示した前の場合と比較して著しく増加されている。最終的なパッシベーション層を超えて、スクライブライン上にはメタリゼーション間誘電体１０が存在している。その全体的な厚さは３μｍ程度に達する場合があり、以下の点から過剰なものである場合がある。
【００４２】
過剰な厚さはスクライブラインのエッチングを完了するのに必要な全時間を延長させ且つスクライブラインを完全に奇麗にするために過剰なエッチングを必要とさせる。従って、プロセス全体が遅滞化される。ことことは、更に、処理の流れを制御する上で複雑性をより大きなものとさせることを意味している。更に、エッチングの終りにおいて、スクライブラインが良好にクリーニングされていない場合がある。最も臨界的なエッチングゾーンにおいて、エッチングされるべき下側の層、この場合にはメタリゼーション間誘電体の第一誘電体層を構成している酸化物の残留物が残存する場合がある。これらのゾーンは、典型的に、スクライブラインの端部におけるものであって、特に、形成せねばならない開口の付け根におけるゾーンであり、即ち、そこでは、段差が非常に急峻なものである場合にはエッチングが到達することがより困難なものである。その他の臨界的なゾーンは、エッチングされるべき通路が非常に幅狭のものである箇所であり、従って、それは高さ対幅の比が非常に高い箇所である。これは、例えば、スクライブラインの中心に存在するテスト用構成体の側部における通路において発生し、それはこのエッチングステップにおいては除去されるべきものではない。これらの酸化物残留物が、主に、スクライブラインの交差部に存在すると、ダイシングプロセス期間中に隣接する装置に対して機械的損傷を発生させる場合がある。この点から、交差部の破断線が隣接する装置へ向かって進行する比較的高い可能性が存在している。そのようなことに関与した装置は明らかに良好に封止されるものではない。
【００４３】
従って、上述した問題は解決不可能であるように見える。正に、少なくとも１つの爾後のメタリゼーションレベルが存在するために、ＳＯＧが平坦化層として使用される装置の場合には良好な封止が阻止されることとなる。同一の問題は、少なくとも２つの相互接続レベルを有する装置に対するメタリゼーション間誘電体の場合において及びＳＯＧが既に単一のメタリゼーションレベルを有する装置に対する中間誘電体において使用されており且つ該中間誘電体内部に第一メタリゼーションレベルに対するコンタクトを形成すべきである詳細に説明していない場合の両方において発生する。
【００４４】
注意すべきことであるが、上述した欠点を図面に例示した場合について説明したが、それは、例えばメタリゼーション層に対して特に汚染性が高く且つ欠陥を発生させることの可能なアモルファス平坦化物質のような同様の特性を有する誘電体がＳＯＧの代わりに平坦化のために使用される場合にいつでも発生することが可能である。更に、これらの欠点は、コンタクト及びビアが前述したプラグ技術によって形成される場合には極めて壊滅的なものである。
【００４５】
【発明が解決しようとする課題】
本発明が解決すべき技術的課題は、例えばＳＯＧ等の平坦化物質が存在する場合であっても装置を完全に封止することを可能とする装置端部形態的構成体及びその製造方法を提供することである。更に、専用の処理ステップが付加されることによって、従来技術と比較して複雑性が増加されることのない技術を提供することである。
【００４６】
【課題を解決するための手段】
本発明の技術的課題は、請求項１に記載されている構成を有するプロセス（方法）によって解決されている。本発明方法は、半導体物質からなる基板の主表面に集積化させた電子回路の周辺部を保護し且つ封止するための装置端部形態的構成体即ち装置端部構成体を製造するプロセスに関するものである。該装置端部形態的構成体は、中間処理構成体の上に形成される誘電体多層を包含している。該誘電体多層内には、アモルファス平坦化物質からなる層が含まれている。それを形成した後に、該誘電体多層は、それがそこに少なくとも１つの周辺終端部を有するような態様で、装置端部形態的構成体内側から部分的に除去される。
【００４７】
本発明によれば、この誘電体多層の除去は、その周辺終端部が少なくとも該回路に向かって内側に中間構成体自身の隣接したゾーンと比較した場合で且つ装置端部形態的構成体に関する限り、該主表面のレベルと比較して比較的高い中間処理構成体のゾーン内に位置されていることを必要とする。装置端部形態的構成体全体の処理ステップを考慮すると、該誘電体多層の最も外部の終端部は最も高い領域上に配置されている。従って、この終端部は該装置端部形態的構成体の領域においてのみ、該装置の方向において該誘電体多層のより内側の部分のいずれよりも一層高い。
【００４８】
このように、周辺終端部を形成するための該誘電体多層における切断は、典型的にＳＯＧであるアモルファス平坦化物質からなる層が全く存在することのないゾーン内において実施される。何故ならば、上述した如く、それを形成するための処理期間中に、それが形成されている構成体の最も高いゾーンから除去されるからである。該誘電体多層が例えばＴＥＯＳからなる２つの誘電体層を有しており、それらが該アモルファス平坦化物質を取囲んでいる典型的な場合においては、これらの誘電体物質層のみがエッチングした後に露出されたままとされる。
【００４９】
従って、アモルファス平坦化物質は、装置端部形態的構成体内部においても２つの誘電体層によって完全に取囲まれている。換言すると、該アモルファス平坦化物質の端部部分は非汚染性の誘電体物質からなる層によって境界が決められている。従って、本発明によれば、処理期間中に外部環境に露出されるか又は爾後のメタリゼーションと接触しているＳＯＧは回避されている。
【００５０】
従って、一方においては、ＳＯＧ等の物質が外部と接触していないためにそれを介して湿気が通過することが防止されているので、該装置の実際上完全な封止が確保されている。一方、該汚染性の物質がその後のメタリゼーション層から絶縁されているという事実は、特に、タングステンプラグ技術によってコンタクトが形成される箇所において、メタリゼーション層を剥離させる可能性のある欠陥を形成することを防止している。従って、従来の問題が解決されている。
【００５１】
メタリゼーション間誘電体多層に対して適用した場合の本発明の好適実施例によれば、該誘電体多層の周辺端部はメタリゼーション層の上側に存在するゾーン内に配置されており、より詳細には、従来のプロセスにおいて通常存在する構成体において、中間誘電体の上方にそれが位置されている箇所に配置されている。該誘電体多層の周辺終端部は下側に存在するメタリゼーション層の周辺終端部に関してより内部即ち内側に配設されている。従って、該メタリゼーション間誘電体のこの終端部はそれに続く上側に存在する導電層から引き離されている。
【００５２】
更に、本発明方法によれば、従来のプロセス（方法）において既に包含されている処理ステップに加えて更なる処理ステップを必要とするものではない。
【００５３】
好適には、例えば、ＣＭＯＳプロセスにおいて、誘電体多層の除去は、それがメタリゼーション間誘電体である場合には、ビアマスクを使用して行なわれる。この目的のために、好適なプロセスは、スクライブラインに対して開口されている２つの導電性レベルの間のコンタクトビアに対応して該誘電体多層を切断させる。このように、２つの導電層の間のコンタクト区域が増加され且つそれらは該装置の周辺部全体に沿って一体的に接触している。
【００５４】
該誘電体多層の周辺終端部を更に上昇させるために、本発明によれば、この構造的機能のみを有するビードの形態で別の層を該装置端部形態的構成体のより外部の領域に形成することによって付加的な高さにおける差異を発生させることが可能である。
【００５５】
本発明の技術的課題は、更に、請求項１１に記載した構成を有する電子装置によっても解決されている。
【００５６】
【発明の実施の形態】
図４乃至６を参照すると、参照番号２１は本発明に基づいて構成された装置端部形態的構成体即ちＣＯＢを模式的に且つ全体として示している。これらの図は概略縦断面であって縮尺通りに描いたものではなく、ダイの端部に平行な切断面に沿ってとったものである。該装置端部形態的構成体は端部、即ちスクライブラインに向かって完全に見えており、一方その見えていない即ち図示していない部分は該装置に向かって更に内部の方向に継続して存在している。
【００５７】
図示した端部構成体２１を製造するプロセス即ち方法は、１例として、２つのメタリゼーションレベルを有するものである。この好適実施例においては、更に、本プロセスは典型的に、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュ非揮発性メモリ回路を製造するために使用可能な２つのポリシリコン層を有するＣＭＯＳタイプのものである。１例として、同一のタイプのプロセスを使用するが、従来技術を参照して既に説明したように、本発明に従って修正されている。
【００５８】
以下の説明においては、同一又は均等な要素又は領域に対しては、従来技術の説明において使用したものと同一の参照番号を使用する。注意すべきことであるが、本発明にとって重要な処理ステップについてのみ図４乃至６において示してある。
【００５９】
該端部構成体の中で、回路構成体の延長部である参照番号３′で示したより内部即ち内側の領域と、より適切な封止機能を有するより外部即ち外側の領域４′の両方が模式的に且つ別々に示されている。
【００６０】
特に図４を参照すると、該装置を封止するプロセスは、最初に、装置端部形態的構成体を形成するための従来のステップを有している。該装置端部形態的構成体は、ダイの更に内側に位置されており従って図面中には示されていない装置の電気的に活性な構成体と同時的に形成される。半導体物質からなる基板６の主表面５においては活性区域が形成されており、該活性区域はフィールド酸化膜領域によって画定されており且つ境界が定められている。該活性区域領域において、装置回路構成体を形成する。典型的に、メモリ装置においては、これらは、ゲート酸化物層とポリシリコンゲートとを積層させたトランジスタゲート、及びトンネル酸化物と、フローティングゲート及び上側に存在する制御ゲート（両方ともポリシリコンであり且つポリ間誘電体層によって分離されている）を包含するメモリセルのゲートである。該トランジスタ及びセル構成体は図面中には示されていない。
【００６１】
これらの構成体の上に且つそれらを絶縁するために、いわゆる中間誘電体層を形成し、それは図４の端子部分７に示されている。それは単一の層として示されているが、該中間誘電体層は、通常、ドープされているか否かに拘らず１つ又はそれ以上のシリコン酸化物層から構成されている。典型的に、それは従来技術に関連して説明したように、ＢＰＳＧからなる層を有している。回路構成要素間の電気的接続のために、導電層からなる第一相互接続レベルが該中間誘電体上に付着形成されており、そこで窓が開口されており且つコンタクト（図面中には示されていない）が基板か又は構成要素のいずれかと接触して適宜形成されている。第一メタリゼーション層は参照番号８で示してあり且つ、典型的に、アルミウム又はその合金、例えばＡｌ／Ｓｉ／Ｃｕから構成されている。
【００６２】
次いで、層８を、他の箇所からそれを除去することによって、ストリップの形態にパターン形成する。装置端部形態的構成体２１においては、且つ特に領域４′においては、第一メタリゼーション層８は、図４に示した如く且つ該装置を封止するために上述した公知の原理に従って、中間誘電体７に対して外部即ち外側において終端している。このようにして得られた中間処理構成体は、従来技術を参照して図２に示し且つ参照番号１１で示したものと同一である。
【００６３】
全中間構成体の上に誘電体物質からなるメタリゼーション間多層が形成されており、それは第一メタリゼーション層８を上側の第二相互接続レベルから電気的に絶縁させている。全体的に参照番号１０で示したメタリゼーション間誘電体は、更に、表面全体を平坦化させるものとして作用し、且つこの目的のために、参照番号１３で示したこの場合にはＳＯＧであるアモルファス平坦化物質からなる層を有している。この層１３は第一及び第二誘電体層の間に取囲まれている。メタリゼーション間誘電体１０を形成するプロセスは、気相成長技術（ＣＶＤ）によって第一誘電体層１２（本実施例の典型的な場合においてはＴＥＯＳ）のコンフォーマル即ち適合的な付着形成を行ない、次いで表面全体をＳＯＧでスピニングすることによって被覆し、層１３を形成するために中間構成体１１に対してコンフォーマル即ち適合的な結果的に得られる構成体のより深い部分内にのみ残存されるまで、それをエッチングし、最後にＳＯＧ１３を取囲むために、この場合もＴＥＯＳである誘電体層１４をコンフォーマル即ち適合的にＣＶＤ付着形成することを必要としている。
【００６４】
この段階において、形成されるべき次のメタリゼーション層と第一相互接続レベル８との間にメタリゼーション間誘電体１０を貫通してコンタクトビアを開口させるために図４において参照番号２２で示したビアマスクを適用する。この目的のために、例えばホトレジスト等の感光性物質からなるマスキング層をメタリゼーション間誘電体多層１０上に部分的に形成する。従来のプロセスに従って、該装置の表面全体に１乃至２μｍの厚さでホトレジストエマルジョンを付着形成し、且つホトリソグラフィプロセスによって、該ホトレジストの一部を除去して、図４に示した如く、該構成体のある部分にのみ残存させる。
【００６５】
本発明によれば且つ好適実施例においては、装置端部形態的構成体２１におけるマスキング層２２は、エッチング用の開口即ち窓を示しており、それは領域３′から領域４′の全体に沿ってスクライブラインへ延在している。より詳細に説明すると、実質的に、従来技術において既に存在する第二メタリゼーション層とのコンタクトを形成するための開口を本発明に従って装置の周辺部へ向かって且つスクライブライン上へ拡大させている。
【００６６】
図面に示した如く、エッチング窓２３はより内部即ち内側の壁２４を有しており、それは断面で示されると共に、端部形態的構成体２１の残部、特に周囲の領域に関して比較的高いレベルにおいてその処理ステップにおける中間構成体のゾーンの上に位置している。このゾーンにおいて、メタリゼーション層８は中間誘電体７の上側に配置されている。
【００６７】
換言すると、このゾーン周りの全ては平坦化物質１３で充填されているより深い領域が存在している。図４から理解されるように、壁２４下側のメタリゼーション間誘電体において、ＳＯＧから構成される平坦化物質１３からなる層は存在していない。
【００６８】
本プロセスのその後のステップは、窓２３によって画定される領域におけるメタリゼーション間誘電体多層１０を完全に除去することを必要とする。メタリゼーション間誘電体からなる層１０の除去は、３つの層１２乃至１４に対して異なっており且つウエット又はドライのいずれかの従来の化学的及び物理的エッチング技術によって実行される。好適には、ドライエッチングが使用される。該エッチングは、図５に示したように、下側に存在するメタリゼーション層８上で停止される。従って、２つの相互接続レベルの間のビアを形成するために、集積回路において窓が開口される。
【００６９】
本発明に従って、参照番号２５で示されているメタリゼーション間誘電体１０の周辺終端部は、中間処理構成体１１の高いゾーン上に配置されている。本発明に基づくメタリゼーション間誘電体多層１０は、従って、部分的な構成体がより低い一層周辺の領域から完全に除去されている。領域４′においては、従来技術の解決方法においては、メタリゼーション間誘電体がスクライブラインに向かって下降していた。このように、本発明によれば、領域３′内に完全に包含されているメタリゼーション間誘電体のより周辺部の部分は、該回路に関してより外部の部分においても、中央部分よりもより高い構成体上に配置した境界を有している。
【００７０】
終端部２５に沿って、２つのＴＥＯＳ層１２及び１４が接触して存在している。換言すると、その端部ゾーンにおいて、ＳＯＧは取囲まれた状態となっている。一般的には、基本的に汚染性の物質がＴＥＯＳ等の絶縁性であり且つ非汚染性の物質によって完全に閉じ込められている。従って、封止用の装置端部形態的構成体２１において、該ＳＯＧは完全に分離されている。注意すべきことであるが、メタリゼーション間誘電体多層１０の最も外部の部分を除去することは、本発明の好適実施例に従って簡単な態様で得られている。単にビアマスクレイアウトが修正されているに過ぎない。更に、図５におけるセグメント２４−２５によって表わされる線に沿っての形態的構成体２１内のメタリゼーション間誘電体において行なわれる唯一の切断はＳＯＧをエッチングすることなしに行なわれ、従って、本発明においては臨界的なものでない。このステップにおいてマスキング層２２を除去する。次いで、典型的に、上述したタングステンプラグ技術に従って、第二メタリゼーションレベルに対するコンタクトビアの形成を行なう。本発明の好適実施例によれば、装置端部形態的構成体において、プラグを形成するためのタングステンの除去はタングテンをほぼ完全に除去することとなる。
【００７１】
最後に、導電層９を付着形成し、次いで選択した形態に従ってパターン形成する。領域４′において、実質的にこのステップにおいて、この層に対する周辺終端部が形成される。本発明のこの実施例においては、好適には、装置端部形態的構成体の領域において、例えば、図１及び３に示した公知の場合における層９をパターン形成するために使用したものと同一である従来のマスク（不図示）を容易に使用することが可能である。メタリゼーションレベル９も、この場合においては、下側に存在するメタリゼーション層８よりも更に外部即ち外側において終端している。
【００７２】
領域４′において装置の周辺部において図６に示した如く、本発明の好適実施例によれば、これら２つの相互接続レベルが接触している。これら２つのレベルの終端部は、それらが該装置の全周に沿って接触しているストリップのように見える。これら２つのメタリゼーションレベル８及び９は、タングステン層を介在させることなしに接触している。これは、実際には、必要なことではない。何故ならば、コンタクト区域はこれら２つの導電層の間の良好な接着を可能とするために充分に拡大されているからである。
【００７３】
該装置を製造するプロセスは、ウエハの表面全体に最終的なパッシベーション層１９を形成し次いでスクライブライン２をクリーニングすることによって従来の態様で完了する。該パッシベーション層は、図６においては、単一の層として示されているいるが、それは使用されるプロセスに依存して、等しいか又は異なるより薄い厚さの異なる層を積み重ねたものから構成することが可能である。図６は、スクライブライン２をクリーニングした後の装置を示している。
【００７４】
従って、上述した好適プロセスによれば個々のダイにおけるメタリゼーション間誘電体の外部周面は、ＳＯＧなしで、接触状態にある２つのＴＥＯＳ層１２及び１４を示している。露出されたＳＯＧが存在しないということは、封止に関して製造した装置の良好な信頼性を確保している。
【００７５】
より外部の部分４′においてのメタリゼーション間誘電体を完全に除去することによって、ＳＯＧと第二メタリゼーションレベル９とのコンタクト即ち接触が回避されている。このように、メタリゼーション間誘電体１０は公知の構成のものとは異なって、第一メタリゼーションレベル８に関してより内部即ち内側に埋め込まれている。第一メタリゼーションレベルの周辺端部が第二レベルの周辺部分と接触しているのはこのお蔭である。より内部即ち内側において、第二メタリゼーションレベルが、露出されているＳＯＧなしで、メタリゼーション間誘電体１０の周辺終端部２５と接触しているに過ぎない。
【００７６】
注意すべきことであるが、本発明の好適な解決手段によって、第二相互接続レベルは急峻な且つ負である可能性のある段差上に付着形成させることは必要ではない。従って、第二導電層の付着形成の信頼性が改善されている。一方、ＳＯＧはスクライブラインへ延在されておらず、従って外部環境へ露出されることはない。湿気がこの物質を貫通して直接的に装置内へ入り込むことの問題は回避されている。更に、上述した好適実施例においては、これらの２つのメタリゼーションレベルは、従来のコンタクト区域よりも大きく且つビアの開口によって決定される充分に広い区域に沿って接触している。このことはこれらの導電層内に蓄積される静電荷を取除くことを改善している。更に、実際にはスクライブライン上が開放しているビアマスクの形態は、スクライブラインをクリーニングするための最終的なエッチング期間中に除去されるべき全体的な厚さを増加させるようなメタリゼーション間誘電体層をスクライブライン上に有することを回避している。
【００７７】
図７は同一のプロセスによって且つ同一の領域において上述した図面に示した本発明に従うプロセスによって形成した完成した装置のＳＥＭ技術を使用した電子顕微鏡写真の複製図である。理解されるように、端部における装置は第二相互接続レベルにおいて欠陥性を示すものではなく且つ良好に封止されている。
【００７８】
注意すべきことであるが、一例として、本発明を特定のプロセスについて説明したが、一般的には、それが基礎となる原理はＳＯＧと異なるアモルファス平坦化物質を有する誘電体多層を有する装置端部形態的構成体を製造する異なるプロセスに対しても適用可能なものである。本発明は、コンタクトビアを形成するためにタングステンプラグ技術を使用する場合に特に効果的である。理解されるように、本発明をメタリゼーション間誘電体多層に関連して説明したが、それは中間誘電体として使用され且つＳＯＧ型の層を有する誘電体多層に対しても適用可能である。従って、単一の相互接続レベルを有する装置に対しても適用可能である。より一般的には、本発明は誘電体多層に続いてメタリゼーション層を形成すべき場合にも適用可能である。
【００７９】
更に、ＳＯＧ層を取囲む２つのＴＥＯＳ層を有する典型的な誘電体多層について説明したが、該多層は異なる構成を有することが可能であり、例えば、ＴＥＯＳ層を他の誘電体物質で置換させることが可能であり、且つ異なる数の層であるが、とにかく、アモルファス平坦化物質を有するものと置換させることが可能である。注意すべきことであるが、本装置端部形態的構成体が本発明に従って分割されている２つの領域３′及び４′は、単に該構成体の模式的なものであって厳格な分割を表わしているものではない。注意すべきことであるが、本発明に関連して、誘電体多層が終了されるべき最も高いレベルは装置端部形態的構成体によって占有される領域に関連して考えるべきである。該回路のあるゾーンにおいては、上述した如く、例えば、ポリシリコン層の積層を包含するトランジスタゲート又はメモリセルからなる構成体のような付加的な構成体が存在するために、その高さはより大きなものである場合がある。
【００８０】
更に、注意すべきことであるが、本発明の枠組において、誘電体多層がその上に形成されるべき中間処理構成体が装置端部形態的構成体の残部に関してより高い領域又は充分に高い領域を与えるものではない場合には、該誘電体多層を形成する前に、より高いレベルを有するゾーンを人工的に形成し、次いで、該誘電体多層をそのゾーンにおいて終端させることが可能である。例えば、ポリシリコンビード又はフィールド酸化物バリアを端部領域内部に形成することが可能である。この目的のために、例えばＣＭＯＳ技術の場合におけるトランジスタ及び／又はメモリセルの形成プロセスにおいて既に存在する処理ステップ及びマスクを使用することが可能である。
【００８１】
上述した説明は２レベル相互接続プロセスについてのものであるが、本発明に基づくプロセスは、各対の２つの隣接したレベルに対して、本発明原理が適用される場合には、数個のメタリゼーションレベルに対しても適用可能である。典型的に、各対の連続する層の間にメタリゼーション間誘電体多層を配置させてそれらを部分的に絶縁させる。
【００８２】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 従来技術に基づいて与えられた封止用の端部形態的構成体を有する例えばＣＭＯＳ型の装置の周辺部分を示した概略断面図。
【図２】 装置端部構成体を製造する中間の段階における中間の処理構成体を示した概略断面図。
【図３】 改良した従来技術によって得られる図１の装置と同一の周辺部分を示した概略断面図。
【図４】 装置端部構成体を製造するための本発明の好適実施例に基づく方法の１段階における状態を示した概略断面図。
【図５】 装置端部構成体を製造するための本発明の好適実施例に基づく方法の１段階における状態を示した概略断面図。
【図６】 図４及び５に示した方法に従って得られた完成した構成体を示した概略断面図。
【図７】 欠陥を発生することなしに同様の装置端部形態的構成体の走査電子顕微鏡（ＳＥＭ）写真の複製図。
【符号の説明】
２ スクライブライン
３′ より内部の領域
４′ より外部の領域
５ 主表面
６ 基板
７ 端子部分（中間誘電体）
８ 第一メタリゼーション層
９ 第二メタリゼーションレベル
１０ メタリゼーション間誘電体
１２ 第一誘電体層（ＴＥＯＳ）
１３ アモルファス平坦化物質（ＳＯＧ）
１４ 第二誘電体層（ＴＥＯＳ）
２１ 装置端部形態的構成体（ＣＯＢ）
２２ ビアマスク
２２ マスキング層
２３ エッチング窓
２４ 壁
２５ 周辺終端部

Claims (17)

1. アモルファス平坦化用物質（１３）からなる層を有する誘電体多層（１０）を中間処理構成体（１１）の上に形成し且つ装置端部形態的構成体（２１）において該多層の少なくとも１個の周辺終端部（２５）を形成するために該誘電体多層（１０）を部分的に除去するタイプの半導体物質からなる基板（６）の主表面（５）内に集積化されている電子回路を周辺部を保護し且つ封止するための装置端部形態的構成体（２１）の製造方法において、前記誘電体多層（１０）の除去が、少なくとも回路に向かって一層内側に配置されており且つ前記装置端部形態構成体（２１）内に包含されている中間構成体（１１）の隣接するゾーンのレベルよりも主面（５）に関して一層高い中間処理構成体（１１）のゾーン内にその周辺端部（２５）を位置させ、且つ前記周辺端部（２５）には前記アモルファス平坦化用物質（１３）が実質的に存在せず且つ前記周辺端部（２５）は互いに接触している第１絶縁層（１２）及び第２絶縁層（１４）のみによって形成されており、且つ前記誘電体多層（１０）を形成する前に、前記中間処理構成体（１１）の一部のみの上に付加的な層を形成し、且つ前記誘電体多層の周辺端部が前記付加的な層の上側に位置されていることを特徴とする方法。
2. 請求項１において、前記中間処理構成体（１１）が導電性物質からなる第一層（８）を有しており、且つ前記誘電体多層（１０）の周辺終端部（２５）が導電性物質からなる前記第一層（８）の周辺終端部よりも集積化装置に向かってより内部に配置されていることを特徴とする方法。
3. 請求項１において、前記誘電体多層（１０）の周辺終端部（２５）が導電性物質からなる層（８）の上側に位置されていることを特徴とする方法。
4. 請求項３において、前記周辺終端部（２５）が前記導電性物質からなる層（８）が中間誘電体層（７）の上側に配置されているゾーン内に位置されていることを特徴とする方法。
5. 請求項１において、前記誘電体多層（１０）が間に介在されている導電性物質からなる少なくとも第一及び第二の上側に存在する層（８，９）を形成すると共にパターン形成し、装置端部形態的構成体（２１）における誘電体多層（１０）を除去するために、前記導電性物質からなる層の間のコンタクトビア用の画定マスク（２２）における開口（２３）を使用することを特徴とする方法。
6. 請求項５において、前記コンタクトビア用の画定マスク（２２）における前記開口（２３）が装置の極限周辺部へ延在しており且つ隣接するスクライブライン（２）を有していることを特徴とする方法。
7. 請求項１において、ＣＭＯＳプロセスが使用され、且つ前記付加的な層がポリシリコンビードから構成されていることを特徴とする方法。
8. 請求項１において、前記付加的な層がフィールド酸化膜島状部から構成されていることを特徴とする方法。
9. 請求項１乃至８のうちのいずれか１項において、前記アモルファス平坦化用物質がスピニング技術によって形成されることを特徴とする方法。
10. 半導体基板（６）の主表面（５）内に集積化した電子回路及び前記電子回路の周辺部を保護し且つ封止するための装置端部形態的構成体（２１）を有する電子装置において、前記装置端部形態的構成体（２１）が、中間処理構成体（１１）の上に、アモルファス平坦化用物質からなる層（１３）を有する誘電体多層（１０）を有しており、前記誘電体多層（１０）は前記装置端部形態的構成体（２１）内に周辺終端部（２５）を有しており、前記誘電体多層（１０）の前記周辺終端部（２５）が、少なくとも前記回路に向かって一層内側に配置されており且つ前記装置端部形態構成体（２１）内に包含されている前記中間処理構成体（１１）の隣接するゾーンのレベルよりも主面（５）に関して一層高いレベルに配置されており、且つ前記周辺端部（２５）には前記アモルファス平坦化用物質からなる層（１３）が実質的に存在せず且つ前記周辺端部（２５）は互いに接触している第１絶縁層（１２）及び第２絶縁層（１４）のみによって形成されており且つ前記誘電体多層（１０）を形成する前に前記中間処理構成体（１１）の一部のみの上に付加的な層が形成されており、前記誘電体多層の周辺端部が前記付加的な層の上側に位置されていることを特徴とする装置。
11. 請求項１０において、前記中間処理構成体（１１）が導電性物質からなる第一層（８）を有しており、且つ前記誘電体多層（１０）の周辺終端部（２５）が前記導電性物質からなる第一層（８）の周辺終端部よりも前記集積化した装置に向かってより内部にあることを特徴とする装置。
12. 請求項１０において、前記誘電体多層（１０）の周辺終端部（２５）が導電性物質からなる層（８）の上方に配置されていることを特徴とする装置。
13. 請求項１２において、前記周辺終端部（２５）が前記導電性物質からなる層（８）が中間誘電体層（７）の上に形成されている一部の上方に配置されていることを特徴とする装置。
14. 請求項１０において、導電性物質からなる第一及び第二層（８，９）が設けられると共に、それらの間に前記誘電体多層（１０）が介在されており、且つ前記導電性物質からなる第一及び第二層の間の最も周辺部のコンタクトビアが前記誘電体多層（１０）の前記周辺終端部（２５）よりも一層外部にあることを特徴とする装置。
15. 請求項１４において、前記誘電体多層（１０）の周辺終端部（２５）が前記コンタクトビアにあることを特徴とする装置。
16. 請求項１５において、前記導電性物質からなる第一及び第二層（８，９）が該装置の全周辺部に沿って互いに接触していることを特徴とする装置。
17. 請求項１０において、前記アモルファス平坦化用物質からなる層（１３）がＳＯＧ（スピンオンガラス）から構成されていることを特徴とする装置。

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