KR20040022627A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

콘택홀 형성을 위해 도포된 포토레지스트의 클랙을 방지하고, 콘택 저항의 안정화 및 반도체 수율을 향상시킬 수 있는 본 발명에 따른 콘택홀(또는 비아홀)을 형성하는 방법은 반도체 소자가 형성된 반도체 기판 상에 층간 절연막 및 라이너 절연막을 순차적으로 형성하는 단계와, 라이너 절연막의 상부에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 맞추어서 상기 라이너 질화막과 층간 절연막의 일부만을 식각하는 단계와, 콘택 패턴을 제거한 후, 결과물에 식각 공정을 실시하여 상기 라이너 질화막을 제거함과 함께 상기 층간 절연막을 식각하여 콘택홀(또는 비아홀)을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE OF A SEMICONDUCTOR}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 콘택홀 또는 비아홀 형성하기 위해 층간 절연막 상에 도포되는 포토레지스트의 클랙(crack) 현상을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 반도체 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 반도체 기판 내 소자의 레이아웃에도 큰 제약이 가해진다.
이것에 반해서 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃 되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고할 수 있게 된다.
최근, 반도체 집적회로의 고집적화, 고성능화에 따라서 새로운 미세 가공 기술이 개발되고 있다. 화학기계연마법도 그 일예이고, LSI 제조공정, 특히 다층배선 형성공정에서의 층간 절연막의 평탄화, 금속플러그 형성, 매립배선형성에 있어서 빈번하게 이용되는 기술이다. 이 기술은, 예컨대 미국특허 제4,944,836호 공보에 개시되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명한다. 도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속 배선을 형성하는 방법을 순차적으로 나타내는 공정 단면도로서, 여기에서는 금속 배선을 수직으로 연결하는 콘택홀의 제조 공정에 대해 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상부 전면에 층간 절연막(3)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화한다. 이때, 반도체 기판(1)에는 STI(shallow trench isolation) 방법이나 LOCOS(local oxidation of silicon) 방법 등에 의한 필드 산화막과 반도체 소자가 형성될 활성 영역(active area)을 정의되어 있으며, 정의된 반도체 기판(1)의 활성영역에는 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(2)가 형성되어 있다.
여기서, 반도체 기판(1) 상부에 증착되는 층간 절연막(3)으로는 PMD(pre-metal dielectric)막 또는 IMD(inter-metal dielectric)막이 있다.
도 1b에 도시된 바와 같이, 층간 절연막(3) 상부에 콘택(contact) 패턴(4)을 형성하고, 콘택 패턴(4)에 맞추어 반도체 기판(1)의 상부 드러나도록 층간 절연막(3)을 식각하여 콘택홀을 형성한다.
이후 도 1c에 도시된 바와 같이, 콘택홀이 형성된 층간 절연막(3) 상부에 장벽 금속막(5)으로서 Ti막(5a) 및 TiN막(5b)을 적층해서 형성한다. 이때, 장벽 금속막(5)은 물리적기상증착(Physical Vapor Deposition : 이하 PVD라 함) 공정 또는 화학적기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 공정으로 형성될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 형성된다.
도 1d에 도시된 바와 같이, 콘택홀이 형성된 반도체 기판(1) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 텅스텐 박막을 증착하여 콘택홀을 매립하고, 이를 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 반도체 소자(2)의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(6)을 형성한다.
최근 들어 반도체 소자의 고집적화(콘택 또는 비아홀 사이가 최소화)에 따라포토레지스트의 두께는 얇아지고, 포토레지스트로 사용되는 물질도 다양하게 개발되고 있다. 포토레지스트의 두께가 얇아짐에 따라 포토레지스트가 산화막으로 이루어진 층간 절연막의 표면 상태에 따라 클랙(crack) 현상이 발생되며, 이러한 클랙 현상에 의해서 반도체 수율이 떨어지는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 층간 절연막의 상부에 라이너 질화막을 형성하여 포토레지스트의 클랙 현상을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 콘택홀(또는 비아홀)을 형성하는 방법에 있어서, 반도체 소자가 형성된 반도체 기판 상에 층간 절연막 및 라이너 절연막을 순차적으로 형성하는 단계와, 상기 라이너 절연막의 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어서 상기 라이너 질화막과 층간 절연막의 일부만을 식각하는 단계와, 상기 콘택 패턴을 제거한 후, 결과물에 식각 공정을 실시하여 상기 라이너 질화막을 제거함과 함께 상기 층간 절연막을 식각하여 콘택홀(또는 비아홀)을 형성하는 단계를 포함한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이고,
도 2a 내지 2e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 101 : 반도체 소자
102 : 층간 절연막 103 : 라이너 산화막
104 : 포토레지스트 패턴 105 : 콘택홀
106 : 장벽 금속막 107 : 콘택
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2e는 본 발명의 일실시 예에 반도체 소자의 금속 배선 형성 과정을 순차적으로 도시한 공정도이다. 여기에서는 금속 배선을 수직으로 연결하는 콘택홀의 제조 공정에 대해 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 층간 절연막(102) 및 라이너 절연막(103)을 순차 증착한다. 이때, 반도체 기판(100)에는 반도체 소자가 형성될 활성 영역(active area)을 정의되어 있으며, 정의된 반도체 기판(100)의 활성영역에는 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(101)가 형성되어 있다.
여기서, 라이너 절연막(103)은 질화막으로 이루어져 후술되는 공정에서 상부에 도포되는 포토레지스트의 클랙을 방지하며, 콘택홀을 형성하기 위한 식각 공정 시에 식각 마스크로 이용된다. 층간 절연막(102)은 실리콘 산화막으로 이루어진다.
이후 도 2b에 도시된 바와 같이, 라이너 절연막(103) 상부에 감광막을 도포하여 노광 및 현상 공정을 통해 포토레지스트 패턴(104)을 형성한다.
도 2c에 도시된 바와 같이, 라이너 절연막(103)의 상부에 포토레지스트 패턴(104)에 맞추어서 층간 절연막(102) 및 라이너 절연막(103)을 식각하여 층간 절연막(102)을 패터닝하는데, 이때 층간 절연막(102)을 반도체 소자(101)가 드러나도록 식각하는 것이 아니라 층각 절연막(102)의 일부만을 식각한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(104)을 제거한 후에 라이너 절연막(103)을 식각 마스크로 하여 블랭킷(blanket) 식각을 실시하여 라이너 절연막(103)을 제거함과 함께 패터닝된 층간 절연막(102 )도 반도체 소자(101)가 드러나도록 같이 식각되어 층간 절연막 내에 콘택홀(105)을 형성한다.
이후 도 2e에 도시된 바와 같이, 콘택홀(105)이 형성된 층간 절연막(102 ) 상부에 장벽 금속막(106)을 형성한 후, 콘택홀(105)이 형성된 반도체 기판(100) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 금속층을 증착하여 콘택홀(105)을 매립하고, 이를 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 반도체 소자(101)의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(107)을 형성한다.
본 발명의 바람직한 실시 예에 따라 반도체 소자의 콘택홀 형성 방법은 라이너 절연막을 이용하여 콘택홀 형성을 위해 도포된 포토레지스트의 클랙을 방지하였지만, 다른 콘택홀 형성 방법으로는 포토레지스트 패턴을 형성하지 않고 질화막으로 이루어진 라이너 절연막과 산화막으로 이루어진 층간 절연막의 식각 선택비를 이용하여 층간 절연막에 콘택홀을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명은 층간 절연막의 상부에 라이너 절연막을 증착하여 콘택홀 형성을 위해 도포된 포토레지스트의 클랙을 방지함으로써, 콘택 저항의 안정화 및 반도체 수율을 향상시킬 수 있다.

Claims (3)

  1. 콘택홀(또는 비아홀)을 형성하는 방법에 있어서,
    반도체 소자가 형성된 반도체 기판 상에 층간 절연막 및 라이너 절연막을 순차적으로 형성하는 단계와,
    상기 라이너 절연막의 상부에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴에 맞추어서 상기 라이너 질화막과 층간 절연막의 일부만을 식각하는 단계와,
    상기 콘택 패턴을 제거한 후, 결과물에 식각 공정을 실시하여 상기 라이너 질화막을 제거함과 함께 상기 층간 절연막을 식각하여 콘택홀(또는 비아홀)을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은,
    실리콘 산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 1항에 있어서,
    상기 라이너 절연막은,
    실리콘 질화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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