JP5127669B2 - 半導体ウェハ - Google Patents
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Description
(1)破砕加工のため、切断面にチッピングが発生することにより、ダイシング後の半導体装置の抗折強度が劣化する。
(2)チッピングの欠片がダストとなり、ダイシング後の工程歩留まりや、信頼性に悪影響を及ぼす。
(3)ダイシングソーの厚みは、その機械的強度を保つために、一般に20μm以上の厚みが必要であり、かつ、チッピングが半導体素子の領域に入らないように、実際のダイシング幅よりも、さらにスクライブ領域を太く取る必要がある。
(4)破砕加工に伴う発熱を抑えるための冷却や、切削屑の排出のための洗浄など、加工中に水を使用するため、MEMS(Micro Electro Mechanical Systems)などの水を嫌うデバイスには使用できない。
図1は、半導体ウェハの分割予定ラインを示す平面図、及び分割予定ラインの拡大図であり、図2は、本発明の第1の実施形態に係る半導体ウェハを示す断面図、及び半導体装置の特徴部分の拡大断面図である。
図4は、本発明の第2の実施形態に係る半導体ウェハを示す断面図である。同図は、図1に示すa−a線における断面図である。
図5は、本発明の第3の実施形態に係る半導体ウェハを示す断面図である。同図は、図1に示すa−a線における断面図である。
2 半導体装置
3 分割予定ライン
4 引っ張り応力層
4a 第1の引っ張り応力層
4b 第2の引っ張り応力層
5 回路形成層
6 スリット
7 半導体基板
8 引っ張り応力場
9 レーザ光
10 改質領域
11 亀裂
12 圧縮応力層
Claims (8)
- 複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備えた半導体ウェハであって、
前記半導体基板の上面上に設けられ、前記分割予定ラインの両側に隙間を空けて形成され、接触する前記半導体基板に圧縮応力を加える第1の応力印加層を備え、
前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加され、
前記チップ領域ごとに前記半導体基板上に設けられた回路形成層をさらに備え、
前記第1の応力印加層は前記回路形成層上から前記半導体基板上に亘って設けられていることを特徴とする半導体ウェハ。 - 前記第1の応力印加層は複数の層で構成されていることを特徴とする請求項1に記載の半導体ウェハ。
- 前記第1の応力印加層は、レーザ光に対して透明であることを特徴とする請求項1または2に記載の半導体ウェハ。
- 互いに隣接する前記第1の応力印加層間の隙間の幅は30μm以下であることを特徴とする請求項1〜3のうちいずれか1つに記載の半導体ウェハ。
- 前記第1の応力印加層の少なくとも一部はSiNで構成されていることを特徴とする請求項1〜4のうちいずれか1つに記載の半導体ウェハ。
- 複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備えた半導体ウェハであって、
前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加され、
前記半導体基板上に設けられ、前記分割予定ライン上に開口部が形成され、接触する前記半導体基板に圧縮応力を加える回路形成層をさらに備えていることを特徴とする半導体ウェハ。 - 前記分割予定ラインが設定された前記半導体基板の上面上に設けられ、互いに隣接する前記第1の応力印加層間の隙間に埋め込まれ、接触する前記半導体基板に引っ張り応力を加える第2の応力印加層をさらに備えていることを特徴とする請求項1〜6のうちいずれか1つに記載の半導体ウェハ。
- 複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備えた半導体ウェハであって、
前記半導体基板の上面上に設けられ、前記分割予定ラインの両側に隙間を空けて形成され、接触する前記半導体基板に圧縮応力を加える第1の応力印加層を備え、
前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加され、
前記分割予定ラインが設定された前記半導体基板の上面上に設けられ、互いに隣接する前記第1の応力印加層間の隙間に埋め込まれ、接触する前記半導体基板に引っ張り応力を加える第2の応力印加層をさらに備えていることを特徴とする半導体ウェハ。
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