WO2010050085A1 - 半導体ウェハ及びその分割方法 - Google Patents

半導体ウェハ及びその分割方法 Download PDF

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隈川隆博
小島英樹
古川朋昭
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パナソニック株式会社
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Definitions

  • the technology described in this specification relates to a semiconductor wafer structure suitable for laser processing for dividing into individual semiconductor devices.
  • the blade dicing method has been most commonly used as a dicing method for semiconductor wafers.
  • an annular dicing saw holding diamond or CBN (Cubic Boron Nitride) particles with a bonding material is rotated at a high speed, and a dicing lane as an area necessary for division (actual dicing width by the dicing saw) Crush the wafer.
  • CBN Cubic Boron Nitride
  • the processing quality is improved by improving and optimizing the diamond particle size and density, dicing saw specifications such as bond material, and the equipment conditions such as rotation speed, feed speed, and cutting depth. Has been working on.
  • the crushing processing such as the dicing saw cannot expect further improvement.
  • the thickness of the dicing saw is generally required to be 20 ⁇ m or more in order to maintain its mechanical strength, and more than the actual dicing width so that chipping does not enter the region of the semiconductor element.
  • the scribe area needs to be thick.
  • Patent Document 1 describes a technique for forming a modified region on an object by multiphoton absorption.
  • Multiphoton absorption is a phenomenon in which absorption occurs in a material when the intensity of light is very large even when the energy of the photon is smaller than the absorption bandgap of the material, that is, when it is optically transmitted.
  • multi-photon absorption is caused by aligning the condensing point of the laser beam inside the semiconductor wafer, and after the modified region is formed inside the semiconductor wafer, the modified region is used as a starting point along the planned dividing line.
  • the semiconductor wafer is divided by growing cracks.
  • the semiconductor wafer can be diced without causing unnecessary cracks, i.e., chipping, deviating from the division lines. Therefore, the conventional method can suppress the bending strength reduction and dust generation caused by chipping. Further, unlike the crushing process, the dicing width does not have a physical cutting width in the plane direction, so that the dicing area can be made extremely narrow. Furthermore, since there is no generation of cutting waste or heat generation due to processing and water is not required, it is also suitable for processing devices that dislike water.
  • Patent Document 3 discloses a technique for reliably dividing a semiconductor wafer by developing cracks in a small modified region.
  • Patent Document 3 after the modified region is formed, the semiconductor wafer is cooled, and stress due to thermal stress is applied to cause cracks in the modified region to progress.
  • Patent Document 4 describes a method for improving the straightness of cracks. In the method described in Patent Document 4, a concave portion is formed by marking on the surface of a semiconductor wafer, and cracks from the modified region are guided to the concave portion, thereby enabling straight division.
  • Patent Document 4 it is possible to control the direction of cracks, but when the number of modified regions is suppressed, as shown in Patent Document 3, a special process for dividing and Equipment is required.
  • An object of the present invention is to provide a semiconductor wafer that can be divided with excellent straightness while suppressing an increase in the number of modified regions even when the semiconductor wafer is thick.
  • a semiconductor wafer includes a semiconductor substrate having a plurality of chip regions defined by a plurality of scheduled division lines and partitioned by the scheduled division lines. Among them, a tensile stress is applied to a region where the division planned line is set.
  • a first stress application layer is provided on the upper surface or the back surface of the semiconductor substrate, formed with a gap on both sides of the division-scheduled line and applying a compressive stress to the contacting semiconductor substrate, the semiconductor substrate Among them, it is preferable because a tensile stress can be effectively applied to the portion where the division line is set.
  • the first stress application layer can be provided during the manufacturing process of a general semiconductor device, it is not necessary to increase the number of manufacturing steps and no special device is required.
  • a method for dividing a semiconductor wafer according to an example of the present invention comprises a semiconductor substrate having a plurality of chip regions defined by a plurality of division lines and having a plurality of chip regions partitioned by the division lines.
  • the semiconductor wafer according to an example of the present invention since the tensile stress is applied to the division line, the crack generated when the modified region formed inside the semiconductor wafer is formed is likely to grow, and the semiconductor wafer In addition to being easily divided even when it is thick, reliable division is possible even if the number of modified regions formed is reduced.
  • FIG. 1 is a plan view showing a planned division line of a semiconductor wafer and an enlarged view of the planned division line.
  • FIG. 2 is a cross-sectional view showing the semiconductor wafer according to the first embodiment of the present invention and an enlarged cross-sectional view of a characteristic portion of the semiconductor device.
  • FIG. 3 is a cross-sectional view showing a process of dicing the semiconductor wafer according to the first embodiment using laser light.
  • FIG. 4 is a cross-sectional view showing a semiconductor wafer according to the second embodiment of the present invention.
  • FIG. 5 is a sectional view showing a semiconductor wafer according to the third embodiment of the present invention.
  • FIG. 1 is a plan view showing a division line of a semiconductor wafer and an enlarged view of the division line.
  • FIG. 2 is a cross-sectional view showing the semiconductor wafer according to the first embodiment of the present invention. It is an expanded sectional view of a characteristic part.
  • the semiconductor wafer 1 of this embodiment has a plurality of division lines 3 set from the upper surface to the lower surface, and a plurality of chips partitioned by the division lines 3.
  • a region (semiconductor device 2) is provided.
  • the semiconductor wafer 1 is provided for each of the semiconductor substrate 7 and each semiconductor device 2, a transistor or the like is formed, and the circuit forming layer 5 provided on the upper surface of the semiconductor substrate 7, the circuit forming layer 5, and the semiconductor A tensile stress layer (first stress applying layer) 4 formed on the substrate 7 and provided with a groove-like opening (slit 6) on the division line 3 is provided.
  • the semiconductor wafer 1 is divided into individual semiconductor devices 2 along the division line 3.
  • the tensile stress layer 4 gives a compressive stress due to a reaction to a portion of the semiconductor substrate 7 that is in contact with the tensile stress layer 4. As a result, a tensile stress field 8 is formed under the slit 6, that is, in the semiconductor substrate 7 around the division planned line 3.
  • the semiconductor substrate 7 is made of Si
  • the tensile stress layer 4 is made of an organic material such as SiN or polyimide that can be formed by, for example, a general semiconductor manufacturing process.
  • the tensile stress layer 4 is preferably transparent to the laser beam, but it is not necessarily transparent to the laser beam as will be described later.
  • the wavelength range of the laser beam used for dicing is preferably, for example, a near infrared wavelength (0.7 to 2.5 ⁇ m) that is transmitted with respect to Si, and particularly preferably near 1.0 ⁇ m.
  • FIG. 3 is a cross-sectional view showing a process of dicing the semiconductor wafer of this embodiment using a laser beam.
  • the tensile stress layer 4 is transparent to the laser light 9
  • the laser light 9 is incident from the circuit forming layer 5 side to focus the laser light 9 inside the semiconductor substrate 7 as shown in FIG. Together, the modified region 10 is formed.
  • the crack 11 is developed starting from the modified region 10 to divide the semiconductor wafer 1 into individual semiconductor devices 2.
  • the narrower the slit 6 is, the more the tensile stress field 8 can be locally formed. Therefore, the growth of the crack 11 to the upper surface of the semiconductor substrate 7 can be further promoted. It is also possible to regulate 11 growth directions.
  • the tensile stress field 8 when the tensile stress field 8 is not particularly formed on the division line 3, in order to cause a crack to propagate on the surface of the semiconductor substrate 7, from the surface (upper surface) of the semiconductor substrate 7.
  • the depth (Z) to the position where the nearest modified region 10 is formed needs to be set to about 30 to 100 ⁇ m, but by forming the tensile stress field 8 in the division line 3, Can be about 40 to 150 ⁇ m.
  • the width of the slit 6 in the tensile stress layer 4 is preferably narrower because it may affect the focusing of the laser light 9 depending on the thickness and optical properties.
  • the width of the slit 6 is D
  • the laser light 9 is incident from the surface side on which the circuit forming layer 5 is formed.
  • the laser light 9 is transmitted to the semiconductor substrate. 7 may be incident from the back surface (the surface facing the surface on which the circuit forming layer 5 is provided).
  • the straightness of the crack 11 is not impaired even if the number of the modified regions 10 in the depth direction is minimized.
  • the semiconductor wafer 1 can be divided. For this reason, even when the semiconductor wafer 1 is thick, the semiconductor wafer 1 can be divided with a relatively short processing time with high yield.
  • it can be used for manufacturing a semiconductor device that dislikes water by using laser light, suppresses the occurrence of chipping, and reduces the width of the line to be divided (scribe line) 3 as compared with a method using a dicing saw. Can do.
  • the tensile stress layer 4 used in the semiconductor wafer 1 of the present embodiment uses a layer used for various purposes such as stress application and etching stop in the semiconductor device 2, a new manufacturing process and manufacturing equipment are added. The reliability of division of the semiconductor wafer 1 can be improved without adding to the above.
  • FIG. 4 is a cross-sectional view showing a semiconductor wafer according to the second embodiment of the present invention. This figure is a cross-sectional view taken along the line aa shown in FIG.
  • the semiconductor wafer 1 of the present embodiment is provided with a plurality of division lines 3 and includes a plurality of semiconductor devices 2 partitioned by the division lines 3. Yes.
  • the tensile stress layer includes a plurality of layers, for example, a first tensile stress layer 4 a formed on the circuit formation layer 5, and a first tensile stress layer. And a second tensile stress layer 4b formed on 4a. Both the first tensile stress layer 4a and the second tensile stress layer 4b apply compressive stress to the semiconductor substrate 7 in contact therewith.
  • the first tensile stress layer 4a and the second tensile stress layer 4b are each composed of an organic film such as SiN or polyimide.
  • FIG. 5 is a sectional view showing a semiconductor wafer according to the third embodiment of the present invention. This figure is a cross-sectional view taken along the line aa shown in FIG.
  • the slit 6 formed on the planned dividing line 3 by the second tensile stress layer 4b in the semiconductor wafer according to the second embodiment shown in FIG. It is embedded with a compressive stress layer 12.
  • the compressive stress layer 12 applies a tensile stress to the semiconductor substrate 7 on the division line 3 that is in contact with the compressive stress layer 12, the tensile stress applied to the tensile stress field 8 can be further increased.
  • the compressive stress layer 12 is made of, for example, a polycrystallized Si layer. Similarly to the first tensile stress layer 4a and the second tensile stress layer 4b, the compressive stress layer 12 uses a layer used in each semiconductor device, so that a semiconductor wafer can be used without adding a new manufacturing process. The reliability of the division can be improved.
  • FIG 5 shows an example in which the compressive stress layer 12 is provided on the semiconductor wafer according to the second embodiment, but the same effect can be obtained by providing the compressive stress layer 12 on the semiconductor wafer according to the first embodiment. It can be demonstrated.
  • the tensile stress layer 4, the first tensile stress layer 4 a, the second tensile stress layer 4 b, and the compressive stress layer 12 are divided by plasma etching after dividing the semiconductor substrate 7. Alternatively, it may be removed using chemical etching or stripping solution. By removing the tensile stress layer 4, the first tensile stress layer 4a, the second tensile stress layer 4b, the compressive stress layer 12, and the like, problems such as warpage of the semiconductor substrate occur in the semiconductor device after division. Can be prevented.
  • the tensile stress layer 4 is formed on the circuit forming layer 5, but the semiconductor in the division line 3 is provided by giving the circuit forming layer 5 itself a function of applying compressive stress in the same manner as the tensile stress layer 4. It is also possible to apply a tensile stress to the substrate 7.
  • the tensile stress layer 4, the compressive stress layer 12, and the like are formed on the circuit forming layer 5 side of the semiconductor substrate 7, but the back surface of the semiconductor substrate 7 (the surface facing the surface on which the circuit forming layer 5 is provided). The same effect can be obtained even if formed on the top surface, and a tensile stress layer may be provided on both the top surface and the back surface of the semiconductor substrate 7.
  • the material of the semiconductor substrate 7 is not limited to Si, and may be a compound semiconductor such as SiGe or GaAs.
  • the semiconductor substrate 7 can be easily divided.
  • the semiconductor wafer of the present invention is used in all semiconductor devices that are divided into chips and used in electronic devices.

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Abstract

　半導体ウェハは、上面から下面に向かう複数の分割予定ライン３が設定され、分割予定ライン３により区画された複数のチップ領域２を有する半導体基板７を備えている。半導体基板７のうち、分割予定ライン３が設定された領域に引っ張り応力が印加されており、分割が容易になっている。

Description

半導体ウェハ及びその分割方法
　本明細書に記載の技術は、個々の半導体装置に分割するためのレーザ加工に適した半導体ウェハ構造に関するものである。
　－クロスリファレンス－
　本出願は、２００８年１０月３１日に出願された日本国出願番号２００８－２８１１０７に基づく優先権を主張し、この基礎出願全体の内容を参照として取り込む。
　従来、半導体ウェハのダイシング方法にはブレードダイシングの手法が最も一般的に用いられてきた。このブレードダイシングは、ダイヤモンドやＣＢＮ（Cubic Boron Nitride）の粒子をボンド材で保持させた環状のダイシングソーを高速回転させて、分割に必要な領域としてのダイシングレーン（ダイシングソーによる実際のダイジング幅）においてウェハを破砕加工するものである。
　ダイシングソーによるダイシングの技術においては、ダイヤモンド粒子の粒径や密度、ボンド材等のダイシングソー仕様や、回転速度、送り速度、切り込み深さなどの設備条件の改善と最適化により、加工品質の向上に取り組まれてきた。
　しかし、ダイシングソーによる加工品質の向上には限界がきており、特に以下のような課題に対して、ダイシングソーのような破砕加工では、これ以上の改善は望めなくなってきている。
（１）破砕加工のため、切断面にチッピングが発生することにより、ダイシング後の半導体装置の抗折強度が劣化する。
（２）チッピングの欠片がダストとなり、ダイシング後の工程歩留まりや、信頼性に悪影響を及ぼす。
（３）ダイシングソーの厚みは、その機械的強度を保つために、一般に２０μｍ以上の厚みが必要であり、かつ、チッピングが半導体素子の領域に入らないように、実際のダイシング幅よりも、さらにスクライブ領域を太く取る必要がある。
（４）破砕加工に伴う発熱を抑えるための冷却や、切削屑の排出のための洗浄など、加工中に水を使用するため、ＭＥＭＳ（Micro Electro Mechanical Systems）などの水を嫌うデバイスには使用できない。
　近年、以上の課題を解決する方法として、レーザ光による加工が注目されてきている。例えば、特許文献１には、多光子吸収により対象物に改質領域を形成する技術が記載されている。多光子吸収とは、光子のエネルギーが材料の吸収のバンドギャップよりも小さい場合、つまり光学的に透過となる場合でも、光の強度を非常に大きくすると材料に吸収が生じる現象である。この方法では、半導体ウェハの内部にレーザ光の集光点を合わせることで多光子吸収を引き起こし、半導体ウェハの内部に改質領域を形成した後、改質領域を起点として分割予定ラインに沿って亀裂を成長させて半導体ウェハを分割する。これにより、分割予定ラインから外れた不必要な割れ、即ちチッピングを発生させること無く半導体ウェハをダイシングすることを可能としている。従って、従来の方法は、チッピング起因の抗折強度の低下や、ダスト発生を抑制できるものである。また、ダイシングの幅も破砕加工とは異なり、平面方向に物理的な切削幅をもたないため、ダイシング領域を極めて狭くすることができる。さらに、切削屑の発生や加工による発熱がなく、水を必要としないため、水を嫌うデバイスの加工にも適している。
　また、半導体ウェハの厚みが厚い場合は、特許文献２に記載されるように、集光点の深さを変えることで半導体ウェハの異なる深さ位置に複数の改質領域を形成し、各々の改質領域から発生する亀裂をつないでいく事で、分割を可能としている。このとき、半導体ウェハが厚い程、改質領域の数は多く必要となるため、加工に時間を要するという課題がある。また、改質領域の数を抑えるために改質領域同士の間隔を長くした場合や、改質領域から半導体ウェハ表面までの距離が長い場合には確実な分割が行われず、未分割となる部分が生じたり、分割が行われた場合でも、亀裂の直進性が損なわれ、結果的に半導体表面における直進性が悪化する。
　少ない改質領域で亀裂を進展させ、半導体ウェハの分割を確実に行う手法が、例えば特許文献３に記載されている。特許文献３においては、改質領域を形成した後に、半導体ウェハを冷却し、熱応力によるストレスを与えて、改質領域の亀裂を進展させている。また、亀裂の直進性を改善する手法が、例えば特許文献４に記載されている。特許文献４に記載された方法においては、半導体ウェハの表面にケガキによる凹部を形成し、改質領域からの亀裂を凹部に導くことで、直進性のある分割を可能としている。
特開２００２－１９２３７０号公報 特開２００２－２０５１８０号公報 特開２００３－８８９８０号公報 特開２００５－２６８７５２号公報
　しかしながら、上述の特許文献に示されている方法では、以下のような課題がある。
　まず、特許文献３に示す方法においては、改質領域を形成した後、亀裂を成長させるために熱ストレスを印加する工程が増加するとともに、熱を制御する設備が必要となる。また、改質領域から半導体ウェハの表面までの距離が長い場合は、半導体ウェハの表面における直進性が悪化するという課題が残る。
　また、特許文献４に示す方法においては、亀裂の方向を制御することは可能だが、改質領域の数を抑えた場合には、特許文献３に示すように、分割するための特殊な工程及び設備が必要となる。
　本発明の目的は、半導体ウェハが厚い場合でも、改質領域の数の増加を抑え、かつ、直進性に優れた分割を可能とする半導体ウェハを提供することにある。
　以上の課題を解決するため、本発明の一例に係る半導体ウェハは、複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備え、前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加される。
　この構成によれば、半導体基板の上面または下面付近の分割予定ラインが設定された部分に引っ張り応力が印加されるので、レーザ光を用いたダイシングの際に亀裂の直進性を確保し、チッピングの発生を抑えることができる。このため、半導体基板が厚い場合であっても不具合無く分割できる。
　特に、半導体基板の上面または裏面上に設けられ、分割予定ラインの両側に隙間を空けて形成され、接触する半導体基板に圧縮応力を加える第１の応力印加層が設けられていれば、半導体基板のうち分割予定ラインが設定された部分に効果的に引っ張り応力を印加できるので、好ましい。また、第１の応力印加層は一般的な半導体装置の製造工程中に設けることができるので、製造工程数を増やす必要がなく、特別な装置も必要としない。
　本発明の一例に係る半導体ウェハの分割方法は、複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備え、前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加された半導体ウェハを準備する工程（ａ）と、前記分割予定ラインに沿って半導体基板内部にレーザ光を照射し、深さ方向に複数の改質領域を形成する工程（ｂ）と、前記改質領域から生じる亀裂に沿って前記半導体基板を個々の前記チップ領域に分割する工程（ｃ）とを備えている。
　この方法によれば、ダイシングソーを用いる方法に比べてチッピングの発生が抑えられ、スクライブラインの幅を小さくすることができる。また、レーザ光によって形成される改質領域同士の間隔が大きくなっても亀裂の直進性を確保でき、不具合無く確実に半導体ウェハを分割することが可能となる。
　本発明の一例に係る半導体ウェハによれば、分割予定ラインに引っ張り応力がかかっているため、半導体ウェハ内部に形成された改質領域を形成した際に発生する亀裂が成長しやすく、半導体ウェハが厚い場合でも容易に分割できる他、改質領域の形成数を減らしても、確実な分割が可能である。
図１は、半導体ウェハの分割予定ラインを示す平面図、及び分割予定ラインの拡大図である。 図２は、本発明の第１の実施形態に係る半導体ウェハを示す断面図、及び半導体装置の特徴部分の拡大断面図である。 図３は、第１の実施形態に係る半導体ウェハをレーザ光を用いてダイシングする工程を示す断面図である。 図４は、本発明の第２の実施形態に係る半導体ウェハを示す断面図である。 図５は、本発明の第３の実施形態に係る半導体ウェハを示す断面図である。
　本発明の半導体ウェハの各実施形態について、以下、図面を参照しながら説明する。
　　（第１の実施形態）
　図１は、半導体ウェハの分割予定ラインを示す平面図、及び分割予定ラインの拡大図であり、図２は、本発明の第１の実施形態に係る半導体ウェハを示す断面図、及び半導体装置の特徴部分の拡大断面図である。
　図１及び図２に示すように、本実施形態の半導体ウェハ１は、その上面から下面に向かって複数の分割予定ライン３が設定されており、この分割予定ライン３によって区画される複数のチップ領域（半導体装置２）を備えている。また、半導体ウェハ１は、半導体基板７と、個々の半導体装置２ごとに設けられ、トランジスタ等が形成され、半導体基板７の上面上に設けられた回路形成層５と、回路形成層５及び半導体基板７上に形成され、分割予定ライン３上に溝状の開口部（スリット６）が設けられた引っ張り応力層（第１の応力印加層）４とを備えている。半導体ウェハ１は、分割予定ライン３に沿って個々の半導体装置２に分割される。
　引っ張り応力層４は、半導体基板７のうち引っ張り応力層４に接する部分に反作用による圧縮応力を与える。これにより、スリット６下、すなわち分割予定ライン３周辺の半導体基板７には引っ張り応力場８が形成される。ここで、半導体基板７がＳｉで形成される場合、引っ張り応力層４は、例えば、一般的な半導体製造工程などで形成可能な、ＳｉＮや、ポリイミドなどの有機材料で構成される。引っ張り応力層４はレーザ光に対して透明であることが好ましいが、後述するように必ずしもレーザ光に対して透明でなくてもよい。ここで、ダイシングに用いられるレーザ光の波長範囲は、例えばＳｉに対して透過となる近赤外波長（０．７～２．５μｍ）であることが好ましく、１．０μｍ近傍が特に好ましい。
　図３は、本実施形態の半導体ウェハをレーザ光を用いてダイシングする工程を示す断面図である。引っ張り応力層４を、レーザ光９に対し透明にした場合には、図３に示すように、回路形成層５側からレーザ光９を入射して、半導体基板７内部にレーザ光９の焦点を合わせて改質領域１０を形成する。そして、改質領域１０を起点に亀裂１１を進展させて半導体ウェハ１を個々の半導体装置２に分割させる。この時、スリット６の幅は、狭ければ狭いほど、引っ張り応力場８を局所的に形成することが出来るので、半導体基板７の上面へと亀裂１１の成長をより促すことが出来る上、亀裂１１の成長方向を規制することも可能である。本願発明者らによる実験によれば、分割予定ライン３に引っ張り応力場８が特に形成されていない場合、半導体基板７の表面に亀裂を進展させるためには、半導体基板７の表面（上面）から最も近い改質領域１０が形成される位置までの深さ（Ｚとする）は、３０～１００μｍ程度に設定する必要があるが、引っ張り応力場８を分割予定ライン３に形成することで、Ｚを４０～１５０μｍ程度にできる。また、引っ張り応力層４のスリット６の幅は、厚みや光学物性次第でレーザ光９の集光に影響を及ぼす可能性があるため、より狭い方が望ましい。本願発明者らの実験によれば、スリット６の幅をＤとすると、およそＺ＝５Ｄとなる深さ（Ｚ）で改質領域１０の形成に影響が出ることが確認できている。すなわち、スリット幅Ｄを３０μｍ以下とすることで、亀裂を進展させるための適正な位置である、Ｚ（深さ４０～１５０μｍ）の位置にスリット６の影響なく改質領域１０を形成することが可能である。
　また、図３において、レーザ光９は回路形成層５が形成されている面側から入射しているが、引っ張り応力層４がレーザ光９に対して透明でない場合は、レーザ光９を半導体基板７の裏面（回路形成層５が設けられた面に対向する面）から入射すればよい。
　以上のように、本実施形態の半導体ウェハ１を用いてレーザ光によるダイシングを行えば、深さ方向における改質領域１０の数を最小限に抑えても亀裂１１の直進性が損なわれず、確実に半導体ウェハ１を分割することができる。このため、半導体ウェハ１が厚い場合であっても比較的短い加工時間で確実に歩留まり良く半導体ウェハ１を分割することができる。また、レーザ光を用いることで水を嫌う半導体装置の作製にも用いることができ、チッピングの発生を抑え、ダイシングソーを用いる方法に比べて分割予定ライン（スクライブライン）３の幅を小さくすることができる。
　さらに、本実施形態の半導体ウェハ１で用いられる引っ張り応力層４は半導体装置２において応力の印加やエッチングストップなど種々の目的で用いられる層を利用したものであるので、製造工程や製造設備を新たに追加することなく半導体ウェハ１の分割の信頼性を向上させることができる。
　　（第２の実施形態）
　図４は、本発明の第２の実施形態に係る半導体ウェハを示す断面図である。同図は、図１に示すａ－ａ線における断面図である。
　本実施形態の半導体ウェハ１は、第１の実施形態の半導体ウェハと同様に、複数の分割予定ライン３が設定されており、この分割予定ライン３によって区画される複数の半導体装置２を備えている。
　本実施形態の半導体ウェハ１では、図４に示すように、引っ張り応力層が、複数の層、例えば回路形成層５上に形成された第１の引っ張り応力層４ａと、第１の引っ張り応力層４ａ上に形成された第２の引っ張り応力層４ｂとで構成されている。第１の引っ張り応力層４ａと第２の引っ張り応力層４ｂとは共にこれと接する半導体基板７に圧縮応力を与える。第１の引っ張り応力層４ａと第２の引っ張り応力層４ｂとは、それぞれＳｉＮやポリイミドなどの有機膜などで構成される。引っ張り応力層を複数の層で形成することで、スリット６下の引っ張り応力場８に加わる引っ張り応力をさらに強めることが可能となる。
　　（第３の実施形態）
　図５は、本発明の第３の実施形態に係る半導体ウェハを示す断面図である。同図は、図１に示すａ－ａ線における断面図である。
　図５に示すように、本実施形態の半導体ウェハでは、図４に示す第２の実施形態に係る半導体ウェハにおいて、第２の引っ張り応力層４ｂによって分割予定ライン３上に形成されたスリット６が圧縮応力層１２で埋め込まれている。
　圧縮応力層１２は、これと接触する分割予定ライン３上の半導体基板７に引っ張り応力を印加するので、引っ張り応力場８に加わる引っ張り応力をさらに強めることが可能となる。
　圧縮応力層１２は、半導体基板７がＳｉで構成されている場合には例えば多結晶化されたＳｉ層等で構成される。圧縮応力層１２も第１の引っ張り応力層４ａ、第２の引っ張り応力層４ｂと同様に、各半導体装置に用いられる層を利用するものであるので、製造工程を新たに追加することなく半導体ウェハの分割の信頼性を向上させることができる。
　図５では、第２の実施形態に係る半導体ウェハに圧縮応力層１２を設けた例を示しているが、第１の実施形態に係る半導体ウェハに圧縮応力層１２を設けても同様の効果を発揮することができる。
　なお、上述した各実施形態の半導体ウェハにおいて、引っ張り応力層４、第１の引っ張り応力層４ａ、第２の引っ張り応力層４ｂ、及び圧縮応力層１２は、半導体基板７を分割した後、プラズマエッチングや、ケミカルエッチング、もしくは剥離液などを用いて取り除いても構わない。引っ張り応力層４、第１の引っ張り応力層４ａ、第２の引っ張り応力層４ｂ、及び圧縮応力層１２などを除去することで、分割後の半導体装置において半導体基板の反り等の不具合が起こるのを防ぐことができる。
　また、引っ張り応力層４は、回路形成層５上に形成しているが、回路形成層５自体に、引っ張り応力層４と同様に圧縮応力を加える機能を持たせることにより分割予定ライン３における半導体基板７に引っ張り応力を印加することも可能である。
　さらに、引っ張り応力層４、及び圧縮応力層１２等は、半導体基板７の回路形成層５側に形成されているが、半導体基板７の裏面（回路形成層５が設けられた面に対向する面）上に形成しても同様の効果を得ることができるし、半導体基板７の上面と裏面の両方に引っ張り応力層を設けてもよい。
　また、半導体基板７の材料はＳｉに限定されず、ＳｉＧｅや、ＧａＡｓなどの化合物半導体であってもよい。
　なお、引っ張り応力層を設けずに分割予定ライン３上に圧縮応力膜１２を設けた場合でも半導体基板７の分割を容易にすることができる。
　本発明の半導体ウェハは、チップ状に分割されて用いられるあらゆる半導体装置、及びこれを用いる電子機器に利用される。
１　　　　　　　半導体ウェハ
２　　　　　　　半導体装置
３　　　　　　　分割予定ライン
４　　　　　　　引っ張り応力層
４ａ　　　　　　第１の引っ張り応力層
４ｂ　　　　　　第２の引っ張り応力層
５　　　　　　　回路形成層
６　　　　　　　スリット
７　　　　　　　半導体基板
８　　　　　　　引っ張り応力場
９　　　　　　　レーザ光
１０　　　　　　改質領域
１１　　　　　　亀裂
１２　　　　　　圧縮応力層

Claims (13)

  1. 　複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備えた半導体ウェハであって、
    　前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加された半導体ウェハ。
  2. 　前記半導体基板の上面または裏面上に設けられ、前記分割予定ラインの両側に隙間を空けて形成され、接触する前記半導体基板に圧縮応力を加える第１の応力印加層を備えていることを特徴とする請求項１に記載の半導体ウェハ。
  3. 　前記第１の応力印加層は前記半導体基板の上面上に設けられていることを特徴とする請求項２に記載の半導体ウェハ。
  4. 　前記第１の応力印加層は複数の層で構成されていることを特徴とする請求項２に記載の半導体ウェハ。
  5. 　前記第１の応力印加層は、レーザ光に対して透明であることを特徴とする請求項２に記載の半導体ウェハ。
  6. 　互いに隣接する前記第１の応力印加層間の隙間の幅は３０μｍ以下であることを特徴とする請求項２に記載の半導体ウェハ。
  7. 　前記第１の応力印加層の少なくとも一部はＳｉＮで構成されていることを特徴とする請求項２に記載の半導体ウェハ。
  8. 　前記チップ領域ごとに前記半導体基板上に設けられた回路形成層をさらに備え、
    　前記第１の応力印加層は前記回路形成層上から前記半導体基板上に亘って設けられていることを特徴とする請求項３に記載の半導体ウェハ。
  9. 　前記半導体基板上に設けられ、前記分割予定ライン上に開口部が形成され、接触する前記半導体基板に圧縮応力を加える回路形成層をさらに備えていることを特徴とする請求項１に記載の半導体ウェハ。
  10. 　前記第１の応力印加層は前記半導体基板の上面上に設けられ、
    　前記分割予定ラインが設定された前記半導体基板の上面上に設けられ、互いに隣接する前記第１の応力印加層間の隙間に埋め込まれ、接触する前記半導体基板に引っ張り応力を加える第２の応力印加層をさらに備えていることを特徴とする請求項２に記載の半導体ウェハ。
  11. 　複数の分割予定ラインが設定され、前記分割予定ラインにより区画された複数のチップ領域を有する半導体基板を備え、前記半導体基板のうち前記分割予定ラインが設定された領域に引っ張り応力が印加された半導体ウェハを準備する工程（ａ）と、
    　前記分割予定ラインに沿って半導体基板内部にレーザ光を照射し、深さ方向に複数の改質領域を形成する工程（ｂ）と、
    　前記改質領域から生じる亀裂に沿って前記半導体基板を個々の前記チップ領域に分割する工程（ｃ）とを備えている半導体ウェハの分割方法。
  12. 　前記半導体ウェハは、前記半導体基板の上面または裏面上に、前記分割予定ラインの両側に隙間を空けて形成され、接触する前記半導体基板に圧縮応力を加える第１の応力印加層を備えていることを特徴とする請求項１１に記載の半導体ウェハの分割方法。
  13. 　前記工程（ｃ）の後に、前記第１の応力印加層を除去する工程（ｄ）をさらに備えていることを特徴とする請求項１２に記載の半導体ウェハの分割方法。
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