JP2007165371A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法を有する半導体装置の製造方法を提供する。
【解決手段】 半導体素子が形成されたウェーハ１の裏面に半導体素子形成領域の境界に沿ってＶ溝４を形成し、Ｖ溝４が形成されたウェーハ裏面に裏面電極膜６を形成し、裏面電極膜６にダイシングテープ７を貼り付ける。ウェーハ１の裏面に対向する主面に半導体素子形成領域の境界に沿ってＶ溝４ａを形成し、ウェーハ裏面及び主面に形成されたＶ溝４、４ａ間であって半導体素子形成領域の境界にレーザを照射してＶ溝間に改質層３を形成し、ウェーハ１を引き伸ばして改質層３から分離させてウェーハを個片化する。
【選択図】 図３
【解決手段】 半導体素子が形成されたウェーハ１の裏面に半導体素子形成領域の境界に沿ってＶ溝４を形成し、Ｖ溝４が形成されたウェーハ裏面に裏面電極膜６を形成し、裏面電極膜６にダイシングテープ７を貼り付ける。ウェーハ１の裏面に対向する主面に半導体素子形成領域の境界に沿ってＶ溝４ａを形成し、ウェーハ裏面及び主面に形成されたＶ溝４、４ａ間であって半導体素子形成領域の境界にレーザを照射してＶ溝間に改質層３を形成し、ウェーハ１を引き伸ばして改質層３から分離させてウェーハを個片化する。
【選択図】 図３
Description
本発明は、半導体装置のチップクラックやチップ欠け等のないチップ個片化技術に係る半導体装置の製造方法に関するものである。
従来の半導体装置は、次のような製造工程により形成される。まず、半導体ウェーハの表面領域に半導体素子を形成するウェーハ処理を行ってから半導体素子間にダイシングラインを形成し、このダイシングラインに沿って半導体ウェーハをダイシングして、半導体素子が形成された複数の半導体チップに個片化される。
従来技術のウェーハ裏面を加工する工程において、次のような問題があり半導体装置の信頼性の面と製造加工を安定加工する面で膨大なロスを抱えており、円滑な生産活動に支障を与えている。即ち、半導体ウェーハから半導体チップを個片化するダイシング時にチップクラックが発生し易くこれによる歩留まり低下が大きくなる。また、ダイシング時にチップコーナーにチップ欠けが発生しこれによる信頼性が低下する。また、半導体チップを個片化するダイシング時に裏面電極膜バリなどが発生しこれによりダイボンディング時の接合性が悪化する。さらに、ダイボンディング時などの組立時のダメージによって生ずるチップコーナー部のチップクラックやチップ欠けなどが発生するという問題が生じている。
従来技術として、特許文献１にウェーハ裏面から一回目のダイシングを行い、その後裏面電極を形成し、裏面から２回目のダイシングを行う技術が開示されている。
特開２００２−１３４４４１号公報
従来技術として、特許文献１にウェーハ裏面から一回目のダイシングを行い、その後裏面電極を形成し、裏面から２回目のダイシングを行う技術が開示されている。
本発明は、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法を有する半導体装置の製造方法を提供する。
本発明の半導体装置の製造方法の一態様は、半導体素子が形成された半導体ウェーハ裏面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、前記Ｖ溝が形成された前記半導体ウェーハ裏面に裏面電極膜を形成する工程と、前記裏面電極膜にダイシングテープを貼り付ける工程と、前記半導体ウェーハの半導体素子形成領域の境界に沿ってダイシングして前記半導体ウェーハを個片化する工程とを備えたことを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体素子が形成された半導体ウェーハ裏面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、前記Ｖ溝が形成された前記半導体ウェーハ裏面に裏面電極膜を形成する工程と、前記裏面電極膜にダイシングテープを貼り付ける工程と、前記半導体ウェーハの前記裏面に対向する主面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、 前記半導体ウェーハの前記裏面及び主面に形成された前記Ｖ溝間であって、半導体素子形成領域の境界にレーザを照射して前記Ｖ溝間に改質層を形成する工程と、前記半導体ウェーハを引き伸ばして前記改質層から分離させて前記半導体ウェーハを個片化する工程を備えたことを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体素子が形成された半導体ウェーハ裏面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、前記Ｖ溝が形成された前記半導体ウェーハ裏面に裏面電極膜を形成する工程と、前記裏面電極膜にダイシングテープを貼り付ける工程と、前記半導体ウェーハの前記裏面に対向する主面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、 前記半導体ウェーハの前記裏面及び主面に形成された前記Ｖ溝間であって、半導体素子形成領域の境界にレーザを照射して前記Ｖ溝間に改質層を形成する工程と、前記半導体ウェーハを引き伸ばして前記改質層から分離させて前記半導体ウェーハを個片化する工程を備えたことを特徴としている。
チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法を有する半導体装置の製造方法が得られる。
以下、実施例を参照して発明の実施の形態を説明する。
図１乃至図３を参照して実施例１を説明する。
図１乃至図３は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。以下の実施例で用いられるシリコンなどのウェーハの厚さは、８０μｍ〜１００μｍ程度の厚さの前後のものを用いている。通常８０μｍ以上の厚さのウェーハは、ブレードダイシングで個片化され、１００μｍ以下の厚さのウェーハは、レーザダイシングにより個片化される（重なる領域は、ブレードダイシング及びレーザダイシングのいずれかが選択される）。Ｖ溝形成は、ウェーハ厚さの高々１／５程度のまで行われ、１μｍから１０００μｍまでの深さが可能である。好ましくは、１０μｍ〜１００μｍの深さが適当である。浅いとＶ溝形成の効果が少なく、１００μｍより深いと素子特性が劣化するようになる。従来のウェーハ個片化工程ではハーフカットを用いることがあるが、これは通常ウェーハ厚の半分位を厚幅でブレードによるハーフカットを行い、更に同じ面から細幅でフルカットする方法である。
図１乃至図３は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。以下の実施例で用いられるシリコンなどのウェーハの厚さは、８０μｍ〜１００μｍ程度の厚さの前後のものを用いている。通常８０μｍ以上の厚さのウェーハは、ブレードダイシングで個片化され、１００μｍ以下の厚さのウェーハは、レーザダイシングにより個片化される（重なる領域は、ブレードダイシング及びレーザダイシングのいずれかが選択される）。Ｖ溝形成は、ウェーハ厚さの高々１／５程度のまで行われ、１μｍから１０００μｍまでの深さが可能である。好ましくは、１０μｍ〜１００μｍの深さが適当である。浅いとＶ溝形成の効果が少なく、１００μｍより深いと素子特性が劣化するようになる。従来のウェーハ個片化工程ではハーフカットを用いることがあるが、これは通常ウェーハ厚の半分位を厚幅でブレードによるハーフカットを行い、更に同じ面から細幅でフルカットする方法である。
まず、ウェーハ１裏面に面粗さＲａが０〜０．０２μｍになるように研削加工を施す（図１（ａ））。次に、操作をし易くするためにウェーハ１の主面に耐熱性のあるウェーハ補強治具２を取り付ける。ウェーハ補強治具２としては補強リング、補強テープ、補強円板などのウェーハ１を保護する任意の形状の治具が用いられる（図１（ｂ））。主面に補強治具２が取り付けられたウェーハ１は、裏面から半導体素子間の境界に添ってレーザ照射される。レーザ照射は、例えば、浜松ホトニクス・東京精密社製のレーザ装置を用い、照射された半導体素子間に裏面から主面にかけて改質層３が形成される。改質層３は、レーザエネルギーによってシリコン単結晶のＳｉとＳｉとの原子間結合が一部切られた状態になっており、その部分から分離し易くなっている（図１（ｃ））。
次に、ウェーハ１裏面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝４を形成する。Ｖ溝４は、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝４の断面形状は６０〜１２０度が適当である（図２（ａ））。その後、ウェーハ１裏面に面粗さＲａが０〜０．３５μｍになるよう薬液エッチングやドライエッチングなどのエッチングを施して裏面に粗面５を形成する（図２（ｂ））。次に、フレームと半導体装置の接合剤となる裏面電極膜６を粗面５上に形成する（図２（ｃ））。
次に、ウェーハ１の裏面電極膜６をダイシングテープ７へ貼り付ける。このように、ウェーハ１をダイシングテープ７に固定してから、ウェーハ主面に取り付けられたウェーハ補強治具２を取り外す（図３（ａ））。次に、ウェーハ補強治具２が取り外されたウェーハ１主面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝４ａを形成する。Ｖ溝４ａは、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝４ａの断面形状は６０〜１２０度が適当である。Ｖ溝４ａは、裏面に形成されたＶ溝４と同じ形状でも良いし、形状が異なっていても良い（図３（ｂ））。その後、ウェーハ１が固定されているダイシングテープ７を外方に引っ張ると、ウェーハ１は、改質層３から分離して半導体素子が形成されたチップ１０毎に個片化される。個片化されたチップ１０は、次工程の組立工程によりパッケージングされて半導体装置として製品化される。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングテープの引き伸ばしによるチップ個片化の際に、裏面電極膜の破断部をＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。また、このようなチップ個片化の際、裏面電極膜のバリをＶ溝内に抑えることが出来るため、ダイボンディングの際、接合異常発生を抑えて歩留りが向上する。
この実施例では、ウェーハ１を複数のチップ１０に個片化することにより、チップ１０の断面形状が八角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
この実施例では、ウェーハ１を複数のチップ１０に個片化することにより、チップ１０の断面形状が八角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
次に、図４乃至図６を参照して実施例２を説明する。
図４乃至図６は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。ウェーハ２１裏面に面粗さＲａが０〜０．３５μｍになるよう薬液エッチングやドライエッチングなどのエッチングを施して裏面に粗面２５を形成する（図４（ａ））。次に、操作をし易くするためにウェーハ２１の主面に耐熱性のあるウェーハ補強治具２２を取り付ける。ウェーハ補強治具２２としては補強リング、補強テープ、補強円板などのウェーハ２１を保護する任意の形状の治具が用いられる（図４（ｂ））。次に、ウェーハ２１裏面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝２４を形成する。Ｖ溝２４は、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝２４の断面形状は６０〜１２０度が適当である（図４（ｃ））。次に、フレームと半導体装置の接合剤となる裏面電極膜２６を裏面上に形成する（図４（ｄ））。
図４乃至図６は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。ウェーハ２１裏面に面粗さＲａが０〜０．３５μｍになるよう薬液エッチングやドライエッチングなどのエッチングを施して裏面に粗面２５を形成する（図４（ａ））。次に、操作をし易くするためにウェーハ２１の主面に耐熱性のあるウェーハ補強治具２２を取り付ける。ウェーハ補強治具２２としては補強リング、補強テープ、補強円板などのウェーハ２１を保護する任意の形状の治具が用いられる（図４（ｂ））。次に、ウェーハ２１裏面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝２４を形成する。Ｖ溝２４は、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝２４の断面形状は６０〜１２０度が適当である（図４（ｃ））。次に、フレームと半導体装置の接合剤となる裏面電極膜２６を裏面上に形成する（図４（ｄ））。
次に、ウェーハ２１の裏面電極膜２６をダイシングテープ２７へ貼り付ける。このように、ウェーハ２１をダイシングテープ２７に固定する（図５（ａ））。その後、ウェーハ２１主面に取り付けられたウェーハ補強治具２２をウェーハ２１から取り外す（図５（ｂ））。そして、ダイシングラインに沿ってウェーハ２１をダイシング２８して、半導体素子が形成された複数のチップ２０に個片化する（図５（ｃ））。チップ２０は、断面形状が六角形である。個片化されたチップ２０は、次工程の組立工程によりパッケージングされて半導体装置として製品化される。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングなどによりウェーハのチップ個片化を行う際において、裏面電極膜のバリをＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングなどによりウェーハのチップ個片化を行う際において、裏面電極膜のバリをＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。
この実施例では、ウェーハ２１を複数のチップ２０に個片化することにより、チップ２０の断面形状が六角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
図７及び図８を参照して実施例３を説明する。
図７及び至図８は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。シリコンなどのウェーハに対して処理を行って半導体素子などを形成し、裏面研削を行ってウェーハ３１を所定の厚さにする（図７（ａ））。裏面研削後のウェーハ３１は、裏面を面粗さＲａ：０〜０．０２μｍになるように研削加工を施し、その後、ウェーハ３１は、その裏面よりレーザ照射装置（浜松ホトニクス・東京精密製）によるレーザダイシングでウェーハ３１のチップ形成領域の境界に改質層３３を形成する（図７（ｂ））。次に、ウェーハ３１裏面へのブレードダイシングにより断面Ｖ字状の溝３４を改質層３３上に沿って形成する（図７（ｃ））。その後、ウェーハ１裏面を粗面化する。即ち、面粗さＲａ：０〜０．３５μｍになるように薬液エッチング、ドライエッチングを行って、裏面に研削エッチングによる凹凸面３５を形成する（図７（ｄ））。
図７及び至図８は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。シリコンなどのウェーハに対して処理を行って半導体素子などを形成し、裏面研削を行ってウェーハ３１を所定の厚さにする（図７（ａ））。裏面研削後のウェーハ３１は、裏面を面粗さＲａ：０〜０．０２μｍになるように研削加工を施し、その後、ウェーハ３１は、その裏面よりレーザ照射装置（浜松ホトニクス・東京精密製）によるレーザダイシングでウェーハ３１のチップ形成領域の境界に改質層３３を形成する（図７（ｂ））。次に、ウェーハ３１裏面へのブレードダイシングにより断面Ｖ字状の溝３４を改質層３３上に沿って形成する（図７（ｃ））。その後、ウェーハ１裏面を粗面化する。即ち、面粗さＲａ：０〜０．３５μｍになるように薬液エッチング、ドライエッチングを行って、裏面に研削エッチングによる凹凸面３５を形成する（図７（ｄ））。
その後、半導体装置をフレームに取り付ける際の接合剤となる電極膜３６をウェーハ３１裏面に形成する（図８（ａ））。次に、電極膜３６を形成したウェーハ３１裏面をダイシングテープ３７へ貼り付ける（図８（ｂ））。そして、ウェーハ３１表面（主面）にブレードダイシングなどにより断面Ｖ字状の溝３４ａを形成する（図８（ｃ））。その後、ウェーハ３１を引き伸ばすことによって、断面Ｖ字状の溝３４、３４ａ及び改質層３３の部分で分離されチップ個片化する。チップ３０は、１４面体であり、断面は、図に示すように、八角形である。その後、各チップは、パッケージングされ、検査されて製品として出荷される。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングテープの引き伸ばしによるチップ個片化の際に、裏面電極膜の破断部をＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。また、このようなチップ個片化の際、裏面電極膜のバリをＶ溝内に抑えることが出来るため、ダイボンディングの際、接合異常発生を抑えて歩留りが向上する。
この実施例では、ウェーハ３１を複数のチップ３０に個片化することにより、チップ３０の断面形状が八角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
この実施例では、ウェーハ３１を複数のチップ３０に個片化することにより、チップ３０の断面形状が八角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
次に、図９及び図１０を参照して実施例４を説明する。
図９及び図１０は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。まず、ウェーハ４１裏面に面粗さＲａが０〜０．３５μｍになるよう薬液エッチングやドライエッチングなどのエッチングを施して裏面に粗面４５を形成する（図９（ａ））。次に、ウェーハ４１裏面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝４４を形成する。Ｖ溝４４は、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝４４の断面形状は６０〜１２０度が適当である（図９（ｂ））。次に、フレームと半導体装置の接合剤となる裏面電極膜４６を裏面上に形成する（図９（ｃ））。
図９及び図１０は、半導体装置の製造工程断面図である。インゴットに成長したシリコンなどの半導体単結晶をスライスしてウェーハを形成する。そして、ウェーハを処理して、ウェーハ主面の表面領域に複数の半導体素子を形成し、その後、裏面を研削してウェーハ厚を薄くする。この実施例は、裏面研削後に半導体素子毎にウェーハをダイシングして、半導体素子が形成されたチップに個片化する工程を説明するものである。まず、ウェーハ４１裏面に面粗さＲａが０〜０．３５μｍになるよう薬液エッチングやドライエッチングなどのエッチングを施して裏面に粗面４５を形成する（図９（ａ））。次に、ウェーハ４１裏面へ半導体素子間に沿ってブレードを入れ、その部分にＶ溝４４を形成する。Ｖ溝４４は、切り込みを入れる深さではなく、個片化後のチップ角部の面取りを行う程度の深さである。この時のＶ溝４４の断面形状は６０〜１２０度が適当である（図９（ｂ））。次に、フレームと半導体装置の接合剤となる裏面電極膜４６を裏面上に形成する（図９（ｃ））。
次に、ウェーハ４１の裏面電極膜４６をダイシングテープ４７へ貼り付ける。このように、ウェーハ４１をダイシングテープ４７に固定する（図１０（ａ））。その後、ダイシングラインに沿ってウェーハ４１をダイシング４８して、半導体素子が形成された複数のチップ４０に個片化する（図１０（ｂ））。チップ４０は、断面形状が六角形である。個片化されたチップ４０は、次工程の組立工程によりパッケージングされて半導体装置として製品化される。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングなどによりウェーハのチップ個片化を行う際において、裏面電極膜のバリをＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。
この実施例は、以上の構成により、チップ欠けやチップクラックなどの発生及び裏面電極バリなどの発生を抑えたウェーハ個片化方法が得られる。また、裏面電極膜形成前に裏面にＶ溝を形成を行うことにより、ダイシングなどによりウェーハのチップ個片化を行う際において、裏面電極膜のバリをＶ溝内に抑えることが出来る。そのため、ダイボンディングの際、接合異常発生を抑えることが可能になったので歩留りが向上する。
この実施例では、ウェーハ４１を複数のチップ４０に個片化することにより、チップ４０の断面形状が六角形になる。このような形状によりダイボンディングなどの組立時のダメージなどによるチップコーナー部のチップクラックなどを抑えることができるので製造歩留りが向上すると共に信頼性が向上する。
１、２１、３１、４１・・・ウェーハ
２、２２・・・ウェーハ補強治具
３、３３・・・改質層
４、３４・・・Ｖ溝
５、２５、３５、４５・・・研削エッチング凹凸面
６、２６、３６、４６・・・裏面電極膜
７、２７、３７、４７・・・ダイシングテープ
２８、４８・・・ダイシング
２、２２・・・ウェーハ補強治具
３、３３・・・改質層
４、３４・・・Ｖ溝
５、２５、３５、４５・・・研削エッチング凹凸面
６、２６、３６、４６・・・裏面電極膜
７、２７、３７、４７・・・ダイシングテープ
２８、４８・・・ダイシング
Claims (5)
- 半導体素子が形成された半導体ウェーハ裏面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、
前記Ｖ溝が形成された前記半導体ウェーハ裏面に裏面電極膜を形成する工程と、
前記裏面電極膜にダイシングテープを貼り付ける工程と、
前記半導体ウェーハの半導体素子形成領域の境界に沿ってダイシングして前記半導体ウェーハを個片化する工程とを備えたことを特徴とする半導体装置の製造方法。 - 半導体素子が形成された半導体ウェーハ裏面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、
前記Ｖ溝が形成された前記半導体ウェーハ裏面に裏面電極膜を形成する工程と、
前記裏面電極膜にダイシングテープを貼り付ける工程と、
前記半導体ウェーハの前記裏面に対向する主面に半導体素子形成領域の境界に沿ってＶ溝を形成する工程と、
前記半導体ウェーハの前記裏面及び主面に形成された前記Ｖ溝間であって、半導体素子形成領域の境界にレーザを照射して前記Ｖ溝間に改質層を形成する工程と、
前記半導体ウェーハを引き伸ばして前記改質層から分離させて前記半導体ウェーハを個片化する工程を備えたことを特徴とする半導体装置の製造方法。 - 前記半導体ウェーハ裏面にＶ溝を形成する工程の前に前記半導体ウェーハ主面にウェーハ補強治具を取り付ける工程を更に有することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記半導体ウェーハは、前記裏面にＶ溝を形成する工程の前に裏面研削を行うことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
- 前記半導体ウェーハ裏面は、前記裏面電極膜を形成する前に粗面化されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
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