JP2004342896A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004342896A JP2004342896A JP2003138889A JP2003138889A JP2004342896A JP 2004342896 A JP2004342896 A JP 2004342896A JP 2003138889 A JP2003138889 A JP 2003138889A JP 2003138889 A JP2003138889 A JP 2003138889A JP 2004342896 A JP2004342896 A JP 2004342896A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- semiconductor wafer
- substrate
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 181
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 38
- 238000005498 polishing Methods 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 15
- 238000012993 chemical processing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 239000002313 adhesive film Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000007781 pre-processing Methods 0.000 claims 1
- 238000005452 bending Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 24
- 238000005530 etching Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012467 final product Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 230000009193 crawling Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
Abstract
【課題】抗折強度に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体チップ１は、半導体素子が形成された主表面１ＭＳと裏面１ＲＳと４つの側面１ＳＡ〜１ＳＤとを有する基板と、側面１ＳＡ〜１ＳＤの少なくとも一つの底部に形成された切欠きＳと、この切欠きＳの側面Ｓｓと基板の裏面１ＲＳとが交差するエッジ部分に設けられた曲面Ｒと、を備える。
【選択図】 図１
【解決手段】半導体チップ１は、半導体素子が形成された主表面１ＭＳと裏面１ＲＳと４つの側面１ＳＡ〜１ＳＤとを有する基板と、側面１ＳＡ〜１ＳＤの少なくとも一つの底部に形成された切欠きＳと、この切欠きＳの側面Ｓｓと基板の裏面１ＲＳとが交差するエッジ部分に設けられた曲面Ｒと、を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、例えば抗折強度に優れた半導体チップの形状およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程には、素子形成後に半導体ウェーハを個片化するためブレード等を用いて半導体ウェーハを切断するダイシング加工の工程が含まれる。
【０００３】
従来の技術によるダイシング加工工程の一例について第１の従来例として図３０〜図３７を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその説明を適宜省略する。
【０００４】
まず、図３０に示すように、半導体ウェーハＷの素子形成面（以下、主表面という）１００ＭＳに保護テープＰＴを貼り付けた後、図３１に示すように、砥石２１０等を用いた機械研削またはエッチングにより半導体ウェーハＷの裏面を研磨して所定の厚さに仕上げる。なお、本願明細書において「エッチング」は、化学的な加工のみならず、化学的機械的加工による研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）をも表わす用語として用いられる。
【０００５】
次に、半導体ウェーハＷの裏面側にダイシングテープＤＴを貼り付けてウェーハリングＷＲに装着した後、図３２に示すように、被加工品を表裏反転（転写）させて主表面１００ＭＳの保護テープＰＴを剥離する。続いて、図３３に示すように、半導体ウェーハＷの主表面１００ＭＳからブレードＢＤ等を用いて半導体チップのサイズに応じて主表面１００ＭＳに設けられたダイシングラインに沿って切削することにより、図３４に示すように、半導体ウェーハＷを個片化する。半導体ウェーハＷの裏面側に貼着されたダイシングテープＤＴにより、個片化後に半導体チップが飛散することが防止される。
【０００６】
上述したダイシング加工方法では、個片化のための切断により半導体チップの裏面と側面とが交差するエッジ部分に機械的切断によるチップ欠け（チッピング）が多発していた。例えば図３５の斜視図に示すように、半導体チップ１００の側面１００ＳＡ〜１００ＳＤと裏面１００ＲＳとが交差するエッジ部分に多数のチッピングＣＰが発生し、そのサイズは、約１μｍ〜約６０μｍにわたり、平均でも約２０μｍである。
【０００７】
図３６は半導体チップ１００をダイシングテープＤＴから取り出す前にその裏面側から図３４の矢印ＡＲ９０の向きに撮像した写真であり、また、図３７は、図３５の矢印ＡＲ１００から側面１００ＳＡと裏面１００ＲＳとの交差部を撮像した写真である。図３７は、チッピング１００ＣＰの発生を明瞭に示している。
【０００８】
このようなチッピングは、半導体素子の抗折強度（曲げ強度）に多大な影響を及ぼし、半導体素子をパッケージングするための組み立て工程などにおいて不良を発生させ、最終的な製品歩留まりを低下させていた。
【０００９】
上述したチッピングを防止するために、ダイシングラインに沿って予めチッピング防止用の溝を形成した後に、この溝に沿って半導体ウェーハを切削することによりチッピングを溝の内部に留め、ウェーハ表面への影響を小さくする技術も提案されている（例えば特許文献１）。
【００１０】
【特許文献１】
特開２００３−１００６６６号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示の第２の従来例によるダイシング加工工程は、チッピングそのものを消滅させる技術ではないため、ウェーハ表面への影響を小さくすることはできても、例えば図３８および図３９の写真に示すように、チッピング１５０ＣＰは依然として発生する、という問題があった。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、抗折強度に優れかつ最終製品の集積度をより一層高める半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１４】
即ち、本発明によれば、
主表面と裏面と４つの側面とを有する基板と、
前記基板の主表面に形成された半導体素子と、
前記基板の側面の少なくとも一つの底部に形成された切欠きと、
前記切欠きの側面と前記基板の裏面とが交差する部分に設けられた曲面と、
を備える半導体装置が提供される。
【００１５】
また、本発明によれば、
主表面に半導体素子が形成された半導体ウェーハの裏面にダイシングラインに沿って最終的なチップの厚さに対応する深さを有する溝を形成する工程と、
前記半導体ウェーハを前記裏面側から前記溝が残る程度にまで研磨する研磨工程と、
前記ダイシングラインに沿って前記半導体ウェーハをその主表面側から切削し、前記半導体ウェーハをチップに個片化する個片化工程と、
を備える半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００１７】
（１）第１の実施の形態
図１は、本発明にかかる半導体装置の第１の実施の形態を示す斜視図である。同図は、本実施形態の半導体チップ１を、その裏面側を紙面の上方に配置して描いたものであり、半導体素子が形成された主面側を紙面の下方に配置している。半導体チップ１の側面１ＳＡ〜１ＳＤの底部（紙面上部）には切欠きＳが設けられ、これにより各側面１ＳＡ〜１ＳＤと裏面１ＲＳとが交差する部分に段差が形成され、さらに、これらの切欠きＳの側面Ｓｓと半導体チップ１の裏面１ＲＳと交差するエッジ部は研磨により丸められて曲面Ｒとなっている。
【００１８】
曲面Ｒの曲率半径ＣＲ（図１４参照）は、約０．５μｍ〜約５０μｍの範囲内にあることが望ましいことが実験により判明している。この点を図２を参照しながら説明する。
【００１９】
即ち、図２に示すように、ダイシング工程において半導体チップ１に入る傷の深さ（破砕層）ΔＤ１，ΔＤ２は約０．５μｍである。このことから、半導体チップ１の各側面１ＳＡ〜１ＳＤと裏面１ＲＳとが交差する部分に対し、少なくとも０．５μｍの曲率半径を有する形状に加工することにより、チッピングによるダメージの影響を抑制できる。
【００２０】
また、これらの曲面Ｒによって、例えばリードフレームやＴＡＢテープへの実装工程におけるピックアップ時、または封止後にパッケージ材料と半導体チップ１との熱膨張率の相異による応力が半導体チップ１のエッジに集中することを抑制できるので、このような観点においても抗折強度を高めることができる。
【００２１】
曲率半径ＣＲは、例えば半導体チップ１の厚さが２０μｍ〜４０μｍの場合では約２０μｍが好適であり、シリコン自体の強度に近い１ＧＰａの抗折強度が得られることが実験により判明している。さらに、半導体チップ１の厚さにも依存するが、これらの曲率半径ＣＲは、５０μｍを超える場合、ワイヤボンディング工程等において半導体チップ１の主表面１ＭＳ側に形成されたボンディングパッド１１１へ圧力が印加されるとクラックが発生するおそれがある。半導体チップ１のこのような強度低下を抑制するために、曲率半径ＣＲの上限としては約５０μｍを設定することが好ましい。より好ましい曲率半径ＣＲは、０．５μｍ〜２０μｍ、さらに好ましくは、１μｍ〜２０μｍである。
【００２２】
また、これらの曲面Ｒは、応力の集中を抑制するため、変曲点を有しないように形成することが望ましい。
【００２３】
図１に示す半導体チップ１の製造方法について、図３〜図１３を参照しながら説明する。
【００２４】
まず、図３に示すように、従来技術と同様に半導体ウェーハＷの主表面に保護テープＰＴを貼り付けた後、図４に示すように、砥石２１０などを用いた機械的加工、もしくは化学的加工、または機械的化学的加工により、半導体ウェーハＷの裏面側を研削する。この研削は、｛半導体チップの最終的な厚さＴｆ（図５参照）＋後述する裏面研磨におけるエッチング取り量（除去量）｝に相当する深さに至るまで実行する。
【００２５】
次に、図５に示すように、ブレードＢＤなどを用い、半導体チップのサイズに応じて所定の幅の溝Ｇｓを所定の深さにまで形成する。溝の位置は、半導体ウェーハの主表面側のダイシングラインを主表面側から撮像した後に画像処理により検出することで特定できる他、例えば、ダイシングラインに応じたアライメントマークを半導体ウェーハＷの主表面１ＭＳ側に予め形成しておき、このアライメントマークを半導体ウェーハＷの裏面１ＲＳ側から赤外線カメラ（図示せず）によって検出することでも、特定することができる。
【００２６】
溝Ｇｓの深さは、約１μｍ〜最終的な厚さＴｆの約半分までの範囲で、また、溝Ｇｓの幅は、約３μｍ〜素子寸法の約１／３までの範囲でそれぞれ任意に選択可能である。また、本実施形態ではその側面がウェーハＷの主表面１ＭＳまたは裏面１ＲＳにほぼ垂直なトレンチ状の溝Ｇｓを形成することとしたが、溝の形状はこれに限るものではなく、その側面がウェーハＷの主表面１ＭＳまたは裏面１ＲＳとの間で角度をなすものであれば良く、例えば図６に示すようにＶ字形の断面形状を有する溝Ｇｖでも良い。
【００２７】
溝Ｇｓを形成する方法としては、例えば図７に示すようにブレードＢＤ等による機械的切削を用いれば良いが、これに限ることなく、例えば図８に示すように、レーザ銃ＬＧを用いたレーザ加工でも、化学的エッチング加工を用いる方法でも良い。
【００２８】
次に、図９に示すように、半導体ウェーハＷの裏面側から半導体ウェーハＷを、最終的な厚さＴｆに至るまで機械的切削またはエッチングにより加工する。これにより、裏面側に形成された溝Ｇｓの側面と半導体ウェーハＷの裏面１ＲＳとが交差するエッジ部が丸くなり、これにより溝Ｇｓは、側面の底部（図９においては紙面上方部）に曲面Ｒを有する溝Ｇｒとなる。この加工は、図１０に示すように、砥石２１０を用いた機械的研磨で可能だが、これに限ることなく、ガスエッチング、ウェットエッチング、プラズマエッチングもしくはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、または化学的機械的研磨（ＣＭＰ）のいずれの方法を用いても良いが、化学的機械的研磨（ＣＭＰ）を用いると最も高い効果が得られる。
【００２９】
次に、半導体ウェーハＷの裏面側にダイシングテープＤＴを貼り付け、図１１に示すように上下反転（転写）させて主表面側が上方に来るように配置し、主表面側の保護テープＰＴを剥離する。なお、半導体ウェーハＷの主表面側の保護テープＰＴを先に剥離した後に、裏面側にダイシングテープＤＴを貼り付けることとしても良い。
【００３０】
次に、図１２に示すように、半導体ウェーハＷの主表面側からチップサイズに応じて切断することにより、図１３に示すように、半導体ウェーハＷを半導体チップ１に個片化する。この個片化工程における切断は、前述した通り、ブレードＢＤを用いた機械的加工でも、レーザ光線による加工でも、エッチング等の化学的加工、またはこれらの組み合わせのいずれを用いても良い。また、溝Ｇｒの底面に至る寸前で切削を停止し、劈開により個片化しても良い。
【００３１】
最後に、ダイシングテープＤＴから各半導体チップ１を取り出す。
【００３２】
このようにして得られた半導体チップ１は、図１４の側面図に示すように、側面１ＳＡ〜１ＳＤの底部に切欠きＳが設けられ、これにより段差が形成される。切欠きＳは、半導体基板の主表面１ＭＳまたは裏面１ＲＳとほぼ平行な頂面Ｓｔと、各側面１ＳＡ〜１ＳＤとほぼ平行な側面Ｓｓとを有し、さらに、切欠きＳの側面Ｓｓと半導体基板の裏面１ＲＳとが交差するエッジ部には、曲率半径ＣＲの曲面が形成される。
【００３３】
図１５は、図１３において個片化した半導体ウェーハＷを図１３の矢印ＡＲ３の方向から撮像した写真の一例であり、また、図１６は、図１に示す半導体チップ１を図１の矢印ＡＲ１の方向から撮像した写真の一例である。
【００３４】
このように、本実施形態の半導体チップ１によれば、基板側面の底部に切欠きが設けられ、さらにその切欠きの側面と基板裏面との交差部に曲面が設けられるので、図１６の切欠きＳの側面Ｓｓの近傍領域から分かるように、チッピングが除去された構造の半導体チップが提供される。これにより、半導体パッケージの組立工程における素子クラック等の不良の発生を防止することができ、半導体パッケージの信頼性が向上する。
【００３５】
また、本実施形態によれば、上述したとおり、裏面側に切欠きによる段差が設けられるので、半導体チップ１を配線基板に実装したり、フレーム等の外囲器に接着する際に、接着剤がチップサイズよりも広がったり素子の表面にまで這い上がること等に起因する、ワイヤボンディングの接続不良や外囲器の接着エリア拡大によるパッケージの拡大化を防止することができる。
【００３６】
図１７は、本実施形態の半導体チップ１の抗折強度と不良の累積発生率との関係を表わすプロファイルを従来例との対比で示すグラフである。同図において、符号ＰＦ３は本実施形態の半導体チップ１のプロファイルを示し、符号ＰＦ１，ＰＦ２は、それぞれ第１および第２の従来例のプロファイルを示す。図１７からも、本実施形態の半導体チップ１は、第１の従来例よりもはるかに抗折強度に優れ、かつ、第２の従来例よりも抗折強度が向上していることが分かる。
【００３７】
（２）第２の実施の形態
図１８は、本発明にかかる半導体装置の第２の実施の形態を示す斜視図である。同図に示す半導体チップ３の特徴は、裏面３ＲＳ側に形成された膜ＦＭを備える点にある。膜ＦＭは、酸化膜等の絶縁膜でも、ニッケル等でなる導電膜でも良い。半導体チップ３のその他の点は、図１に示す半導体チップ１と実質的に同一である。
【００３８】
裏面３ＲＳ側の膜ＦＭは、例えばダイシングラインに沿った溝Ｇｓを形成した後に、半導体ウェーハＷの裏面側を機械的加工またはエッチングにより研磨して半導体ウェーハＷを最終的な厚さＴｆにした後に（図９参照）、図１９に示すように成膜すると良い。
【００３９】
本実施形態の半導体チップ３の製造方法も、図１９に示す工程を除いて、前述した半導体チップ１の製造方法と実質的に同一である。
【００４０】
即ち、裏面３ＲＳ側の膜ＦＭを成膜した後は、半導体ウェーハＷの裏面３ＲＳ側にダイシングテープＤＴを貼り付け、図２０に示すように転写させ、主表面３ＭＳ側の保護テープＰＴを剥離する。次に、図２１に示すように、半導体ウェーハＷの主表面３ＭＳ側からチップサイズに応じて切断することにより、図２２に示すように、半導体ウェーハＷを半導体チップ３に個片化する。最後に、ダイシングテープＤＴから各半導体チップ３を取り出す。
【００４１】
このようにして得られた半導体チップ３は、図２３の側面図に示すように、切欠きＳの頂面Ｓｔから裏面３ＲＳにわたって成膜された膜ＦＭを備える。
【００４２】
（３）第３の実施の形態
図２４は、本発明にかかる半導体装置の第３の実施の形態を示す斜視図である。同図に示す半導体チップ５の特徴は、半導体基板の裏面５ＲＳに貼り付けられたダイアタッチフィルムＤＴＦをさらに備える点にある。ダイアタッチフィルムＤＴＦは、半導体基板の裏面５ＲＳと各側面５ＳＡ〜５ＳＤとの交差部における切欠きにより設けられた段差の上方にまで延在するように切断されている。本実施形態の半導体チップ５のその他の構成は、図１に示す半導体チップ１と実質的に同一である。
【００４３】
図２４に示す半導体チップ５の製造方法について、図面を参照しながら簡単に説明する。
【００４４】
まず、前述した第１の実施の形態と同様にして、半導体ウェーハＷの主表面５ＭＳに保護テープＰＴを貼り付けた後、半導体ウェーハＷの裏面５ＲＳ側から所定の深さに至るまで研削し、半導体チップのサイズに応じて所定の幅の溝Ｇｓを所定の深さにまで形成する（図３〜図８参照）。さらに、半導体ウェーハＷの裏面５ＲＳ側から半導体ウェーハＷを、最終的な厚さＴｆに至るまで機械的加工またはエッチングにより研磨することにより、裏面５ＲＳ側に形成された溝Ｇｓの側面と半導体ウェーハＷの裏面３ＲＳとが交差するエッジ部に曲面Ｒを有する溝Ｇｒを得る（図９、図１０参照）。
【００４５】
次に、図２５に示すように、半導体ウェーハＷの裏面５ＲＳにダイアタッチフィルムＤＴＦを貼り付けた後に、ダイシングテープＤＴを貼り付ける（図２６参照）。なお、この工程に代えて、ダイアタッチフィルムとともに一体成形されている構造のダイシングテープがある場合には、これを貼り付けることにより、工程数を一つ減らすことができる。
【００４６】
その後は、図２６に示すように転写させ、主表面５ＭＳ側の保護テープＰＴを剥離し、図２７に示すように、半導体ウェーハＷの主表面５ＭＳ側からチップサイズに応じて切断することにより、図２８に示すように、半導体ウェーハＷを半導体チップ５に個片化する。最後に、ダイシングテープＤＴから各半導体チップ５を取り出せば、図２９の側面図に示すように、裏面５ＲＳから曲面Ｒを介して切欠きＳ内にまで延在するダイアタッチフィルムＤＴＦを備える半導体チップ５が得られる。
【００４７】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して実施できることは勿論である。例えば、上述した実施形態では保護テープＰＴをウェーハリングＷＲに装着する場合を取り上げて説明したが、ウェーハリングＷＲは必ずしも用いなくても良い。また、半導体チップの裏面を鏡面加工すれば、研磨による条痕等の微少な凹凸を除去することができ、抗折強度をさらに高めることができる。また、上述した実施形態では、半導体ウェーハＷの裏面側を研磨した後に、ダイシングラインに沿った溝Ｇｓを形成したが、これに限ることなく、半導体ウェーハＷの裏面側に何らかの加工を施す前に、半導体ウェーハＷの裏面に所定の厚さおよび幅で加工した溝Ｇｓを形成することとしても良い。
【００４８】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００４９】
即ち、本発明によれば、抗折強度が飛躍的に向上した半導体チップが提供される。
【００５０】
また、本発明によれば、実装時における接着剤の広がりに起因するパッケージの拡大化を防止することができるので、最終製品のサイズをさらに小型化することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の第１の実施の形態を示す斜視図である。
【図２】図１に示す半導体チップの曲面の曲率半径の好適な数値範囲を説明する図である。
【図３】図１に示す半導体チップの製造方法の説明図である。
【図４】図１に示す半導体チップの製造方法の説明図である。
【図５】図１に示す半導体チップの製造方法の説明図である。
【図６】半導体ウェーハの裏面側に形成する溝の他の例を示す断面図である。
【図７】図１に示す半導体チップの製造方法の説明図である。
【図８】図１に示す半導体チップの製造方法の説明図である。
【図９】図１に示す半導体チップの製造方法の説明図である。
【図１０】図１に示す半導体チップの製造方法の説明図である。
【図１１】図１に示す半導体チップの製造方法の説明図である。
【図１２】図１に示す半導体チップの製造方法の説明図である。
【図１３】図１に示す半導体チップの製造方法の説明図である。
【図１４】図１に示す半導体チップの要部をより具体的に示す側面図である。
【図１５】図１３において個片化した半導体ウェーハを図１３の矢印の方向から撮像した写真の一例である。
【図１６】図１に示す半導体チップを図１の矢印の方向から撮像した写真の一例である。
【図１７】図１に示す半導体チップの抗折強度と不良の累積発生率との関係を従来例との対比で示すグラフである。
【図１８】本発明にかかる半導体装置の第２の実施の形態を示す斜視図である。
【図１９】図１８に示す半導体チップの製造方法の説明図である。
【図２０】図１８に示す半導体チップの製造方法の説明図である。
【図２１】図１８に示す半導体チップの製造方法の説明図である。
【図２２】図１８に示す半導体チップの製造方法の説明図である。
【図２３】図１８に示す半導体チップの要部をより具体的に示す側面図である。
【図２４】本発明にかかる半導体装置の第３の実施の形態を示す斜視図である。
【図２５】図２４に示す半導体チップの製造方法の説明図である。
【図２６】図２４に示す半導体チップの製造方法の説明図である。
【図２７】図２４に示す半導体チップの製造方法の説明図である。
【図２８】図２４に示す半導体チップの製造方法の説明図である。
【図２９】図１に示す半導体チップの要部をより具体的に示す側面図である。
【図３０】従来の技術によるダイシング加工方法の一例の説明図である。
【図３１】従来の技術によるダイシング加工方法の一例の説明図である。
【図３２】従来の技術によるダイシング加工方法の一例の説明図である。
【図３３】従来の技術によるダイシング加工方法の一例の説明図である。
【図３４】従来の技術によるダイシング加工方法の一例の説明図である。
【図３５】図３０乃至図３４に示す加工方法により製造された半導体チップの一例の斜視図である。
【図３６】図３４の矢印から撮像した半導体ウェーハの写真の一例である。
【図３７】図３５の矢印から撮像した半導体チップの写真の一例である。
【図３８】第２の従来例における半導体ウェーハを図３６と同様の方向から撮像した写真の一例である。
【図３９】第２の従来例における半導体チップを図３７と同様の方向から撮像した写真の一例である。
【符号の説明】
１，３，５ 半導体チップ
１ＲＳ，３ＲＳ，５ＲＳ 半導体チップの裏面
１ＭＳ，３ＭＳ，５ＭＳ 半導体チップの主表面
１ＳＡ〜１ＳＤ，３ＳＡ〜３ＳＤ，５ＳＡ〜５ＳＤ 半導体チップの側面
２１０ 砥石
ＢＤ ブレード
ＣＲ 曲率半径
ＤＴ ダイシングテープ
ＤＴＦ ダイアタッチフィルム
ＦＭ 膜
Ｇｓ，Ｇｖ 溝
Ｇｒ 曲面を有する溝
ＰＴ 保護テープ
Ｒ 曲面
Ｓ 切欠き
Ｓｔ 切欠きの頂面
Ｓｓ 切欠きの側面
Ｔｆ チップの最終厚さ
Ｗ ウェーハ
ＷＲ ウェーハリング
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、例えば抗折強度に優れた半導体チップの形状およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程には、素子形成後に半導体ウェーハを個片化するためブレード等を用いて半導体ウェーハを切断するダイシング加工の工程が含まれる。
【０００３】
従来の技術によるダイシング加工工程の一例について第１の従来例として図３０〜図３７を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその説明を適宜省略する。
【０００４】
まず、図３０に示すように、半導体ウェーハＷの素子形成面（以下、主表面という）１００ＭＳに保護テープＰＴを貼り付けた後、図３１に示すように、砥石２１０等を用いた機械研削またはエッチングにより半導体ウェーハＷの裏面を研磨して所定の厚さに仕上げる。なお、本願明細書において「エッチング」は、化学的な加工のみならず、化学的機械的加工による研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）をも表わす用語として用いられる。
【０００５】
次に、半導体ウェーハＷの裏面側にダイシングテープＤＴを貼り付けてウェーハリングＷＲに装着した後、図３２に示すように、被加工品を表裏反転（転写）させて主表面１００ＭＳの保護テープＰＴを剥離する。続いて、図３３に示すように、半導体ウェーハＷの主表面１００ＭＳからブレードＢＤ等を用いて半導体チップのサイズに応じて主表面１００ＭＳに設けられたダイシングラインに沿って切削することにより、図３４に示すように、半導体ウェーハＷを個片化する。半導体ウェーハＷの裏面側に貼着されたダイシングテープＤＴにより、個片化後に半導体チップが飛散することが防止される。
【０００６】
上述したダイシング加工方法では、個片化のための切断により半導体チップの裏面と側面とが交差するエッジ部分に機械的切断によるチップ欠け（チッピング）が多発していた。例えば図３５の斜視図に示すように、半導体チップ１００の側面１００ＳＡ〜１００ＳＤと裏面１００ＲＳとが交差するエッジ部分に多数のチッピングＣＰが発生し、そのサイズは、約１μｍ〜約６０μｍにわたり、平均でも約２０μｍである。
【０００７】
図３６は半導体チップ１００をダイシングテープＤＴから取り出す前にその裏面側から図３４の矢印ＡＲ９０の向きに撮像した写真であり、また、図３７は、図３５の矢印ＡＲ１００から側面１００ＳＡと裏面１００ＲＳとの交差部を撮像した写真である。図３７は、チッピング１００ＣＰの発生を明瞭に示している。
【０００８】
このようなチッピングは、半導体素子の抗折強度（曲げ強度）に多大な影響を及ぼし、半導体素子をパッケージングするための組み立て工程などにおいて不良を発生させ、最終的な製品歩留まりを低下させていた。
【０００９】
上述したチッピングを防止するために、ダイシングラインに沿って予めチッピング防止用の溝を形成した後に、この溝に沿って半導体ウェーハを切削することによりチッピングを溝の内部に留め、ウェーハ表面への影響を小さくする技術も提案されている（例えば特許文献１）。
【００１０】
【特許文献１】
特開２００３−１００６６６号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示の第２の従来例によるダイシング加工工程は、チッピングそのものを消滅させる技術ではないため、ウェーハ表面への影響を小さくすることはできても、例えば図３８および図３９の写真に示すように、チッピング１５０ＣＰは依然として発生する、という問題があった。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、抗折強度に優れかつ最終製品の集積度をより一層高める半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１４】
即ち、本発明によれば、
主表面と裏面と４つの側面とを有する基板と、
前記基板の主表面に形成された半導体素子と、
前記基板の側面の少なくとも一つの底部に形成された切欠きと、
前記切欠きの側面と前記基板の裏面とが交差する部分に設けられた曲面と、
を備える半導体装置が提供される。
【００１５】
また、本発明によれば、
主表面に半導体素子が形成された半導体ウェーハの裏面にダイシングラインに沿って最終的なチップの厚さに対応する深さを有する溝を形成する工程と、
前記半導体ウェーハを前記裏面側から前記溝が残る程度にまで研磨する研磨工程と、
前記ダイシングラインに沿って前記半導体ウェーハをその主表面側から切削し、前記半導体ウェーハをチップに個片化する個片化工程と、
を備える半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００１７】
（１）第１の実施の形態
図１は、本発明にかかる半導体装置の第１の実施の形態を示す斜視図である。同図は、本実施形態の半導体チップ１を、その裏面側を紙面の上方に配置して描いたものであり、半導体素子が形成された主面側を紙面の下方に配置している。半導体チップ１の側面１ＳＡ〜１ＳＤの底部（紙面上部）には切欠きＳが設けられ、これにより各側面１ＳＡ〜１ＳＤと裏面１ＲＳとが交差する部分に段差が形成され、さらに、これらの切欠きＳの側面Ｓｓと半導体チップ１の裏面１ＲＳと交差するエッジ部は研磨により丸められて曲面Ｒとなっている。
【００１８】
曲面Ｒの曲率半径ＣＲ（図１４参照）は、約０．５μｍ〜約５０μｍの範囲内にあることが望ましいことが実験により判明している。この点を図２を参照しながら説明する。
【００１９】
即ち、図２に示すように、ダイシング工程において半導体チップ１に入る傷の深さ（破砕層）ΔＤ１，ΔＤ２は約０．５μｍである。このことから、半導体チップ１の各側面１ＳＡ〜１ＳＤと裏面１ＲＳとが交差する部分に対し、少なくとも０．５μｍの曲率半径を有する形状に加工することにより、チッピングによるダメージの影響を抑制できる。
【００２０】
また、これらの曲面Ｒによって、例えばリードフレームやＴＡＢテープへの実装工程におけるピックアップ時、または封止後にパッケージ材料と半導体チップ１との熱膨張率の相異による応力が半導体チップ１のエッジに集中することを抑制できるので、このような観点においても抗折強度を高めることができる。
【００２１】
曲率半径ＣＲは、例えば半導体チップ１の厚さが２０μｍ〜４０μｍの場合では約２０μｍが好適であり、シリコン自体の強度に近い１ＧＰａの抗折強度が得られることが実験により判明している。さらに、半導体チップ１の厚さにも依存するが、これらの曲率半径ＣＲは、５０μｍを超える場合、ワイヤボンディング工程等において半導体チップ１の主表面１ＭＳ側に形成されたボンディングパッド１１１へ圧力が印加されるとクラックが発生するおそれがある。半導体チップ１のこのような強度低下を抑制するために、曲率半径ＣＲの上限としては約５０μｍを設定することが好ましい。より好ましい曲率半径ＣＲは、０．５μｍ〜２０μｍ、さらに好ましくは、１μｍ〜２０μｍである。
【００２２】
また、これらの曲面Ｒは、応力の集中を抑制するため、変曲点を有しないように形成することが望ましい。
【００２３】
図１に示す半導体チップ１の製造方法について、図３〜図１３を参照しながら説明する。
【００２４】
まず、図３に示すように、従来技術と同様に半導体ウェーハＷの主表面に保護テープＰＴを貼り付けた後、図４に示すように、砥石２１０などを用いた機械的加工、もしくは化学的加工、または機械的化学的加工により、半導体ウェーハＷの裏面側を研削する。この研削は、｛半導体チップの最終的な厚さＴｆ（図５参照）＋後述する裏面研磨におけるエッチング取り量（除去量）｝に相当する深さに至るまで実行する。
【００２５】
次に、図５に示すように、ブレードＢＤなどを用い、半導体チップのサイズに応じて所定の幅の溝Ｇｓを所定の深さにまで形成する。溝の位置は、半導体ウェーハの主表面側のダイシングラインを主表面側から撮像した後に画像処理により検出することで特定できる他、例えば、ダイシングラインに応じたアライメントマークを半導体ウェーハＷの主表面１ＭＳ側に予め形成しておき、このアライメントマークを半導体ウェーハＷの裏面１ＲＳ側から赤外線カメラ（図示せず）によって検出することでも、特定することができる。
【００２６】
溝Ｇｓの深さは、約１μｍ〜最終的な厚さＴｆの約半分までの範囲で、また、溝Ｇｓの幅は、約３μｍ〜素子寸法の約１／３までの範囲でそれぞれ任意に選択可能である。また、本実施形態ではその側面がウェーハＷの主表面１ＭＳまたは裏面１ＲＳにほぼ垂直なトレンチ状の溝Ｇｓを形成することとしたが、溝の形状はこれに限るものではなく、その側面がウェーハＷの主表面１ＭＳまたは裏面１ＲＳとの間で角度をなすものであれば良く、例えば図６に示すようにＶ字形の断面形状を有する溝Ｇｖでも良い。
【００２７】
溝Ｇｓを形成する方法としては、例えば図７に示すようにブレードＢＤ等による機械的切削を用いれば良いが、これに限ることなく、例えば図８に示すように、レーザ銃ＬＧを用いたレーザ加工でも、化学的エッチング加工を用いる方法でも良い。
【００２８】
次に、図９に示すように、半導体ウェーハＷの裏面側から半導体ウェーハＷを、最終的な厚さＴｆに至るまで機械的切削またはエッチングにより加工する。これにより、裏面側に形成された溝Ｇｓの側面と半導体ウェーハＷの裏面１ＲＳとが交差するエッジ部が丸くなり、これにより溝Ｇｓは、側面の底部（図９においては紙面上方部）に曲面Ｒを有する溝Ｇｒとなる。この加工は、図１０に示すように、砥石２１０を用いた機械的研磨で可能だが、これに限ることなく、ガスエッチング、ウェットエッチング、プラズマエッチングもしくはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、または化学的機械的研磨（ＣＭＰ）のいずれの方法を用いても良いが、化学的機械的研磨（ＣＭＰ）を用いると最も高い効果が得られる。
【００２９】
次に、半導体ウェーハＷの裏面側にダイシングテープＤＴを貼り付け、図１１に示すように上下反転（転写）させて主表面側が上方に来るように配置し、主表面側の保護テープＰＴを剥離する。なお、半導体ウェーハＷの主表面側の保護テープＰＴを先に剥離した後に、裏面側にダイシングテープＤＴを貼り付けることとしても良い。
【００３０】
次に、図１２に示すように、半導体ウェーハＷの主表面側からチップサイズに応じて切断することにより、図１３に示すように、半導体ウェーハＷを半導体チップ１に個片化する。この個片化工程における切断は、前述した通り、ブレードＢＤを用いた機械的加工でも、レーザ光線による加工でも、エッチング等の化学的加工、またはこれらの組み合わせのいずれを用いても良い。また、溝Ｇｒの底面に至る寸前で切削を停止し、劈開により個片化しても良い。
【００３１】
最後に、ダイシングテープＤＴから各半導体チップ１を取り出す。
【００３２】
このようにして得られた半導体チップ１は、図１４の側面図に示すように、側面１ＳＡ〜１ＳＤの底部に切欠きＳが設けられ、これにより段差が形成される。切欠きＳは、半導体基板の主表面１ＭＳまたは裏面１ＲＳとほぼ平行な頂面Ｓｔと、各側面１ＳＡ〜１ＳＤとほぼ平行な側面Ｓｓとを有し、さらに、切欠きＳの側面Ｓｓと半導体基板の裏面１ＲＳとが交差するエッジ部には、曲率半径ＣＲの曲面が形成される。
【００３３】
図１５は、図１３において個片化した半導体ウェーハＷを図１３の矢印ＡＲ３の方向から撮像した写真の一例であり、また、図１６は、図１に示す半導体チップ１を図１の矢印ＡＲ１の方向から撮像した写真の一例である。
【００３４】
このように、本実施形態の半導体チップ１によれば、基板側面の底部に切欠きが設けられ、さらにその切欠きの側面と基板裏面との交差部に曲面が設けられるので、図１６の切欠きＳの側面Ｓｓの近傍領域から分かるように、チッピングが除去された構造の半導体チップが提供される。これにより、半導体パッケージの組立工程における素子クラック等の不良の発生を防止することができ、半導体パッケージの信頼性が向上する。
【００３５】
また、本実施形態によれば、上述したとおり、裏面側に切欠きによる段差が設けられるので、半導体チップ１を配線基板に実装したり、フレーム等の外囲器に接着する際に、接着剤がチップサイズよりも広がったり素子の表面にまで這い上がること等に起因する、ワイヤボンディングの接続不良や外囲器の接着エリア拡大によるパッケージの拡大化を防止することができる。
【００３６】
図１７は、本実施形態の半導体チップ１の抗折強度と不良の累積発生率との関係を表わすプロファイルを従来例との対比で示すグラフである。同図において、符号ＰＦ３は本実施形態の半導体チップ１のプロファイルを示し、符号ＰＦ１，ＰＦ２は、それぞれ第１および第２の従来例のプロファイルを示す。図１７からも、本実施形態の半導体チップ１は、第１の従来例よりもはるかに抗折強度に優れ、かつ、第２の従来例よりも抗折強度が向上していることが分かる。
【００３７】
（２）第２の実施の形態
図１８は、本発明にかかる半導体装置の第２の実施の形態を示す斜視図である。同図に示す半導体チップ３の特徴は、裏面３ＲＳ側に形成された膜ＦＭを備える点にある。膜ＦＭは、酸化膜等の絶縁膜でも、ニッケル等でなる導電膜でも良い。半導体チップ３のその他の点は、図１に示す半導体チップ１と実質的に同一である。
【００３８】
裏面３ＲＳ側の膜ＦＭは、例えばダイシングラインに沿った溝Ｇｓを形成した後に、半導体ウェーハＷの裏面側を機械的加工またはエッチングにより研磨して半導体ウェーハＷを最終的な厚さＴｆにした後に（図９参照）、図１９に示すように成膜すると良い。
【００３９】
本実施形態の半導体チップ３の製造方法も、図１９に示す工程を除いて、前述した半導体チップ１の製造方法と実質的に同一である。
【００４０】
即ち、裏面３ＲＳ側の膜ＦＭを成膜した後は、半導体ウェーハＷの裏面３ＲＳ側にダイシングテープＤＴを貼り付け、図２０に示すように転写させ、主表面３ＭＳ側の保護テープＰＴを剥離する。次に、図２１に示すように、半導体ウェーハＷの主表面３ＭＳ側からチップサイズに応じて切断することにより、図２２に示すように、半導体ウェーハＷを半導体チップ３に個片化する。最後に、ダイシングテープＤＴから各半導体チップ３を取り出す。
【００４１】
このようにして得られた半導体チップ３は、図２３の側面図に示すように、切欠きＳの頂面Ｓｔから裏面３ＲＳにわたって成膜された膜ＦＭを備える。
【００４２】
（３）第３の実施の形態
図２４は、本発明にかかる半導体装置の第３の実施の形態を示す斜視図である。同図に示す半導体チップ５の特徴は、半導体基板の裏面５ＲＳに貼り付けられたダイアタッチフィルムＤＴＦをさらに備える点にある。ダイアタッチフィルムＤＴＦは、半導体基板の裏面５ＲＳと各側面５ＳＡ〜５ＳＤとの交差部における切欠きにより設けられた段差の上方にまで延在するように切断されている。本実施形態の半導体チップ５のその他の構成は、図１に示す半導体チップ１と実質的に同一である。
【００４３】
図２４に示す半導体チップ５の製造方法について、図面を参照しながら簡単に説明する。
【００４４】
まず、前述した第１の実施の形態と同様にして、半導体ウェーハＷの主表面５ＭＳに保護テープＰＴを貼り付けた後、半導体ウェーハＷの裏面５ＲＳ側から所定の深さに至るまで研削し、半導体チップのサイズに応じて所定の幅の溝Ｇｓを所定の深さにまで形成する（図３〜図８参照）。さらに、半導体ウェーハＷの裏面５ＲＳ側から半導体ウェーハＷを、最終的な厚さＴｆに至るまで機械的加工またはエッチングにより研磨することにより、裏面５ＲＳ側に形成された溝Ｇｓの側面と半導体ウェーハＷの裏面３ＲＳとが交差するエッジ部に曲面Ｒを有する溝Ｇｒを得る（図９、図１０参照）。
【００４５】
次に、図２５に示すように、半導体ウェーハＷの裏面５ＲＳにダイアタッチフィルムＤＴＦを貼り付けた後に、ダイシングテープＤＴを貼り付ける（図２６参照）。なお、この工程に代えて、ダイアタッチフィルムとともに一体成形されている構造のダイシングテープがある場合には、これを貼り付けることにより、工程数を一つ減らすことができる。
【００４６】
その後は、図２６に示すように転写させ、主表面５ＭＳ側の保護テープＰＴを剥離し、図２７に示すように、半導体ウェーハＷの主表面５ＭＳ側からチップサイズに応じて切断することにより、図２８に示すように、半導体ウェーハＷを半導体チップ５に個片化する。最後に、ダイシングテープＤＴから各半導体チップ５を取り出せば、図２９の側面図に示すように、裏面５ＲＳから曲面Ｒを介して切欠きＳ内にまで延在するダイアタッチフィルムＤＴＦを備える半導体チップ５が得られる。
【００４７】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して実施できることは勿論である。例えば、上述した実施形態では保護テープＰＴをウェーハリングＷＲに装着する場合を取り上げて説明したが、ウェーハリングＷＲは必ずしも用いなくても良い。また、半導体チップの裏面を鏡面加工すれば、研磨による条痕等の微少な凹凸を除去することができ、抗折強度をさらに高めることができる。また、上述した実施形態では、半導体ウェーハＷの裏面側を研磨した後に、ダイシングラインに沿った溝Ｇｓを形成したが、これに限ることなく、半導体ウェーハＷの裏面側に何らかの加工を施す前に、半導体ウェーハＷの裏面に所定の厚さおよび幅で加工した溝Ｇｓを形成することとしても良い。
【００４８】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００４９】
即ち、本発明によれば、抗折強度が飛躍的に向上した半導体チップが提供される。
【００５０】
また、本発明によれば、実装時における接着剤の広がりに起因するパッケージの拡大化を防止することができるので、最終製品のサイズをさらに小型化することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の第１の実施の形態を示す斜視図である。
【図２】図１に示す半導体チップの曲面の曲率半径の好適な数値範囲を説明する図である。
【図３】図１に示す半導体チップの製造方法の説明図である。
【図４】図１に示す半導体チップの製造方法の説明図である。
【図５】図１に示す半導体チップの製造方法の説明図である。
【図６】半導体ウェーハの裏面側に形成する溝の他の例を示す断面図である。
【図７】図１に示す半導体チップの製造方法の説明図である。
【図８】図１に示す半導体チップの製造方法の説明図である。
【図９】図１に示す半導体チップの製造方法の説明図である。
【図１０】図１に示す半導体チップの製造方法の説明図である。
【図１１】図１に示す半導体チップの製造方法の説明図である。
【図１２】図１に示す半導体チップの製造方法の説明図である。
【図１３】図１に示す半導体チップの製造方法の説明図である。
【図１４】図１に示す半導体チップの要部をより具体的に示す側面図である。
【図１５】図１３において個片化した半導体ウェーハを図１３の矢印の方向から撮像した写真の一例である。
【図１６】図１に示す半導体チップを図１の矢印の方向から撮像した写真の一例である。
【図１７】図１に示す半導体チップの抗折強度と不良の累積発生率との関係を従来例との対比で示すグラフである。
【図１８】本発明にかかる半導体装置の第２の実施の形態を示す斜視図である。
【図１９】図１８に示す半導体チップの製造方法の説明図である。
【図２０】図１８に示す半導体チップの製造方法の説明図である。
【図２１】図１８に示す半導体チップの製造方法の説明図である。
【図２２】図１８に示す半導体チップの製造方法の説明図である。
【図２３】図１８に示す半導体チップの要部をより具体的に示す側面図である。
【図２４】本発明にかかる半導体装置の第３の実施の形態を示す斜視図である。
【図２５】図２４に示す半導体チップの製造方法の説明図である。
【図２６】図２４に示す半導体チップの製造方法の説明図である。
【図２７】図２４に示す半導体チップの製造方法の説明図である。
【図２８】図２４に示す半導体チップの製造方法の説明図である。
【図２９】図１に示す半導体チップの要部をより具体的に示す側面図である。
【図３０】従来の技術によるダイシング加工方法の一例の説明図である。
【図３１】従来の技術によるダイシング加工方法の一例の説明図である。
【図３２】従来の技術によるダイシング加工方法の一例の説明図である。
【図３３】従来の技術によるダイシング加工方法の一例の説明図である。
【図３４】従来の技術によるダイシング加工方法の一例の説明図である。
【図３５】図３０乃至図３４に示す加工方法により製造された半導体チップの一例の斜視図である。
【図３６】図３４の矢印から撮像した半導体ウェーハの写真の一例である。
【図３７】図３５の矢印から撮像した半導体チップの写真の一例である。
【図３８】第２の従来例における半導体ウェーハを図３６と同様の方向から撮像した写真の一例である。
【図３９】第２の従来例における半導体チップを図３７と同様の方向から撮像した写真の一例である。
【符号の説明】
１，３，５ 半導体チップ
１ＲＳ，３ＲＳ，５ＲＳ 半導体チップの裏面
１ＭＳ，３ＭＳ，５ＭＳ 半導体チップの主表面
１ＳＡ〜１ＳＤ，３ＳＡ〜３ＳＤ，５ＳＡ〜５ＳＤ 半導体チップの側面
２１０ 砥石
ＢＤ ブレード
ＣＲ 曲率半径
ＤＴ ダイシングテープ
ＤＴＦ ダイアタッチフィルム
ＦＭ 膜
Ｇｓ，Ｇｖ 溝
Ｇｒ 曲面を有する溝
ＰＴ 保護テープ
Ｒ 曲面
Ｓ 切欠き
Ｓｔ 切欠きの頂面
Ｓｓ 切欠きの側面
Ｔｆ チップの最終厚さ
Ｗ ウェーハ
ＷＲ ウェーハリング
Claims (18)
- 主表面と裏面と４つの側面とを有する基板と、
前記基板の主表面に形成された半導体素子と、
前記基板の側面の少なくとも一つの底部に形成された切欠きと、
前記切欠きの側面と前記基板の裏面とが交差する部分に設けられた曲面と、
を備える半導体装置。 - 前記基板の裏面に形成された導電膜または絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
- 前記基板の裏面側に貼着された接着用フィルムをさらに備えることを特徴とする請求項１または２に記載の半導体装置。
- 前記切欠きは、前記基板の主表面にほぼ平行な頂面を有して前記切欠きの前記側面が前記頂面とほぼ直交するように形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記切欠きは、前記切欠きの前記側面が前記基板の前記側面と鈍角をもって交わるようにテーパ状に形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記切欠きは、機械的な加工、もしくは化学的な加工、または化学的機械的加工により形成されることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 前記曲面は、約０．５μｍ〜約５０μｍの曲率半径を有するように設けられることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
- 前記曲面は、変曲点の形成を回避するようにして設けられることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
- 前記基板の裏面の面積は、前記基板の主表面の面積よりも小さいことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
- 主表面に半導体素子が形成された半導体ウェーハの裏面にダイシングラインに沿って最終的なチップの厚さに対応する深さを有する溝を形成する工程と、
前記半導体ウェーハを前記裏面側から前記溝が残る程度にまで研磨する研磨工程と、
前記ダイシングラインに沿って前記半導体ウェーハをその主表面側から切削し、前記半導体ウェーハをチップに個片化する個片化工程と、
を備える半導体装置の製造方法。 - 前記溝を形成する工程の前に、前記半導体ウェーハを前記裏面側から所定の厚さにまで研磨する前処理工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記研磨工程と前記個片化工程との間に、前記半導体ウェーハの前記裏面に接着用フィルムを貼着する工程をさらに備えることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
- 前記研磨工程と前記個片化工程との間に、前記半導体ウェーハの前記裏面に導電膜または絶縁膜を形成する工程をさらに備えることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
- 前記半導体ウェーハは、曲率半径が約０．５μｍ〜約５０μｍである曲面を有するように研磨される、請求項１０乃至１３のいずれかに記載の半導体装置の製造方法。
- 前記曲面は、変曲点の発生を回避するようにして形成される請求項１０乃至１４のいずれかに記載の半導体装置の製造方法。
- 前記溝は、前記半導体ウェーハの前記主表面または前記裏面にほぼ垂直な側面を有するように形成される、請求項１０乃至１５のいずれかに記載の半導体装置の製造方法。
- 前記溝は、ほぼＶ字形の断面形状を有するように形成される、請求項１０乃至１５のいずれかに記載の半導体装置の製造方法。
- 前記半導体ウェーハは、機械的な加工、もしくは化学的な加工、または化学的機械的加工により研磨される、請求項１０乃至１７のいずれかに記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003138889A JP4342832B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体装置およびその製造方法 |
| TW093112036A TWI248110B (en) | 2003-05-16 | 2004-04-29 | Semiconductor device and manufacturing method thereof |
| CNB2004100347579A CN1292455C (zh) | 2003-05-16 | 2004-05-12 | 半导体器件及其制造方法 |
| US10/845,232 US7217640B2 (en) | 2003-05-16 | 2004-05-14 | Semiconductor device and manufacturing method thereof |
| KR1020040034512A KR100605433B1 (ko) | 2003-05-16 | 2004-05-15 | 반도체 장치 및 그 제조 방법 |
| US11/730,949 US7638858B2 (en) | 2003-05-16 | 2007-04-05 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003138889A JP4342832B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342896A true JP2004342896A (ja) | 2004-12-02 |
| JP4342832B2 JP4342832B2 (ja) | 2009-10-14 |
Family
ID=33528134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003138889A Expired - Fee Related JP4342832B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7217640B2 (ja) |
| JP (1) | JP4342832B2 (ja) |
| KR (1) | KR100605433B1 (ja) |
| CN (1) | CN1292455C (ja) |
| TW (1) | TWI248110B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023540A (ja) * | 2009-07-15 | 2011-02-03 | Disco Abrasive Syst Ltd | 切削溝検出装置および切削加工機 |
| JP2014053526A (ja) * | 2012-09-10 | 2014-03-20 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| JP2014183310A (ja) * | 2013-03-18 | 2014-09-29 | Suretech Technology Co Ltd | ウェハー製造工程の切断方法 |
| JP2021129035A (ja) * | 2020-02-14 | 2021-09-02 | 株式会社ディスコ | 半導体チップの製造方法、及び、半導体チップ |
| JP2022108406A (ja) * | 2021-01-13 | 2022-07-26 | 三菱電機株式会社 | 半導体チップ、半導体装置、および半導体装置の製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4733934B2 (ja) * | 2004-06-22 | 2011-07-27 | 株式会社ディスコ | ウエーハの加工方法 |
| US7615404B2 (en) * | 2006-10-31 | 2009-11-10 | Intel Corporation | High-contrast laser mark on substrate surfaces |
| TWI357104B (en) * | 2007-11-07 | 2012-01-21 | Advanced Semiconductor Eng | Wafer grinding method |
| US8378458B2 (en) * | 2010-03-22 | 2013-02-19 | Advanced Micro Devices, Inc. | Semiconductor chip with a rounded corner |
| US8637967B2 (en) * | 2010-11-15 | 2014-01-28 | Infineon Technologies Ag | Method for fabricating a semiconductor chip and semiconductor chip |
| JP5793341B2 (ja) | 2011-05-12 | 2015-10-14 | 株式会社ディスコ | ウェーハの加工方法 |
| JP5933189B2 (ja) * | 2011-05-12 | 2016-06-08 | 株式会社ディスコ | デバイスの加工方法 |
| US8828848B2 (en) * | 2011-12-16 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die structure and method of fabrication thereof |
| JP5686219B2 (ja) * | 2013-07-01 | 2015-03-18 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法および半導体片の製造方法 |
| US9728518B2 (en) | 2014-04-01 | 2017-08-08 | Ati Technologies Ulc | Interconnect etch with polymer layer edge protection |
| JP6282194B2 (ja) * | 2014-07-30 | 2018-02-21 | 株式会社ディスコ | ウェーハの加工方法 |
| US20170084490A1 (en) * | 2015-09-18 | 2017-03-23 | Stmicroelectronics, Inc. | Method for making ic with stepped sidewall and related ic devices |
| DE102016109693B4 (de) * | 2016-05-25 | 2022-10-27 | Infineon Technologies Ag | Verfahren zum Trennen von Halbleiterdies von einem Halbleitersubstrat und Halbleitersubstratanordnung |
| US10297500B2 (en) * | 2016-12-15 | 2019-05-21 | Nexperia B.V. | Semiconductor wafer dicing method |
| CN106829848B (zh) * | 2017-03-18 | 2018-08-28 | 安徽北方芯动联科微系统技术有限公司 | 具有背面圆弧形棱边的mems芯片及其制造方法 |
| US11309188B2 (en) * | 2018-05-09 | 2022-04-19 | Semiconductor Components Industries, Llc | Singulation of silicon carbide semiconductor wafers |
| KR102243674B1 (ko) * | 2019-10-28 | 2021-04-23 | 주식회사 루츠 | 세라믹칩 제조방법 |
| JP2023083014A (ja) * | 2021-12-03 | 2023-06-15 | 株式会社ディスコ | ウェーハの製造方法および研削装置 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US597281A (en) * | 1898-01-11 | Concrete bridge | ||
| US4237601A (en) * | 1978-10-13 | 1980-12-09 | Exxon Research & Engineering Co. | Method of cleaving semiconductor diode laser wafers |
| JPH02105405A (ja) | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体装置 |
| DE4133820A1 (de) * | 1991-10-12 | 1993-04-15 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen |
| US6498074B2 (en) * | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| US6448153B2 (en) * | 1996-10-29 | 2002-09-10 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| JP3368799B2 (ja) | 1997-05-22 | 2003-01-20 | 住友電気工業株式会社 | Ｉｉｉ−ｖ族化合物半導体ウェハおよびその製造方法 |
| US6294439B1 (en) * | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US5972781A (en) | 1997-09-30 | 1999-10-26 | Siemens Aktiengesellschaft | Method for producing semiconductor chips |
| US6271102B1 (en) * | 1998-02-27 | 2001-08-07 | International Business Machines Corporation | Method and system for dicing wafers, and semiconductor structures incorporating the products thereof |
| JP3497722B2 (ja) * | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
| US6440859B1 (en) * | 1998-09-25 | 2002-08-27 | Taiwan Semiconductor Manufacturing Company | Method for etching passivation layer of wafer |
| JP4109371B2 (ja) * | 1999-01-28 | 2008-07-02 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | 半導体ウェハ |
| JP2000340530A (ja) | 1999-05-27 | 2000-12-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001035817A (ja) * | 1999-07-22 | 2001-02-09 | Toshiba Corp | ウェーハの分割方法及び半導体装置の製造方法 |
| US6316287B1 (en) | 1999-09-13 | 2001-11-13 | Vishay Intertechnology, Inc. | Chip scale surface mount packages for semiconductor device and process of fabricating the same |
| JP4687838B2 (ja) * | 2000-04-04 | 2011-05-25 | 株式会社ディスコ | 半導体チップの製造方法 |
| US6528393B2 (en) * | 2000-06-13 | 2003-03-04 | Advanced Semiconductor Engineering, Inc. | Method of making a semiconductor package by dicing a wafer from the backside surface thereof |
| JP2002043251A (ja) * | 2000-07-25 | 2002-02-08 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP4330821B2 (ja) * | 2001-07-04 | 2009-09-16 | 株式会社東芝 | 半導体装置の製造方法 |
| CN1283409C (zh) | 2001-08-10 | 2006-11-08 | 三星钻石工业股份有限公司 | 脆性材料基片的倒角方法以及倒角装置 |
| JP2003100666A (ja) | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JP3612317B2 (ja) * | 2001-11-30 | 2005-01-19 | 株式会社東芝 | 半導体装置の製造方法 |
| ATE518242T1 (de) * | 2002-03-12 | 2011-08-15 | Hamamatsu Photonics Kk | Methode zur trennung von substraten |
| US6818532B2 (en) * | 2002-04-09 | 2004-11-16 | Oriol, Inc. | Method of etching substrates |
| US6995032B2 (en) * | 2002-07-19 | 2006-02-07 | Cree, Inc. | Trench cut light emitting diodes and methods of fabricating same |
| JP4579489B2 (ja) * | 2002-09-02 | 2010-11-10 | 新光電気工業株式会社 | 半導体チップ製造方法及び半導体チップ |
-
2003
- 2003-05-16 JP JP2003138889A patent/JP4342832B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-29 TW TW093112036A patent/TWI248110B/zh not_active IP Right Cessation
- 2004-05-12 CN CNB2004100347579A patent/CN1292455C/zh not_active Expired - Fee Related
- 2004-05-14 US US10/845,232 patent/US7217640B2/en not_active Expired - Lifetime
- 2004-05-15 KR KR1020040034512A patent/KR100605433B1/ko not_active IP Right Cessation
-
2007
- 2007-04-05 US US11/730,949 patent/US7638858B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023540A (ja) * | 2009-07-15 | 2011-02-03 | Disco Abrasive Syst Ltd | 切削溝検出装置および切削加工機 |
| JP2014053526A (ja) * | 2012-09-10 | 2014-03-20 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| JP2014183310A (ja) * | 2013-03-18 | 2014-09-29 | Suretech Technology Co Ltd | ウェハー製造工程の切断方法 |
| JP2021129035A (ja) * | 2020-02-14 | 2021-09-02 | 株式会社ディスコ | 半導体チップの製造方法、及び、半導体チップ |
| JP7497989B2 (ja) | 2020-02-14 | 2024-06-11 | 株式会社ディスコ | 半導体チップの製造方法、及び、半導体チップ |
| JP2022108406A (ja) * | 2021-01-13 | 2022-07-26 | 三菱電機株式会社 | 半導体チップ、半導体装置、および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100605433B1 (ko) | 2006-07-31 |
| CN1551292A (zh) | 2004-12-01 |
| US7638858B2 (en) | 2009-12-29 |
| TW200507018A (en) | 2005-02-16 |
| US7217640B2 (en) | 2007-05-15 |
| CN1292455C (zh) | 2006-12-27 |
| JP4342832B2 (ja) | 2009-10-14 |
| TWI248110B (en) | 2006-01-21 |
| KR20040099170A (ko) | 2004-11-26 |
| US20070187802A1 (en) | 2007-08-16 |
| US20050006725A1 (en) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4342832B2 (ja) | 半導体装置およびその製造方法 | |
| US6699774B2 (en) | Wafer splitting method using cleavage | |
| US7135384B2 (en) | Semiconductor wafer dividing method and apparatus | |
| JP4198966B2 (ja) | 半導体装置の製造方法 | |
| JP2005116844A (ja) | 半導体装置の製造方法 | |
| JP2007096115A (ja) | 半導体装置の製造方法 | |
| JP2007165371A (ja) | 半導体装置の製造方法 | |
| JP2004055852A (ja) | 半導体装置及びその製造方法 | |
| US7704857B2 (en) | Method of manufacturing semiconductor device | |
| US6465344B1 (en) | Crystal thinning method for improved yield and reliability | |
| JP2008091779A (ja) | 半導体装置の製造方法 | |
| JP6257979B2 (ja) | ウェーハの分割方法 | |
| JP3803214B2 (ja) | 半導体装置の製造方法 | |
| JP2008034875A (ja) | 半導体装置及びその製造方法 | |
| JP2007251098A (ja) | 半導体チップの製造方法 | |
| JP2007207871A (ja) | 複数の半導体装置を備えた半導体ウェハ | |
| CN111146083A (zh) | 晶片封装体的制造方法及晶片封装体 | |
| JP2009208136A (ja) | 半導体チップの製造方法 | |
| US9337037B2 (en) | Method for obtaining a heterogeneous substrate for the production of semiconductors | |
| CN110534423B (zh) | 半导体器件及其制作方法 | |
| US20230402323A1 (en) | Semiconductor Wafer Dicing Method | |
| JP2001196332A (ja) | レーザ光を用いた硬質非金属膜の切断方法 | |
| JP2004282037A (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
| JP2003059878A (ja) | 半導体チップ及びその製造方法 | |
| JP2007227497A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090521 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090612 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090708 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4342832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |