JP4579489B2 - 半導体チップ製造方法及び半導体チップ - Google Patents
半導体チップ製造方法及び半導体チップ Download PDFInfo
- Publication number
- JP4579489B2 JP4579489B2 JP2002256767A JP2002256767A JP4579489B2 JP 4579489 B2 JP4579489 B2 JP 4579489B2 JP 2002256767 A JP2002256767 A JP 2002256767A JP 2002256767 A JP2002256767 A JP 2002256767A JP 4579489 B2 JP4579489 B2 JP 4579489B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- semiconductor wafer
- manufacturing
- cut portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
- Die Bonding (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体ウェハを所定の大きさに切断して半導体チップを製造する半導体チップ製造方法に関する。
【0002】
【従来の技術】
従来、半導体チップの製造工程(ダイシング工程)では、以下のような方法が採用されていた。即ち、半導体チップの製造装置(半導体チップ製造装置)は、円盤状のカッター(ダイシングブレード)を回転させるとともに、縦横に移動させつつ、複数の半導体素子が形成された半導体ウェハを切断することにより、半導体チップを形成する。形成される半導体チップは、外縁部分が直角の直方体の形状を有する。
【0003】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体チップの製造方法では、半導体チップ製造装置は、ダイシングブレードを縦横に移動させつつ半導体ウェハを切断するため、半導体ウェハに形成される半導体チップの数が多くなるほど、切断回数が多くなり加工時間を要することになる。
【0004】
また、ダイシングブレードが用いられる場合には、当該ダイシングブレードの通り道を確保するため、半導体チップ同士の間隔(ダイシングライン幅)をダイシングブレードの幅以上(一般に50μm程度)に広げなければならず、半導体ウェハに高密度に半導体チップを形成する妨げになっていた。また、近年は、半導体ウェハの薄型化が進み、厚さ50μm程度の半導体ウェハも存在しているが、ダイシングブレードによる切断では、このような薄型の半導体ウェハは脆く欠けやすいという問題があった。
【0005】
更に、形成される半導体チップは、外縁部分が直角の直方体の形状を有するため、運搬(ハンドリング)の際にエッジが欠けやすく歩留まりが低下するという問題があった。
【0006】
本発明は、上記問題点を解決するものであり、その目的は、半導体チップの製造時間の短縮化、形成の高集積化及び歩留まりの向上を図った半導体チップ製造方法及び当該方法により製造される半導体チップを提供することにある。
【0007】
【課題を解決するための手段】
上記の目的を達成するため、本発明は請求項1に記載されるように、半導体ウェハを所定の大きさに切断して半導体チップを製造する半導体チップ製造方法において、最初に、前記半導体ウェハの半導体素子が形成された第1の面における切断部分に対し、等方性エッチングを行う工程と、次いで、前記第1の面における前記等方性エッチングを行う工程によりエッチングされた半導体ウェハの切断部分に対し、異方性エッチングを行う工程と、最後に、前記半導体ウェハの前記第1の面に対向する第2の面における切断部分に対し、等方性エッチングを行う工程とを備え、最後の、前記第2の面における切断部分に対し、等方性エッチングを行う工程により、前記異方性エッチングを行う工程により生じた角部分を除去し、前記半導体ウェハを切断することを特徴とする。
【0008】
このように、半導体ウェハを切断する際に、等方性エッチング及び異方性エッチングを用いることにより、半導体ウェハの全面を一括してエッチングすることができるため、半導体チップの製造時間の短縮化を図ることができる。また、ダイシングブレードにより半導体ウェハを切断する場合のように、ダイシングブレードの幅に応じたダイシングライン幅を確保する必要がなく、当該ダイシングラインを狭くすることができる。このため、半導体ウェハに形成される半導体チップの高集積化を図ることができる。更に、半導体ウェハの半導体素子が形成された第1の面における切断部分と、該第1の面に対向する第2の面における切断部分に対し、等方性エッチングを行うことにより、当該第1の面と第2の面における外縁部分を、直角でない切り欠いた形状にすることができる。このため、ハンドリング時に当該外縁部分が欠けることを防止し、歩留まりの向上を図ることができる。
【0009】
また、本発明は請求項2に記載されるように、請求項1に記載の半導体チップ製造方法において、前記第1の面における切断部分に対し、等方性エッチングを行う場合に、前記第1の面上に、該第1の面における切断部分が露出するようにレジストを形成する工程を備えることを特徴とする。
【0010】
また、本発明は請求項3に記載されるように、請求項1又は2に記載の半導体チップ製造方法において、前記第2の面における切断部分に対し、等方性エッチングを行う場合に、前記第2の面上に、該第2の面における切断部分が露出するようにレジストを形成する工程を備えることを特徴とする。
【0011】
また、本発明は請求項4に記載されるように、請求項2又は3に記載の半導体チップ製造方法において、前記レジストは、角部を切り欠いた形状又は曲面とした形状であることを特徴とする。
【0012】
この場合には、半導体素子が形成された面と当該半導体素子が形成された面に対向する面との間の側面における外縁部分を、異方性エッチングにより、直角でない切り欠いた形状にすることができる。このため、ハンドリング時に当該外縁部分が欠けることを防止し、歩留まりの向上を図ることができる。
【0013】
また、本発明は請求項5に記載されるように、請求項1乃至4のいずれか一項に記載の半導体チップ製造方法により製造される半導体チップにおいて、前記半導体素子が形成された第1の面と、前記第1の面に対向する第2の面における外縁部分が切り欠いた形状であることを特徴とする。
【0015】
また、本発明は請求項6に記載されるように、請求項1乃至4のいずれか一項に記載の半導体チップ製造方法により製造される半導体チップにおいて、角部が切り欠いた形状又は曲面に形成されたことを特徴とする。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0017】
図1は、半導体チップの第1の製造工程を示す図である。図1に示す第1の製造工程では、半導体チップ製造装置は、シリコンを材料とする半導体ウェハ100における、半導体素子102が形成された面(素子形成面)に対向する面(非素子形成面)をテープ200に貼付して、当該半導体ウェハ100を固定する。
【0018】
更に、半導体チップ製造装置は、上面である素子形成面にレジスト膜を形成し、感光することにより、半導体ウェハ100の切断部分の上部にあるレジスト膜を除去する。具体的には、レジスト膜がポジ型の場合には、半導体チップ製造装置は、レジスト膜の上面に、残すべきレジスト膜が露出するように孔が形成されたマスクを配置し、上方から光を照射して、非照射部分のレジスト膜を溶解させる。一方、レジスト膜がネガ型の場合には、半導体チップ製造装置は、レジスト膜の上面に、除去すべきレジスト膜が露出するように形成されたマスクを配置し、上方から光を照射して、照射部分のレジスト膜を溶解させる。
【0019】
このように、半導体ウェハ100の切断部分の上部にあるレジスト膜を除去することにより、半導体ウェハ100の上部に、当該半導体ウェハ100の切断部分が露出するように、レジスト300が形成される。図2は、レジスト300の上面図である。同図に示すように、レジスト300は、四隅が曲線の形状を有する。レジスト膜がポジ型の場合には、マスクに形成される孔の四隅を曲線形状とすることにより、レジスト300の四隅を曲線の形状にすることができる。また、レジスト膜がネガ型の場合には、マスクの四隅を曲線形状とすることにより、レジスト300の四隅を曲線の形状にすることができる。
【0020】
図3は、半導体チップの第2の製造工程を示す図である。図3に示す第2の製造工程では、半導体チップ製造装置は、半導体ウェハ100の露出部分、即ち半導体チップ100の切断部分に対し、等方性エッチングを行う。具体的には、半導体チップ製造装置は、半導体ウェハ100を反応性ガスの雰囲気下に配置する。
【0021】
反応性ガスは、半導体ウェハ100の露出部分に吸着し、当該露出部分のシリコンと化学反応を起こす。この反応性ガスとシリコンとの化学反応は、全ての方向について同じ速度で進行する。また、化学反応により生成される物質は、揮発性である。このため、露出部分のシリコンは、レジスト300の下部も含めて、全ての方向について同じ速度で除去される。これにより、半導体ウェハ100には、側面から見た断面形状が皿状の溝110が形成される。
【0022】
溝110が所定の断面形状になった後、続いて第3の製造工程に移る。図4は、半導体チップの第3の製造工程を示す図である。図4に示す第3の製造工程では、半導体チップ製造装置は、半導体ウェハ100の露出部分、即ち半導体チップ100の切断部分に対し、異方性エッチングを行う。
【0023】
具体的には、半導体チップ製造装置は、上方から半導体ウェハ100の露出部分に向かって、イオンやプラズマを高速で打ち込む。露出部分のシリコンは、打ち込まれるイオンやプラズマによって弾き飛ばされて除去される。イオンやプラズマが打ち込まれる方向は、上方から半導体ウェハ100の露出部分に向かう方向である。このため、シリコンの除去は、半導体ウェハ100の上部から下部に向かう方向で進行し、上方から見た断面がレジスト300の外縁に沿った形状、即ち上面から見た交差部分の四隅が曲線形状の溝120が形成される。
【0024】
図5は、半導体チップの第4の製造工程を示す図である。図5に示す第4の製造工程では、半導体チップ製造装置は、半導体ウェハ100の素子形成面上に形成されたレジスト300を除去した後、当該半導体ウェハ100を裏返す。更に、半導体チップ製造装置は、半導体ウェハ100の下面となった素子形成面をテープ200に貼付して、当該半導体ウェハ100を固定する。
【0025】
更に、半導体チップ製造装置は、第1の製造工程と同様、上面である非素子形成面にレジスト膜を形成し、感光することにより、半導体ウェハ100の切断部分の上部にあるレジスト膜を除去する。半導体ウェハ100の切断部分の上部にあるレジスト膜が除去されることにより、レジスト301が形成される。レジスト301は、図2に示したレジスト300と同様、四隅が曲線の形状を有する。
【0026】
図6は、半導体チップの第5の製造工程を示す図である。図6に示す第5の製造工程では、半導体チップ製造装置は、半導体ウェハ100の露出部分、即ち半導体チップ100の切断部分に対し、等方性エッチングを行う。具体的な手順は、図4に示す第2の製造工程と同様であり、露出部分のシリコンは、レジスト301の下部も含めて全ての方向について同じ速度で除去され、側面から見た断面形状が皿状の溝130が形成される。当該溝130と溝110及び120が形成されることにより、半導体ウェハ100が切断され、半導体チップが形成される。
【0027】
図7は、半導体チップの斜視図、図8は、側面から見た断面図、図9は、上方から見た断面図である。これらの図に示すように、半導体チップ500の外縁部分は、直角でない切り欠いた形状を有する。
【0028】
上述した異方性エッチングや等方性エッチングを行う際は、例えば、反応性ガスとしてSF6を用い、当該反応性ガスの圧力や電極に印加する電圧の条件を変えてプラズマエッチングやスパッタエッチング等の等方性や異方性のドライエッチングを行うことにより、所望のエッチング形状を得ることができる。
【0029】
このように、本実施形態の半導体チップ製造方法では、等方性エッチング及び異方性エッチングを用いることにより、半導体ウェハ100の全面を一括してエッチングすることができるため、切断時間の短縮化、即ち半導体チップ500の製造時間の短縮化を図ることができる。また、ダイシングブレードにより半導体ウェハを切断する場合のように、ダイシングブレードの幅に応じたダイシングライン幅を確保する必要がなく、当該ダイシングラインを狭くすることができる。
このため、半導体ウェハ100に形成される半導体チップ500の高集積化を図ることができる。更に、半導体ウェハ100の素子形成面と非素子形成面における切断部分に対し、等方性エッチングを行うことにより、切断により生成される半導体チップ500の素子形成面と非素子形成面における外縁部分を、直角でない切り欠いた形状にすることができる。このため、ハンドリング時に当該外縁部分が欠けることを防止し、歩留まりの向上を図ることができる。また、半導体ウェハ100の素子形成面に形成されるレジスト300と、非素子形成面に形成されるレジスト301の四隅を切り欠いた形状として異方性エッチングを行うことにより、半導体チップ500の側面における外縁部分を、直角でない切り欠いた形状にすることができる。このため、ハンドリング時に当該外縁部分が欠けることを防止し、歩留まりの向上を図ることができる。
【0030】
なお、上述した実施形態では、半導体ウェハ100の素子形成面及び非素子形成面における切断部分に対し、等方性エッチングを行ったが、素子形成面及び非素子形成面の何れか一方における切断部分のみに対し、等方性エッチングを行うようにしても良い。この場合には、上述した図4に示す第3の製造工程において、半導体ウェハ10が切断されるまで異方性エッチングを行うようにすれば良い。ピックアップツールが半導体チップを拾い上げる際には、等方性エッチングが行われて外縁が切り欠いた形状になった面をつかむようにすることにより、ハンドリング時に当該外縁部分が欠けることを防止することができる。更に、素子形成面及び非素子形成面の何れか一方における切断部分のみに対し、等方性エッチングが行われるため、切断時間を更に短縮することが可能となる。
【0031】
【発明の効果】
上述の如く、本発明によれば、半導体ウェハを切断する際に、等方性エッチング及び異方性エッチングを用いることにより、半導体ウェハの全面を一括してエッチングすることができるため、半導体チップの製造時間の短縮化を図ることができる。また、ダイシングブレードにより半導体ウェハを切断する場合のように、ダイシングブレードの幅に応じたダイシングライン幅を確保する必要がなく、当該ダイシングラインを狭くすることができる。このため、半導体ウェハに形成される半導体チップの高集積化を図ることができる。更に、半導体ウェハの半導体素子が形成された第1の面における切断部分と、該第1の面に対向する第2の面における切断部分に対し、等方性エッチングを行うことにより、当該第1の面と第2の面における外縁部分を、直角でない切り欠いた形状にすることができる。このため、ハンドリング時に当該外縁部分が欠けることを防止し、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図1】半導体チップの第1の製造工程を示す図である。
【図2】レジストの上面図である。
【図3】半導体チップの第2の製造工程を示す図である。
【図4】半導体チップの第3の製造工程を示す図である。
【図5】半導体チップの第4の製造工程を示す図である。
【図6】半導体チップの第5の製造工程を示す図である。
【図7】半導体チップの斜視図である。
【図8】半導体チップの側面から見た断面図である。
【図9】半導体チップの上方から見た断面図である。
【符号の説明】
100 半導体ウェハ
102 半導体素子
110、120、130 溝
200 テープ
300 レジスト
400 半導体チップ
Claims (6)
- 半導体ウェハを所定の大きさに切断して半導体チップを製造する半導体チップ製造方法において、
最初に、前記半導体ウェハの半導体素子が形成された第1の面における切断部分に対し、等方性エッチングを行う工程と、
次いで、前記第1の面における前記等方性エッチングを行う工程によりエッチングされた半導体ウェハの切断部分に対し、異方性エッチングを行う工程と、
最後に、前記半導体ウェハの前記第1の面に対向する第2の面における切断部分に対し、等方性エッチングを行う工程とを備え、
最後の、前記第2の面における切断部分に対し、等方性エッチングを行う工程により、前記異方性エッチングを行う工程により生じた角部分を除去し、前記半導体ウェハを切断することを特徴とする半導体チップ製造方法。 - 請求項1に記載の半導体チップ製造方法において、
前記第1の面における切断部分に対し、等方性エッチングを行う場合に、前記第1の面上に、該第1の面における切断部分が露出するようにレジストを形成する工程を備えることを特徴とする半導体チップ製造方法。 - 請求項1又は2に記載の半導体チップ製造方法において、
前記第2の面における切断部分に対し、等方性エッチングを行う場合に、前記第2の面上に、該第2の面における切断部分が露出するようにレジストを形成する工程を備えることを特徴とする半導体チップ製造方法。 - 請求項2又は3に記載の半導体チップ製造方法において、
前記レジストは、角部を切り欠いた形状又は曲面とした形状であることを特徴とする半導体チップ製造方法。 - 請求項1乃至4のいずれか一項に記載の半導体チップ製造方法により製造される半導体チップにおいて、
前記半導体素子が形成された第1の面と、前記第1の面に対向する第2の面における外縁部分が切り欠いた形状であることを特徴とする半導体チップ。 - 請求項1乃至4のいずれか一項に記載の半導体チップ製造方法により製造される半導体チップにおいて、
角部が切り欠いた形状又は曲面に形成されたことを特徴とする半導体チップ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002256767A JP4579489B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体チップ製造方法及び半導体チップ |
US10/642,936 US7052975B2 (en) | 2002-09-02 | 2003-08-18 | Semiconductor chip and fabrication method thereof |
EP03255255A EP1394851A3 (en) | 2002-09-02 | 2003-08-22 | Semiconductor chip and fabrication method thereof |
TW092123437A TWI328838B (en) | 2002-09-02 | 2003-08-26 | Semiconductor chip and fabrication method thereof |
KR1020030060726A KR20040020827A (ko) | 2002-09-02 | 2003-09-01 | 반도체 칩 및 이의 제조 방법 |
CNB031557821A CN100355030C (zh) | 2002-09-02 | 2003-09-02 | 半导体芯片及其制造方法 |
US11/098,179 US20050200004A1 (en) | 2002-09-02 | 2005-04-04 | Semiconductor chip and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002256767A JP4579489B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体チップ製造方法及び半導体チップ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004095952A JP2004095952A (ja) | 2004-03-25 |
JP4579489B2 true JP4579489B2 (ja) | 2010-11-10 |
Family
ID=31492702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002256767A Expired - Fee Related JP4579489B2 (ja) | 2002-09-02 | 2002-09-02 | 半導体チップ製造方法及び半導体チップ |
Country Status (6)
Country | Link |
---|---|
US (2) | US7052975B2 (ja) |
EP (1) | EP1394851A3 (ja) |
JP (1) | JP4579489B2 (ja) |
KR (1) | KR20040020827A (ja) |
CN (1) | CN100355030C (ja) |
TW (1) | TWI328838B (ja) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6869870B2 (en) * | 1998-12-21 | 2005-03-22 | Megic Corporation | High performance system-on-chip discrete components using post passivation process |
JP4342832B2 (ja) * | 2003-05-16 | 2009-10-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7485094B2 (en) * | 2003-09-30 | 2009-02-03 | Smithmarks, Inc. | Methods of diagnosis using pulse volume measurement |
US7183137B2 (en) * | 2003-12-01 | 2007-02-27 | Taiwan Semiconductor Manufacturing Company | Method for dicing semiconductor wafers |
US7507638B2 (en) * | 2004-06-30 | 2009-03-24 | Freescale Semiconductor, Inc. | Ultra-thin die and method of fabricating same |
US7335576B2 (en) | 2004-10-08 | 2008-02-26 | Irvine Sensors Corp. | Method for precision integrated circuit die singulation using differential etch rates |
JP4349278B2 (ja) | 2004-12-24 | 2009-10-21 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US8383436B2 (en) * | 2005-01-24 | 2013-02-26 | Panasonic Corporation | Manufacturing method for semiconductor chips, and semiconductor chip |
JP4275096B2 (ja) * | 2005-04-14 | 2009-06-10 | パナソニック株式会社 | 半導体チップの製造方法 |
TWI267133B (en) * | 2005-06-03 | 2006-11-21 | Touch Micro System Tech | Method of segmenting a wafer |
CN100382281C (zh) * | 2005-06-14 | 2008-04-16 | 探微科技股份有限公司 | 晶片切割的方法 |
JP4544143B2 (ja) * | 2005-06-17 | 2010-09-15 | セイコーエプソン株式会社 | 半導体装置の製造方法、半導体装置、回路基板及び電子機器 |
EP1763075A1 (en) | 2005-09-13 | 2007-03-14 | Irvine Sensors Corporation | Method for precision integrated circuit DIE singulation using differential etch rates |
TWI556303B (zh) * | 2008-07-02 | 2016-11-01 | 台灣積體電路製造股份有限公司 | 分離晶圓基材上表層之複數個半導體元件晶粒方法 |
US20100015782A1 (en) * | 2008-07-18 | 2010-01-21 | Chen-Hua Yu | Wafer Dicing Methods |
JP5033737B2 (ja) * | 2008-08-18 | 2012-09-26 | 株式会社沖データ | 半導体装置の製造方法、および半導体製造装置 |
US8609512B2 (en) * | 2009-03-27 | 2013-12-17 | Electro Scientific Industries, Inc. | Method for laser singulation of chip scale packages on glass substrates |
US9165833B2 (en) * | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US8378458B2 (en) * | 2010-03-22 | 2013-02-19 | Advanced Micro Devices, Inc. | Semiconductor chip with a rounded corner |
US8637967B2 (en) * | 2010-11-15 | 2014-01-28 | Infineon Technologies Ag | Method for fabricating a semiconductor chip and semiconductor chip |
JP5486541B2 (ja) * | 2011-03-31 | 2014-05-07 | 浜松ホトニクス株式会社 | フォトダイオードアレイモジュール及びその製造方法 |
JP5591181B2 (ja) | 2011-05-19 | 2014-09-17 | パナソニック株式会社 | 半導体チップの製造方法 |
US8450188B1 (en) * | 2011-08-02 | 2013-05-28 | Micro Processing Technology, Inc. | Method of removing back metal from an etched semiconductor scribe street |
US8723314B2 (en) | 2012-02-29 | 2014-05-13 | Advanced Micro Devices, Inc. | Semiconductor workpiece with backside metallization and methods of dicing the same |
US9053952B2 (en) * | 2012-09-28 | 2015-06-09 | Apple Inc. | Silicon shaping |
JP5637330B1 (ja) * | 2013-07-01 | 2014-12-10 | 富士ゼロックス株式会社 | 半導体片の製造方法、半導体片を含む回路基板および画像形成装置 |
US20160148875A1 (en) * | 2013-08-08 | 2016-05-26 | Sharp Kabushiki Kaisha | Semiconductor element substrate, and method for producing same |
US20150147850A1 (en) * | 2013-11-25 | 2015-05-28 | Infineon Technologies Ag | Methods for processing a semiconductor workpiece |
JP6188589B2 (ja) * | 2014-01-16 | 2017-08-30 | 株式会社ディスコ | ウェーハの分割方法 |
JP2015133460A (ja) * | 2014-01-16 | 2015-07-23 | 株式会社ディスコ | ウェーハの分割方法 |
US9728518B2 (en) | 2014-04-01 | 2017-08-08 | Ati Technologies Ulc | Interconnect etch with polymer layer edge protection |
JP5862819B1 (ja) * | 2014-09-08 | 2016-02-16 | 富士ゼロックス株式会社 | 半導体片の製造方法およびエッチング条件の設計方法 |
US9589812B2 (en) | 2014-11-06 | 2017-03-07 | Fuji Xerox Co., Ltd. | Fabrication method of semiconductor piece |
JP5780351B1 (ja) * | 2014-11-06 | 2015-09-16 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
JP6395586B2 (ja) * | 2014-12-15 | 2018-09-26 | 株式会社ディスコ | 被加工物の分割方法 |
JP6524419B2 (ja) | 2016-02-04 | 2019-06-05 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
US10204893B2 (en) | 2016-05-19 | 2019-02-12 | Invensas Bonding Technologies, Inc. | Stacked dies and methods for forming bonded structures |
US20180182665A1 (en) | 2016-12-28 | 2018-06-28 | Invensas Bonding Technologies, Inc. | Processed Substrate |
CN106876333A (zh) * | 2017-03-28 | 2017-06-20 | 华进半导体封装先导技术研发中心有限公司 | 一种晶圆级封装结构的制备方法及晶圆级封装结构 |
US10879212B2 (en) | 2017-05-11 | 2020-12-29 | Invensas Bonding Technologies, Inc. | Processed stacked dies |
CN107895716B (zh) * | 2017-10-30 | 2019-01-15 | 长鑫存储技术有限公司 | 用于制造半导体芯片的方法及半导体封装构造 |
US11276676B2 (en) | 2018-05-15 | 2022-03-15 | Invensas Bonding Technologies, Inc. | Stacked devices and methods of fabrication |
WO2020010265A1 (en) | 2018-07-06 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Microelectronic assemblies |
WO2020010136A1 (en) | 2018-07-06 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Molded direct bonded and interconnected stack |
US10573558B1 (en) * | 2018-08-23 | 2020-02-25 | International Business Machines Corporation | Caterpillar trenches for efficient wafer dicing |
US20200075533A1 (en) | 2018-08-29 | 2020-03-05 | Invensas Bonding Technologies, Inc. | Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes |
US10957595B2 (en) * | 2018-10-16 | 2021-03-23 | Cerebras Systems Inc. | Systems and methods for precision fabrication of an orifice within an integrated circuit |
WO2020150159A1 (en) | 2019-01-14 | 2020-07-23 | Invensas Bonding Technologies, Inc. | Bonded structures |
US11296053B2 (en) | 2019-06-26 | 2022-04-05 | Invensas Bonding Technologies, Inc. | Direct bonded stack structures for increased reliability and improved yield in microelectronics |
US12080672B2 (en) | 2019-09-26 | 2024-09-03 | Adeia Semiconductor Bonding Technologies Inc. | Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive |
US11145530B2 (en) | 2019-11-08 | 2021-10-12 | Cerebras Systems Inc. | System and method for alignment of an integrated circuit |
GB201917988D0 (en) * | 2019-12-09 | 2020-01-22 | Spts Technologies Ltd | A semiconductor wafer dicing process |
US11631647B2 (en) | 2020-06-30 | 2023-04-18 | Adeia Semiconductor Bonding Technologies Inc. | Integrated device packages with integrated device die and dummy element |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3642597A (en) * | 1970-03-20 | 1972-02-15 | Gen Electric | Semiconductor passivating process |
US3838501A (en) * | 1973-02-09 | 1974-10-01 | Honeywell Inf Systems | Method in microcircuit package assembly providing nonabrasive, electrically passive edges on integrated circuit chips |
JPS586309B2 (ja) | 1980-04-03 | 1983-02-03 | 日本電気ホームエレクトロニクス株式会社 | 半導体装置の製造方法 |
US4325182A (en) | 1980-08-25 | 1982-04-20 | General Electric Company | Fast isolation diffusion |
CA1292502C (en) * | 1987-01-26 | 1991-11-26 | James Edward Anderson | Packaged solid state primary surge protector |
US4729971A (en) * | 1987-03-31 | 1988-03-08 | Microwave Semiconductor Corporation | Semiconductor wafer dicing techniques |
JP2644069B2 (ja) | 1990-07-09 | 1997-08-25 | 九州日本電気株式会社 | 半導体装置の製造方法 |
JPH0590404A (ja) * | 1991-09-26 | 1993-04-09 | Nec Corp | チツプ切削方法および装置 |
JPH05136261A (ja) * | 1991-11-15 | 1993-06-01 | Kawasaki Steel Corp | 半導体チツプ及びウエハのダイシング方法 |
JPH06232255A (ja) * | 1993-01-29 | 1994-08-19 | Disco Abrasive Syst Ltd | ウェーハのダイシング方法 |
JPH06275583A (ja) * | 1993-03-24 | 1994-09-30 | Disco Abrasive Syst Ltd | 面取り半導体チップ及びその面取り加工方法 |
JPH07142442A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH07335594A (ja) * | 1994-06-06 | 1995-12-22 | Murata Mfg Co Ltd | 半導体装置および半導体装置の面取り方法 |
JP3374880B2 (ja) | 1994-10-26 | 2003-02-10 | 三菱電機株式会社 | 半導体装置の製造方法、及び半導体装置 |
JPH0929472A (ja) | 1995-07-14 | 1997-02-04 | Hitachi Ltd | 割断方法、割断装置及びチップ材料 |
US5904546A (en) * | 1996-02-12 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for dicing semiconductor wafers |
US6498074B2 (en) * | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
US6448153B2 (en) * | 1996-10-29 | 2002-09-10 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
US5972781A (en) * | 1997-09-30 | 1999-10-26 | Siemens Aktiengesellschaft | Method for producing semiconductor chips |
JP2000164728A (ja) | 1998-11-30 | 2000-06-16 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
JP3597105B2 (ja) | 1999-04-21 | 2004-12-02 | シャープ株式会社 | プラズマ処理装置およびプラズマ処理方法 |
US6344161B1 (en) * | 2000-06-29 | 2002-02-05 | Advanced Micro Devices, Inc. | Device encapsulation process utilizing pre-cut slots in flexible film substrate |
JP3683179B2 (ja) * | 2000-12-26 | 2005-08-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US6556380B2 (en) * | 2001-04-10 | 2003-04-29 | Hitachi Global Storage Technologies Netherlands B.V. | Silicon sliders with trapezoidal shape and drie process for fabrication |
-
2002
- 2002-09-02 JP JP2002256767A patent/JP4579489B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-18 US US10/642,936 patent/US7052975B2/en not_active Expired - Lifetime
- 2003-08-22 EP EP03255255A patent/EP1394851A3/en not_active Ceased
- 2003-08-26 TW TW092123437A patent/TWI328838B/zh not_active IP Right Cessation
- 2003-09-01 KR KR1020030060726A patent/KR20040020827A/ko not_active Application Discontinuation
- 2003-09-02 CN CNB031557821A patent/CN100355030C/zh not_active Expired - Fee Related
-
2005
- 2005-04-04 US US11/098,179 patent/US20050200004A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20040043614A1 (en) | 2004-03-04 |
US7052975B2 (en) | 2006-05-30 |
US20050200004A1 (en) | 2005-09-15 |
EP1394851A2 (en) | 2004-03-03 |
KR20040020827A (ko) | 2004-03-09 |
CN1489186A (zh) | 2004-04-14 |
TWI328838B (en) | 2010-08-11 |
TW200419661A (en) | 2004-10-01 |
EP1394851A3 (en) | 2005-02-16 |
CN100355030C (zh) | 2007-12-12 |
JP2004095952A (ja) | 2004-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4579489B2 (ja) | 半導体チップ製造方法及び半導体チップ | |
US6803247B2 (en) | Method for dividing semiconductor wafer | |
JP4288229B2 (ja) | 半導体チップの製造方法 | |
KR100741864B1 (ko) | 반도체장치의 제조방법 | |
CA2209884C (en) | Method of separating wafers into individual die | |
JP3910843B2 (ja) | 半導体素子分離方法及び半導体素子分離装置 | |
US20040137700A1 (en) | Method for dividing semiconductor wafer | |
KR20010060165A (ko) | 반도체 웨이퍼 분할방법 | |
US20160042997A1 (en) | Semiconductor piece manufacturing method | |
JP2009099681A (ja) | 基板の個片化方法 | |
JP4338650B2 (ja) | 半導体チップの製造方法 | |
TW200507170A (en) | Method for asymmetric spacer formation | |
JP2004055684A (ja) | 半導体装置及びその製造方法 | |
JP2003197569A (ja) | 半導体チップの製造方法 | |
US5827756A (en) | Method of manufacturing semiconductor device | |
JP2008166445A (ja) | 半導体基板の切断方法 | |
JP2004221423A (ja) | 半導体装置の製造方法 | |
CN109979879B (zh) | 半导体芯片制造方法 | |
JP4046645B2 (ja) | 半導体デバイス及びその製造方法 | |
JPH0467650A (ja) | 半導体装置の製造方法 | |
JP2010166371A (ja) | 圧電デバイスの製造方法 | |
US7632735B2 (en) | Process for manufacturing silicon-on-insulator substrate | |
JPH02192753A (ja) | 化合物半導体基板の分割方法 | |
JPS6214440A (ja) | 半導体ウエハ及びその分割方法 | |
US10510870B2 (en) | Techniques for forming device having etch-resistant isolation oxide |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080805 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080903 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081008 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090306 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100826 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4579489 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |