CN106876333A - 一种晶圆级封装结构的制备方法及晶圆级封装结构 - Google Patents

一种晶圆级封装结构的制备方法及晶圆级封装结构 Download PDF

Info

Publication number
CN106876333A
CN106876333A CN201710193790.3A CN201710193790A CN106876333A CN 106876333 A CN106876333 A CN 106876333A CN 201710193790 A CN201710193790 A CN 201710193790A CN 106876333 A CN106876333 A CN 106876333A
Authority
CN
China
Prior art keywords
wafer
packaging structure
level packaging
preparation
wafer level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710193790.3A
Other languages
English (en)
Inventor
任玉龙
孙鹏
耿菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201710193790.3A priority Critical patent/CN106876333A/zh
Publication of CN106876333A publication Critical patent/CN106876333A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing

Abstract

本发明公开了一种晶圆级封装结构的制备方法及晶圆级封装结构，其中，晶圆级封装结构的制备方法包括：提供集成有多颗芯片的第一晶圆，其中，所述第一晶圆包括形成有多个凸点的正面以及相对于所述正面的背面，所述凸点与对应的芯片电连接；对所述第一晶圆进行临时键合；沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀，且至少刻蚀至键合界面；对所述第一晶圆进行解键合，形成单颗芯片。本发明可降低对切割道尺寸的要求，增加晶圆的有效芯片数量。

Description

一种晶圆级封装结构的制备方法及晶圆级封装结构
技术领域
本发明实施例涉及半导体封装技术领域，尤其涉及一种晶圆级封装结构的制备方法及晶圆级封装结构。
背景技术
随着半导体技术的发展以及消费电子市场的驱动，封装技术向更轻、更薄、体积更小、电热性能更优良的方向发展。芯片封装工艺由逐个芯片封装向晶圆级封装转变，而晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，简称晶圆级芯片封装，因具有高密度、体积小、可靠性高和电热性能优良等优点而正好满足封装工艺的要求而逐渐成为目前最先进也是最重要的封装形式之一。
由于封装芯片尺寸越来越小，因此，切割道尺寸也必须相应变小。然而，目前的机械切割所形成的切割道宽度在40μm以上，很难实现对具有密集凸点芯片的封装。
发明内容
有鉴于此，本发明的目的是提出一种晶圆级封装结构的制备方法及晶圆级封装结构，以降低对切割道尺寸的要求，增加晶圆的有效芯片数量。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种晶圆级封装结构的制备方法，其特征在于，包括：
提供集成有多颗芯片的第一晶圆，其中，所述第一晶圆包括形成有多个凸点的正面以及相对于所述正面的背面，所述凸点与对应的芯片电连接；
对所述第一晶圆进行临时键合；
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀，且至少刻蚀至键合界面；
对所述第一晶圆进行解键合，形成单颗芯片。
可选的，对所述第一晶圆进行临时键合，包括：
采用激光键合方式、机械键合方式或紫外键合方式，将所述第一晶圆承载至第二晶圆。
可选的，在沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀之前，还包括：
去除所述第一晶圆背面的部分材料，以使所述第一晶圆减薄至目标厚度。
可选的，所述目标厚度为50-300μm。
可选的，所述第一晶圆正面与所述凸点之间设置有氧化层，所述凸点正下方的氧化层区域开有凹槽，露出所述第一晶圆中的焊盘，所述凸点通过所述焊盘与对应的芯片电连接；
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀，包括：
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行第一次刻蚀，形成垂直直角沟槽；
沿所述垂直直角沟槽对所述第一晶圆进行第二次刻蚀，形成第一倒角并露出所述氧化层；
沿所述垂直直角沟槽对所述氧化层进行刻蚀，形成第二倒角，以在所述单颗芯片正面的四周形成倒角。
可选的，还包括：
所述垂直直角沟槽的开口宽度大于或等于7μm。
可选的，在对所述第一晶圆进行解键合之前，还包括：
在所述第一晶圆背面贴膜。
可选的，在对所述第一晶圆进行解键合之后，还包括：
对所述第一晶圆进行清洗和扩膜，以增加所述单颗芯片之间的距离。
可选的，所述凸点的材料包括Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In及其合金中的至少一种。
另一方面，本发明实施例提供了一种晶圆级封装结构，所述晶圆级封装结构根据上述一方面所述的晶圆级封装结构的制备方法制备。
本发明的有益效果是：本发明提供的晶圆级封装结构的制备方法及晶圆级封装结构，针对具有密集凸点芯片的晶圆级封装，先通过对集成有多个该种芯片的晶圆进行临时键合，为该晶圆提供足够的机械支撑力，防止晶圆在加工过程中发生碎裂和翘曲等；然后沿晶圆背面的切割道设定位置对上述晶圆进行刻蚀，且至少刻蚀至键合界面，使得晶圆上的各个芯片完全相互分离，且刻蚀工艺具有范围较宽的工艺窗口，因此可降低对切割道尺寸的要求，刻蚀出很窄的切割道，避免了现有的机械切割对凸点造成损坏，在对晶圆进行解键合后，很容易形成完好的单颗芯片，进而可实现更小尺寸的晶圆级芯片封装，增加晶圆的有效芯片数量。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例一提供的晶圆级封装结构的制备方法的流程示意图；
图2a-2d是本发明实施例一提供的晶圆级封装结构的制备方法各工艺流程对应的晶圆级封装结构的剖面示意图；
图3是本发明实施例二提供的晶圆级封装结构的制备方法的流程示意图；
图4a-4i是本发明实施例二提供的晶圆级封装结构的制备方法各工艺流程对应的晶圆级封装结构的剖面示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1是本发明实施例一提供的晶圆级封装结构的制备方法的流程示意图。该方法适用于制备具有密集凸点芯片的晶圆级封装结构的情况。如图1所示，该方法包括：
步骤110、提供集成有多颗芯片的第一晶圆。
其中，该第一晶圆包括形成有多个凸点的正面以及相对于正面的背面，凸点与对应的芯片电连接，凸点可以为导电金属，可选的，凸点的材料可包括Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In及其合金中的至少一种。
如图2a所示，第一晶圆10集成有多个芯片(图中未示出)，第一晶圆10正面设置有多个凸点20，凸点20与对应的芯片电连接，单颗芯片可对应多个凸点20，例如，单颗芯片具有多个电极(引脚)，每个凸点20与对应芯片的对应电极电连接。示例性的，可以通过电镀、印刷、植球、放球等工艺，然后进行回流工艺，制备得到凸点20。
步骤120、对第一晶圆进行临时键合。
本实施例中，对第一晶圆进行临时键合可包括：
采用激光键合方式、机械键合方式或紫外键合方式，将第一晶圆承载至第二晶圆。其中，第二晶圆作为承载晶圆，用于为第一晶圆提供机械支撑力。
示例性的，如图2b所示，在第一晶圆10正面或第二晶圆30与第一晶圆10相对的一面旋转涂覆一层键合粘合剂40，然后将两块晶圆转移至键合腔，并置于键合腔中央，提高温度后在真空中进行键合。
步骤130、沿第一晶圆背面的切割道设定位置对第一晶圆进行刻蚀，且至少刻蚀至键合界面。
其中，切割道设定位置位于第一晶圆上任意相邻的两个芯片之间，可以通过设置切割线确定切割道设定位置。
参考图2c，基于步骤120，沿第一晶圆10背面的切割道设定位置(图中未示出)对第一晶圆10进行刻蚀，直至露出键合粘合剂40，由此，可将各个芯片分割出来。具体的，在第一晶圆10背面涂覆一层光刻胶，经曝光显影，去除切割道设定位置处的光刻胶，利用干法刻蚀或湿法刻蚀在切割道设定位置刻蚀出第一垂直直角沟槽。由于刻蚀工艺具有范围较宽的工艺窗口，因此可刻蚀出很窄的切割道，避免了现有的机械切割对凸点造成损坏。
步骤140、对第一晶圆进行解键合，形成单颗芯片。
相应的，本实施例可采用激光解键合、机械解键合或紫外解键合，将第二晶圆从第一晶圆上剥离掉，以进行芯片与晶圆、芯片到芯片或芯片到电路板的键合；或者进行全晶圆永久键合至另一块器件晶圆。示例性的，如图2d所示，示出了解键合之后的两颗芯片1。
本发明实施例一提供的晶圆级封装结构的制备方法，针对具有密集凸点芯片的晶圆级封装，先通过对集成有多个该种芯片的晶圆进行临时键合，为该晶圆提供足够的机械支撑力，防止晶圆在加工过程中发生碎裂和翘曲等；然后沿晶圆背面的切割道设定位置对上述晶圆进行刻蚀，且至少刻蚀至键合界面，使得晶圆上的各个芯片完全相互分离，且刻蚀工艺具有范围较宽的工艺窗口，因此可降低对切割道尺寸的要求，刻蚀出很窄的切割道，避免了现有的机械切割对凸点造成损坏，在对晶圆进行解键合后，很容易形成完好的单颗芯片，进而可实现更小尺寸的晶圆级芯片封装，增加晶圆的有效芯片数量。
实施例二
图3是本发明实施例二提供的晶圆级封装结构的制备方法的流程示意图。本实施例以上述实施例为基础进行优化，在步骤沿第一晶圆背面的切割道设定位置对第一晶圆进行刻蚀之前，增加了步骤：去除第一晶圆背面的部分材料，以使第一晶圆减薄至目标厚度，以实现更轻、更薄以及体积更小的晶圆级芯片封装。
可选的，本实施例提供的第一晶圆正面与凸点之间设置有氧化层，凸点正下方的氧化层区域开有凹槽，露出所述第一晶圆中的焊盘，凸点通过焊盘与对应的芯片电连接。进而，步骤沿第一晶圆背面的切割道设定位置对第一晶圆进行刻蚀可优化为：
沿第一晶圆背面的切割道设定位置对第一晶圆进行第一次刻蚀，形成垂直直角沟槽；
沿垂直直角沟槽对第一晶圆进行第二次刻蚀，形成第一倒角并露出氧化层；
沿垂直直角沟槽对氧化层进行两次刻蚀，形成第二倒角，以在单颗芯片正面的四周形成倒角。由此，可降低芯片正面四个角上应力的集中。
可选的，本实施例在对第一晶圆进行解键合之前，增加了步骤：在第一晶圆背面贴膜。由此，可避免解键合之后各芯片散落，防止芯片损坏。
另外，本实施例在对第一晶圆进行解键合之后，还可包括：对第一晶圆进行清洗和扩膜，以增加单颗芯片之间的距离。由此，可便于拿取芯片以及对芯片进行检测，避免碰伤相邻的芯片。
相应的，如图3所示，本实施例提供的晶圆级封装结构的制备方法可包括：
步骤210、提供集成有多颗芯片的第一晶圆。
其中，该第一晶圆包括形成有多个凸点的正面以及相对于正面的背面，凸点与对应的芯片电连接，凸点可以为导电金属，可选的，凸点的材料可包括Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In及其合金中的至少一种。
如图4a所示，第一晶圆10集成有多个芯片(图中未示出)，第一晶圆10正面设置有多个凸点20，第一晶圆10正面与凸点20之间设置有氧化层60，凸点20正下方的氧化层区域开有凹槽(图中未示出)，露出所述第一晶圆中的焊盘(图中未示出)，凸点20通过焊盘与对应的芯片电连接。示例性的，可以通过电镀、印刷、植球、放球等工艺，然后进行回流工艺，制备得到凸点20。其中，单颗芯片可对应多个凸点20，例如，单颗芯片具有多个电极(引脚)，每个凸点20与对应芯片的对应电极电连接。上述焊盘可为单层或多层金属，其材料可以为Ti，W，Al，Cu，Ni，Pt，Ag以及Au中的任意一种或者多种的合金。
步骤220、对第一晶圆进行临时键合。
本实施例中，对第一晶圆进行临时键合可包括：
采用激光键合方式、机械键合方式或紫外键合方式，将第一晶圆承载至第二晶圆。其中，第二晶圆作为承载晶圆，用于为第一晶圆提供机械支撑力。
示例性的，如图4b所示，在氧化层60上或第二晶圆30与第一晶圆10相对的一面旋转涂覆一层键合粘合剂40，然后将两块晶圆转移至键合腔，并置于键合腔中央，提高温度后在真空中进行键合。
步骤230、去除第一晶圆背面的部分材料，以使第一晶圆减薄至目标厚度。
示例性的，参考图4c，可采用研磨工艺去除第一晶圆10背面的部分材料，以使第一晶圆10减薄至目标厚度。其中，目标厚度可以为50-300μm。
步骤240、沿第一晶圆背面的切割道设定位置对第一晶圆进行第一次刻蚀，形成垂直直角沟槽。
其中，切割道设定位置位于第一晶圆上任意相邻的两个芯片之间，可以通过设置切割线确定切割道设定位置。
参考图4d，沿第一晶圆10背面的切割道设定位置(图中未示出)对第一晶圆10进行部分刻蚀，形成第二垂直直角沟槽51。具体的，在第一晶圆10背面涂覆一层光刻胶，经曝光显影，去除切割道设定位置处的光刻胶，利用干法刻蚀或湿法刻蚀在切割道设定位置刻蚀出第二垂直直角沟槽。由于刻蚀工艺具有范围较宽的工艺窗口，因此可刻蚀出很窄的切割道，避免了现有的机械切割对凸点造成损坏。其中，第二垂直直角沟槽51的开口宽度大于或等于7μm，可选的，本实施例的第二垂直直角沟槽51的开口宽度可小至7μm。
步骤250、沿垂直直角沟槽对第一晶圆进行第二次刻蚀，形成第一倒角并露出氧化层。
如图4e所示，沿第二垂直直角沟槽51对第一晶圆10进行第二次刻蚀，形成第一倒角71并露出氧化层60。示例性的，在对第一晶圆10进行第一次刻蚀后，以氧化层60为刻蚀截止面，对第一晶圆10进行过刻蚀，形成第一倒角71。
步骤260、沿垂直直角沟槽对氧化层进行刻蚀，形成第二倒角。
如图4f所示，以键合界面为刻蚀截止面，沿第二垂直直角沟槽51对氧化层60进行过刻蚀，形成第二倒角72。
步骤270、在第一晶圆背面贴膜。
如图4g所示，在第一晶圆10背面贴膜80，避免解键合之后各芯片散落，防止芯片损坏。
步骤280、对第一晶圆进行解键合，形成单颗芯片。
相应的，本实施例可采用激光解键合方式、机械解键合方式或紫外解键合方式，将第二晶圆从第一晶圆上剥离掉，以进行芯片与晶圆、芯片到芯片或芯片到电路板的键合；或者进行全晶圆永久键合至另一块器件晶圆。示例性的，如图4h所示，示出了解键合之后的两颗芯片1，其中，第一倒角71和第二倒角72构成了芯片的倒角70，可降低芯片正面四个角上应力的集中。
步骤290、对第一晶圆进行清洗和扩膜，以增加单颗芯片之间的距离。
如图4i所示，在对第一晶圆进行解键合后，对第一晶圆进行清洗和扩膜，以增加单颗芯片1之间的距离，从而便于拿取芯片以及对芯片进行检测，避免碰伤相邻的芯片。
本发明实施例二提供的晶圆级封装结构的制备方法，针对具有密集凸点芯片的晶圆级封装，先通过对集成有多个该种芯片的晶圆进行临时键合，为该晶圆提供足够的机械支撑力，防止晶圆在加工过程中发生碎裂和翘曲等；然后沿晶圆背面的切割道设定位置对上述晶圆进行刻蚀，且至少刻蚀至键合界面，使得晶圆上的各个芯片完全相互分离，且刻蚀工艺具有范围较宽的工艺窗口，因此可降低对切割道尺寸的要求，刻蚀出很窄的切割道，避免了现有的机械切割对凸点造成损坏，在对晶圆进行解键合后，很容易形成完好的单颗芯片，进而可实现更小尺寸的晶圆级芯片封装，增加晶圆的有效芯片数量。另外，去除第一晶圆背面的部分材料，可实现更轻、更薄以及体积更小的晶圆级芯片封装；在单颗芯片正面的四周形成倒角，可降低芯片正面四个角上应力的集中；在第一晶圆背面贴膜，可避免解键合之后各芯片散落，防止芯片损坏；对第一晶圆进行清洗和扩膜，以增加单颗芯片之间的距离，可便于拿取芯片以及对芯片进行检测，避免碰伤相邻的芯片。
实施例三
本发明实施例三提供了一种晶圆级封装结构，该晶圆级封装结构可根据上述实施例提供的晶圆级封装结构的制备方法制备。
本实施例提供的晶圆级封装结构采用上述实施例所述的晶圆级封装结构的制备方法制备得到，具备相应的功能与有益效果，此处不再赘述。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种晶圆级封装结构的制备方法，其特征在于，包括：
提供集成有多颗芯片的第一晶圆，其中，所述第一晶圆包括形成有多个凸点的正面以及相对于所述正面的背面，所述凸点与对应的芯片电连接；
对所述第一晶圆进行临时键合；
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀，且至少刻蚀至键合界面；
对所述第一晶圆进行解键合，形成单颗芯片。
2.根据权利要求1所述的晶圆级封装结构的制备方法，其特征在于，对所述第一晶圆进行临时键合，包括：
采用激光键合方式、机械键合方式或紫外键合方式，将所述第一晶圆承载至第二晶圆。
3.根据权利要求1所述的晶圆级封装结构的制备方法，其特征在于，在沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀之前，还包括：
去除所述第一晶圆背面的部分材料，以使所述第一晶圆减薄至目标厚度。
4.根据权利要求3所述的晶圆级封装结构的制备方法，其特征在于，所述目标厚度为50-300μm。
5.根据权利要求1所述的晶圆级封装结构的制备方法，其特征在于，所述第一晶圆正面与所述凸点之间设置有氧化层，所述凸点正下方的氧化层区域开有凹槽，露出所述第一晶圆中的焊盘，所述凸点通过所述焊盘与对应的芯片电连接；
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行刻蚀，包括：
沿所述第一晶圆背面的切割道设定位置对所述第一晶圆进行第一次刻蚀，形成垂直直角沟槽；
沿所述垂直直角沟槽对所述第一晶圆进行第二次刻蚀，形成第一倒角并露出所述氧化层；
沿所述垂直直角沟槽对所述氧化层进行刻蚀，形成第二倒角，以在所述单颗芯片正面的四周形成倒角。
6.根据权利要求5所述的晶圆级封装结构的制备方法，其特征在于，还包括：
所述垂直直角沟槽的开口宽度大于或等于7μm。
7.根据权利要求1所述的晶圆级封装结构的制备方法，其特征在于，在对所述第一晶圆进行解键合之前，还包括：
在所述第一晶圆背面贴膜。
8.根据权利要求7所述的晶圆级封装结构的制备方法，其特征在于，在对所述第一晶圆进行解键合之后，还包括：
对所述第一晶圆进行清洗和扩膜，以增加所述单颗芯片之间的距离。
9.根据权利要求1-8任一项所述的晶圆级封装结构的制备方法，其特征在于，所述凸点的材料包括Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In及其合金中的至少一种。
10.一种晶圆级封装结构，其特征在于，所述晶圆级封装结构根据权利要求1-9任一项所述的晶圆级封装结构的制备方法制备。
CN201710193790.3A 2017-03-28 2017-03-28 一种晶圆级封装结构的制备方法及晶圆级封装结构 Pending CN106876333A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710193790.3A CN106876333A (zh) 2017-03-28 2017-03-28 一种晶圆级封装结构的制备方法及晶圆级封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710193790.3A CN106876333A (zh) 2017-03-28 2017-03-28 一种晶圆级封装结构的制备方法及晶圆级封装结构

Publications (1)

Publication Number Publication Date
CN106876333A true CN106876333A (zh) 2017-06-20

Family

ID=59159625

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710193790.3A Pending CN106876333A (zh) 2017-03-28 2017-03-28 一种晶圆级封装结构的制备方法及晶圆级封装结构

Country Status (1)

Country Link
CN (1) CN106876333A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564857A (zh) * 2017-08-10 2018-01-09 华进半导体封装先导技术研发中心有限公司 晶圆级切割方法、封装方法及封装结构
CN110504934A (zh) * 2019-08-28 2019-11-26 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
CN110854070A (zh) * 2019-11-19 2020-02-28 华天科技（昆山）电子有限公司 半导体器件及其封装方法
CN111128979A (zh) * 2019-11-22 2020-05-08 中国电子科技集团公司第十三研究所 一种晶圆级的3d芯片制备方法
CN113764288A (zh) * 2021-08-02 2021-12-07 苏州通富超威半导体有限公司 一种芯片封装方法及封装结构
CN114628241A (zh) * 2020-12-10 2022-06-14 武汉新芯集成电路制造有限公司 芯片键合方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
JPH07335594A (ja) * 1994-06-06 1995-12-22 Murata Mfg Co Ltd 半導体装置および半導体装置の面取り方法
CN1489186A (zh) * 2002-09-02 2004-04-14 �¹������ҵ��ʽ���� 半导体芯片及其制造方法
US20050040498A1 (en) * 2001-11-30 2005-02-24 Rajen Dias Backside metallization on microelectronic dice having beveled sides for effective thermal contact with heat dissipation devices
CN101388367A (zh) * 2007-09-13 2009-03-18 海华科技股份有限公司 晶圆级封装方法及其封装结构
CN103295893A (zh) * 2013-05-29 2013-09-11 华进半导体封装先导技术研发中心有限公司 一种晶圆级微组装工艺
JP2015133460A (ja) * 2014-01-16 2015-07-23 株式会社ディスコ ウェーハの分割方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
JPH07335594A (ja) * 1994-06-06 1995-12-22 Murata Mfg Co Ltd 半導体装置および半導体装置の面取り方法
US20050040498A1 (en) * 2001-11-30 2005-02-24 Rajen Dias Backside metallization on microelectronic dice having beveled sides for effective thermal contact with heat dissipation devices
CN1489186A (zh) * 2002-09-02 2004-04-14 �¹������ҵ��ʽ���� 半导体芯片及其制造方法
CN101388367A (zh) * 2007-09-13 2009-03-18 海华科技股份有限公司 晶圆级封装方法及其封装结构
CN103295893A (zh) * 2013-05-29 2013-09-11 华进半导体封装先导技术研发中心有限公司 一种晶圆级微组装工艺
JP2015133460A (ja) * 2014-01-16 2015-07-23 株式会社ディスコ ウェーハの分割方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564857A (zh) * 2017-08-10 2018-01-09 华进半导体封装先导技术研发中心有限公司 晶圆级切割方法、封装方法及封装结构
CN107564857B (zh) * 2017-08-10 2019-11-12 华进半导体封装先导技术研发中心有限公司 晶圆级切割方法、封装方法及封装结构
CN110504934A (zh) * 2019-08-28 2019-11-26 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
CN110504934B (zh) * 2019-08-28 2020-04-07 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
CN110854070A (zh) * 2019-11-19 2020-02-28 华天科技（昆山）电子有限公司 半导体器件及其封装方法
CN111128979A (zh) * 2019-11-22 2020-05-08 中国电子科技集团公司第十三研究所 一种晶圆级的3d芯片制备方法
CN111128979B (zh) * 2019-11-22 2022-08-16 中国电子科技集团公司第十三研究所 一种晶圆级的3d芯片制备方法
CN114628241A (zh) * 2020-12-10 2022-06-14 武汉新芯集成电路制造有限公司 芯片键合方法
CN113764288A (zh) * 2021-08-02 2021-12-07 苏州通富超威半导体有限公司 一种芯片封装方法及封装结构

Similar Documents

Publication Publication Date Title
CN106876333A (zh) 一种晶圆级封装结构的制备方法及晶圆级封装结构
JP4994607B2 (ja) ウエハレベルチップスケールパッケージ製造方法
KR100575591B1 (ko) 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
US5185292A (en) Process for forming extremely thin edge-connectable integrated circuit structure
US20030143819A1 (en) Method of producing semiconductor chips with a chip edge guard, in particular for wafer level packaging chips
JP3621093B2 (ja) 集積回路装置を製造するための方法及び装置
TWI324800B (en) Method for manufacturing semiconductor device
CN108597998A (zh) 晶圆级系统封装方法及封装结构
CN103035571B (zh) 用于半导体器件的测试方法
TWI546907B (zh) Semiconductor device and manufacturing method thereof
JP2004031526A (ja) ３族窒化物系化合物半導体素子の製造方法
CN103839910B (zh) 包括芯片载体的半导体器件组件、半导体晶片和制造半导体器件的方法
TW200425245A (en) Semiconductor device and method of manufacturing same
TWI376739B (en) Method of wafer-level segmenting capable of protecting contact pad
US8969175B2 (en) Method for producing singulated semiconductor devices
CN104637878B (zh) 超窄节距的晶圆级封装切割方法
JP4411695B2 (ja) 窒化物半導体発光素子
CN106415817A (zh) 用于晶片级封装的切割方法和具有适于晶片级封装的切割结构的半导体芯片
CN105551945B (zh) 晶圆键合工艺中减小界面应力的方法
JPWO2003028072A1 (ja) 半導体装置の製造方法
CN108206169A (zh) 包含在裸芯边缘处的裸芯接合垫的半导体装置
JP2007116141A (ja) Ｗｌｐのパッケージ分離方法
US20230230936A1 (en) Wafer and method of making, and semiconductor device
JP2006012914A (ja) 集積回路チップの製造方法及び半導体装置
CN111490007A (zh) 背面金属光刻法图案化管芯切割系统和相关方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170620