CN114628241A - 芯片键合方法 - Google Patents

芯片键合方法 Download PDF

Info

Publication number
CN114628241A
CN114628241A CN202011473320.0A CN202011473320A CN114628241A CN 114628241 A CN114628241 A CN 114628241A CN 202011473320 A CN202011473320 A CN 202011473320A CN 114628241 A CN114628241 A CN 114628241A
Authority
CN
China
Prior art keywords
bonding
wafer
device wafer
hybrid
glue
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011473320.0A
Other languages
English (en)
Inventor
郭万里
刘天建
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202011473320.0A priority Critical patent/CN114628241A/zh
Priority to PCT/CN2021/077987 priority patent/WO2022121119A1/zh
Priority to US18/256,026 priority patent/US20240063174A1/en
Publication of CN114628241A publication Critical patent/CN114628241A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明提供了一种芯片键合方法，通过在器件晶圆的正面临时键合第一载片晶圆，可以在器件晶圆的背面形成背连线结构，以将器件晶圆中的互连结构从器件晶圆的背部引出，通过在器件晶圆的背面键合第二载片晶圆，可以将第一载片晶圆解键合，在将器件晶圆与第二载片晶圆解键合后先保留第二键合胶，第二键合胶可以在后续对器件晶圆进行划片时保护器件晶圆的背面，防止划片过程中产生的颗粒物或刻蚀副产物附着在器件晶圆的背面上，后续去除第二键合胶时可同步去除第二键合胶上的颗粒物或刻蚀副产物，保证了划片后产生的单个芯片的背面的洁净度，可提高将芯片的背面键合至目标晶圆上的键合效果。

Description

芯片键合方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片键合方法。
背景技术
随着半导体技术进入后摩尔时代，为满足高集成度和高性能的需求，芯片结构向着三维方向发展。其中，通过键合技术实现“异质混合”是“超摩尔定律”的重要技术之一，键合工艺能够将不同工艺节点制程的芯片进行高密度的互连，实现更小尺寸、更高性能和更低功耗的系统级集成。现有的键合方式通常有晶圆与晶圆的键合(W2W)、芯片与芯片的键合(C2C)和芯片与晶圆的键合(C2W)。由于C2W可以剔除不良芯片且产率较高，因此受到全球半导体巨头的青睐。
C2W可以利用单纯的金属键合工艺或键合强度更高的混合键合工艺来实现，由于混合键合技术具有更高的I/O连接密度及更好的散热性能，从而得到了广泛的应用，混合键合技术对芯片表面的洁净度要求极高，但是目前对晶圆进行划片形成单个芯片的步骤通常是先用砂轮划到晶圆的衬底上，再利用刻蚀工艺刻蚀衬底从而完成划片，砂轮切割时产生的颗粒物及刻蚀工艺产生的刻蚀副产物容易附着在芯片的表面且难以去除，从而导致芯片表面的洁净度降低，进而导致混合键合效果不佳。
发明内容
本发明的目的在于提供一种芯片键合方法，能够保证芯片表面的洁净度，提高键合效果。
为了达到上述目的，本发明提供了一种芯片键合方法，包括：
提供器件晶圆，在所述器件晶圆的正面涂布第一键合胶并临时键合第一载片晶圆；
在所述器件晶圆的背面形成第一混合键合结构；
在所述第一混合键合结构上涂布第二键合胶并临时键合第二载片晶圆；
将所述器件晶圆与所述第一载片晶圆解键合且去除所述第一键合胶，并在所述器件晶圆的正面贴附粘性膜；
将所述器件晶圆与所述第二载片晶圆解键合并保留所述第二键合胶；
从所述器件晶圆的背面对所述器件晶圆进行划片以形成多个单个芯片；以及，
去除所述第二键合胶，并提供目标晶圆，所述目标晶圆的表面形成有第二混合键合结构，利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上。
可选的，在所述器件晶圆的正面涂布所述第一键合胶之前，对所述器件晶圆中的每个芯片进行测试，以标记出合格芯片；
和/或，去除所述第一键合胶之后以及在所述器件晶圆的正面贴附粘所述粘性膜之前，对所述器件晶圆中的每个芯片进行测试，以标记出合格芯片。
可选的，在所述器件晶圆的背面形成所述第一混合键合结构之前，还在所述器件晶圆的背面形成背连线结构，所述背连线结构与所述器件晶圆中的互连结构电连接，所述背连线结构包括硅通孔及焊垫。
可选的，所述器件晶圆包括衬底及位于所述衬底上的介质层，所述器件晶圆的互连结构形成于所述介质层中，从所述器件晶圆的背面对所述器件晶圆进行划片以形成单个芯片的步骤包括：
利用切割工艺从所述器件晶圆的背面至少切割所述第二键合胶及所述第一混合键合结构，以形成横纵分布的第一切割道，所述第一切割道露出所述衬底的表面或延伸至所述衬底内；以及，
利用刻蚀工艺沿所述第一切割道向下刻蚀直至至少贯穿所述衬底，以将相邻的芯片完全分离。
可选的，利用刻蚀工艺沿所述第一切割道向下刻蚀直至贯穿所述衬底之后，利用刻蚀工艺和/或切割工艺穿透所述介质层，以将相邻的芯片完全分离；
或者，形成横纵分布的所述第一切割道之前，还预先在所述介质层中形成第二切割道，所述第二切割道至少贯穿所述介质层并定义出单个芯片，且所述第一切割道与所述第二切割道一一对应，利用刻蚀工艺沿所述第一切割道向下刻蚀直至相对应的第二切割道和第一切割道连通，以分离相邻的芯片。
可选的，去除所述第二键合胶之后，还对所述粘性膜进行扩膜，以使相邻的芯片之间的间距增大。
可选的，所述第一混合键合结构及所述第二混合键合结构均包括绝缘键合层及导电键合垫，所述导电键合垫位于所述绝缘键合层中，所述第一混合键合结构的导电键合垫与所述背连线结构电连接，所述第二混合键合结构的导电键合垫与所述目标晶圆中的互连结构电连接。
可选的，在去除所述第二键合胶之后以及利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上之前：
利用等离子体工艺激活所述第一混合键合结构和/或所述第二混合键合结构的绝缘键合层。
可选的，所述第一混合键合结构的导电键合垫的材料包括铜，在所述器件晶圆的背面形成所述第一混合键合结构之后至在所述第一混合键合结构上涂布所述第二键合胶之前的间隔时间为第一等待时间，去除所述第二键合胶之后至利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上之前的间隔时间为第二等待时间，所述第一等待时间与所述第二等待时间的总和小于或等于24小时。
可选的，所述器件晶圆及所述目标晶圆均完成了再布线工艺及铝垫工艺。
在本发明提供的芯片键合方法具有如下有益效果：
1)通过在器件晶圆的正面临时键合第一载片晶圆，可以在器件晶圆的背面形成背连线结构，以将器件晶圆中的互连结构从器件晶圆的背部引出，通过在器件晶圆的背面键合第二载片晶圆，可以将第一载片晶圆解键合，在将器件晶圆与第二载片晶圆解键合后先保留第二键合胶，第二键合胶可以在后续对器件晶圆进行划片时保护器件晶圆的背面，防止划片过程中产生的颗粒物或刻蚀副产物附着在器件晶圆的背面上，后续去除第二键合胶时可同步去除第二键合胶上的颗粒物或刻蚀副产物，保证了划片后产生的单个芯片的背面的洁净度，可提高将芯片的背面键合至目标晶圆上的键合效果；
2)在对器件晶圆的进行划片的过程中，器件晶圆的正面保留的第二键合胶可以充当光阻，胶材通常对刻蚀衬底的刻蚀剂具有较大的刻蚀选择性，可以保护器件晶圆的正面不被刻蚀工艺损伤，无需额外涂布光阻并曝光，简化了制备流程，提高了制备效率；
3)将第一载片晶圆解键合时需要涂布第二键合胶并键合第二载片晶圆，利用第二键合胶保护器件晶圆的背面不会额外增加工艺步骤及工艺复杂度；
4)第一混合键合结构的导电键合垫的材料通常是铜，而铜容易氧化从而导致键合效果下降，将器件晶圆与第二载片晶圆解键合后先保留第二键合胶可以在一定程度上防止第一混合键合结构的导电键合垫被氧化，提高了键合效果；
5)在器件晶圆的背面形成第一混合键合结构之后至在第一混合键合结构上涂布第二键合胶之前的间隔时间为第一等待时间，去除第二键合胶之后至利用第一混合键合结构及第二混合键合结构将合格芯片的背面键合至目标晶圆上之前的间隔时间为第二等待时间，在第一等待时间及第二等待时间内，第一混合键合结构的导电键合垫会直接接触空气，将第一等待时间与第二等待时间的总和设置为小于或等于24小时，从而进一步防止第一混合键合结构的导电键合垫被氧化；
6)相较于在器件晶圆完成之后测试并标记出合格芯片，去除第一键合胶之后再测试并标记出合格芯片可以剔除在键合第一载片晶圆的过程中以及形成背连线结构的过程中形成的不良芯片，提高形成的键合片的良率；
7)在去除第二键合胶之后，将合格芯片的背面键合至目标晶圆上之前，可以利用等离子体工艺激活第一混合键合结构和/或第二混合键合结构的绝缘键合层，从而增强了绝缘键合层的键合力，在常温常压下即可将合格芯片与目标晶圆进行预键合，降低了对键合工艺的要求，扩宽了工艺窗口。
附图说明
图1为本发明实施例提供的芯片键合方法的流程图；
图2a～图13为本发明实施例提供的芯片键合方法的相应步骤对应的结构示意图；
其中，附图标记为：
100-器件晶圆；100a-器件晶圆的正面；100b-器件晶圆的背面；110-第一衬底；120-第一混合键合结构；122-第一绝缘键合层；121-第一导电键合垫；130-第一互连结构；140-背连线结构；150-第一介质层；
200-目标晶圆；200a-目标晶圆的正面；200b-目标晶圆的背面；210-第二衬底；220-第二混合键合结构；222-第二绝缘键合层；221-第二导电键合垫；230-第二互连结构；250-第二介质层；
310-第一载片晶圆；320-第二载片晶圆；410-第一键合胶；420-第二键合胶；500-粘性膜；100c-芯片；100d-器件晶圆的合格芯片。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的芯片键合方法的流程图。如图1所示，所述芯片键合方法包括：
步骤S100：提供器件晶圆，在所述器件晶圆的正面涂布第一键合胶并临时键合第一载片晶圆；
步骤S200：在所述器件晶圆的背面形成第一混合键合结构；
步骤S300：在所述第一混合键合结构上涂布第二键合胶并临时键合第二载片晶圆；
步骤S400：将所述器件晶圆与所述第一载片晶圆解键合且去除所述第一键合胶，并在所述器件晶圆的正面贴附粘性膜；
步骤S500：将所述器件晶圆与所述第二载片晶圆解键合并保留所述第二键合胶；
步骤S600：从所述器件晶圆的背面对所述器件晶圆进行划片以形成多个单个芯片；
步骤S700：去除所述第二键合胶，并提供目标晶圆，所述目标晶圆的正面形成有第二混合键合结构，利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上。
具体而言，请参阅图2a～图13，其为所述芯片键合方法的相应步骤对应的结构示意图，接下来，将结合图2a～图13对本实施例提供的芯片键合方法进行详细说明。
首先，请参阅图2a，执行步骤S100，提供器件晶圆100，所述器件晶圆100包括第一衬底110，所述第一衬底110中形成有第一器件结构，所述第一衬底110上形成有与所述第一器件结构电连接的第一互连结构130，所述第一互连结构130位于第一介质层150中，所述第一介质层150可以包括多层，例如可以包括层间介质层和金属间介质层，以使所述第一互连结构130被介质材料包裹，所述第一器件结构可以为MOS器件、传感器件、存储器件和/或其他无源器件。
所述第一互连结构130可以包括多层(图2a中示意性的用一层来替代)，不同层之间可以通过接触插塞、连线层和/或过孔等电连接件实现互连，所述第一互连结构130可以为金属材料制成，例如可以为钨、铝或铜等。
所述器件晶圆100具有正面100a及背面100b，所述器件晶圆100的正面100a是对应形成有所述第一互连结构130的一面，所述器件晶圆100的背面100b是与所述器件晶圆100的正面100a相对的一面。为了便于后续键合，本实施例中，所述器件晶圆100的正面100a完成了再布线工艺及铝垫工艺，如此一来，所述器件晶圆100的正面100a已经制作出了铝焊垫，铝焊垫可以将器件晶圆100中的电信号引出，便于进行测试。
进一步地，采用砂轮预先切割所述器件晶圆100的正面100a，以在所述第一介质层150中形成横纵分布的第二切割道，所述第二切割道至少贯穿所述第一介质层150并停留在所述第一衬底110上或者延伸至所述第一衬底110内，相邻的所述第二切割道可以预先定义出所述器件晶圆100中的多个单个芯片。
请参阅图3，在所述器件晶圆100的正面100a涂布第一键合胶410，并利用所述第一键合胶410在所述器件晶圆100的正面100a临时键合上第一载片晶圆310。所述第一载片晶圆310可以为单层晶圆的支撑载体，仅起到承载作用，所以其可以是没有进行器件加工工艺的衬底，例如可以为硅衬底，也可以为玻璃衬底或其它材料的支撑衬底，利用所述第一键合胶410实现所述第一载片晶圆310与所述器件晶圆100的临时键合，使得所述器件晶圆100稳定附着在所述第一载片晶圆310上，以利于后续的背连线结构及混合键合结构的形成。
请参阅图4，执行步骤S200，可以对所述器件晶圆100的背面100b进行减薄，具体而言，对所述第一衬底110进行研磨工艺，从而使得所述第一衬底110的厚度变薄，从而在后续的背连线结构的制备过程中无需在所述第一衬底110中刻蚀出较深的硅通孔并且无需在硅通孔中填充大量的金属材料。
请继续参阅图4，以所述第一载片晶圆310为支撑，在所述器件晶圆100的背面100b形成背连线结构140，所述背连线结构140与所述第一互连结构130电连接，从而将所述第一互连结构130引出。具体而言，所述背连线结构140的形成步骤可以是：在所述器件晶圆100的背面100b沉积介质层(图中未示出)，例如可以为氧化硅，而后在介质层上形成掩模层(图中未示出)，该掩模层可以为光敏刻蚀剂层，可然后利用光刻技术在掩模层中形成刻蚀图案，而后，在掩模层的遮蔽下，刻蚀介质层以及所述第一衬底110，例如可以采用反应离子刻蚀，从而形成从所述第一衬底110的表面贯穿至所述第一互连结构130(通常是贯穿至所述第一互连结构130的顶层互连线)的硅通孔，随后在硅通孔的内壁沉积阻挡层，避免后续填充的金属材料扩散至所述第一衬底110内，而后刻蚀掉硅通孔底壁的阻挡层并全面沉积诸如金、银、铜或镍等金属材料，金属材料填充所述硅通孔并延伸覆盖所述第一衬底110，对所述金属材料进行平坦化，从而在硅通孔中形成与所述第一互连结构130电连接的导电连接件以及与所述导电连接件电连接焊垫。
请参阅图5，在所述背连线结构140上形成第一混合键合结构120，所述第一混合键合结构120也位于所述器件晶圆100的背面。所述第一混合键合结构120是指键合界面由不同的材质的键合材料形成。在本实施例中，所述第一混合键合结构120包括第一绝缘键合层122以及第一导电键合垫121，所述第一导电键合垫121位于所述第一绝缘键合层122中且与所述背连线结构140电连接，以实现所述第一互连结构130的电引出。
可选的，所述第一绝缘键合层122可以为键合用介质材料，可以为单层或叠层结构，例如可以为氧化硅、氮化硅、氮氧化硅、NDC(Nitrogen doped Silicon Carbide，掺氮碳化硅)或其组合，所述第一导电键合垫121为键合导电材料，例如可以为键合金属材料，键合金属材料例如可以为铜、金等，或者为合金。
形成所述第一混合键合结构120的步骤可以是：在所述器件晶圆100的背面100b上形成绝缘层，然后刻蚀所述绝缘层以形成开口，，刻蚀后剩余的绝缘层形成所述第一绝缘键合层122，最后在所述开口中填充导电材料以形成所述第一导电键合垫121。
请参阅图6，执行步骤S300，在所述第一混合键合结构120上涂布第二键合胶420，并在所述器件晶圆100的正面100a临时键合第二载片晶圆320。所述第二载片晶圆320也可以为单层晶圆的支撑载体，仅起到承载作用，所以其可以是没有进行器件加工工艺的衬底，例如可以为硅衬底，利用所述第二键合胶420实现所述第二载片晶圆320与所述器件晶圆100的临时键合，使得所述器件晶圆100稳定附着在所述第二载片晶圆320上。如图6所示，此时，所述器件晶圆100的正面100a及背面100b分别键合了所述第一载片晶圆310及所述第二载片晶圆320。
请参阅图6～图7，执行步骤S400，以所述第二载片晶圆320为支撑，将所述器件晶圆100与所述第一载片晶圆310解键合，并去除所述器件晶圆100正面100a的所述第一键合胶。
请继续参阅图6～图7，对所述器件晶圆100上的每个芯片进行测试，挑选并标记出合格芯片(Known Good Die，KGD)，从而可以在后续将芯片的背面键合至一目标晶圆上时，可以剔除不良芯片，只键合上合格芯片，从而提高键合后的器件的良率。可以理解的是，本实施例利用在器件晶圆100正面100a上设置的铝焊垫进行测试，并且，相较于在所述器件晶圆100制备完成之后立即测试并标记出合格芯片，在所述器件晶圆100的背面100b形成背连线结构140之后再测试并标记出合格芯片可以剔除在键合所述第一载片晶圆310以及形成所述背连线结构140的过程中导致的不良芯片，提高形成的键合片的良率。
当然，由于本实施例中的所述器件晶圆100已经完成了再布线工艺及铝垫工艺，具有了电信号引出端，作为可选实施例，也可以在所述器件晶圆100的正面100a上键合所述第一载片晶圆310之前就对所述器件晶圆100上的每个芯片进行测试，从而挑选并标记出合格芯片。
请继续参阅图7，执行步骤S500，在所述器件晶圆100的正面100a上贴附粘性膜500，所述粘性膜500可以是蓝膜或UV膜等具有粘性的薄膜，所述粘性膜500可以在所述器件晶圆100进行划片之后粘附住每个芯片，使得所述器件晶圆100即使完成划片之后仍旧能够保持完整的晶圆形状，不会散开。并且，蓝膜或UV膜可以保护器件晶圆100背面形成的半导体结构，使其不至于被后续工艺污染，也不会因为被暴露在空气中而将金属部件氧化。
请参阅图7～图8，将所述器件晶圆100与所述第二载片晶圆320解键合以将所述第二载片晶圆320去除，在解键合之后，所述器件晶圆100不进行去胶工艺，所述器件晶圆100的正面100a的第二键合胶420得以保留，如此一来，所述第二键合胶420仍旧覆盖所述器件晶圆100的背面100b。第二键合胶420可以保护器件晶圆100背面100b的键合界面免受后续工艺的污染，并且能够防止背面100b的键合界面中的金属部分免于被氧化。
请参阅图8～图10，执行步骤S600，从所述器件晶圆100的背面100b对所述器件晶圆100进行划片，以将所述器件晶圆100分割单个芯片。对所述器件晶圆100进行划片的步骤可以是：先利用砂轮从所述器件晶圆100的背面100b向下切割，砂轮划开所述第二键合胶420及所述第一混合键合结构120直至停止在所述第一衬底110上(或者划开部分深度的所述第一衬底110)，形成横纵分布的第一切割道，所述第一切割道露出所述第一衬底的表面(或延伸至所述第一衬底内但未连通所述第二切割道)，所述第一切割道与所述第二切割道一一对应，相邻的所述第一切割道之间即为一个芯片100c，也可以利用激光切割工艺，对器件晶圆100进行切割，得到单个芯片100c。然后利用诸如干法刻蚀工艺沿着所述第一切割道刻蚀所述第一衬底110，直至贯穿所述第一衬底110，以使相对应的第二切割道与第一切割道连通，如此一来，所述器件晶圆100即被分割成单个芯片100c。
本实施例中，由于预先形成了所述第一切割道，所以在形成第二切割道之后只需要沿着所述第二切割道刻蚀所述第一衬底110以将所述第一切割道及所述第二切割道连通即可分离单个芯片100c。应理解，作为可选实施例，也可以省略预先形成所述第一切割道的步骤，在沿着所述第二切割道刻蚀所述第一衬底110时，还需要将所述介质层刻蚀穿，或者再次采用切割工艺将所述介质层切割开，从而分离单个芯片100c。
每个芯片100c也具有正面及背面，芯片100c的正面对应所述器件晶圆100的正面100a，芯片100c的背面对应所述器件晶圆100的背面100b，可见，每个芯片100c的背面具有所述第一混合键合结构120的一部分以及所述背连线结构140的一部分。
应理解，由于所述粘性膜500粘附住芯片100c，此时，所述器件晶圆100仍能够保证完整的晶圆形状。
请继续参阅图8～图10，利用砂轮切割所述第二键合胶420及所述第一混合键合结构120时，可能会产生一些颗粒物；利用刻蚀工艺刻蚀所述第一衬底110时，也通常会产生刻蚀副产物，这些颗粒物和刻蚀副产物容易附着在所述器件晶圆100的背面100b。本实施例中，由于所述器件晶圆100的背面100b具有第二键合胶420，颗粒物和刻蚀副产物只会附着在所述第二键合胶420上，后续去除第二键合胶420时可同步去除第二键合胶420上的刻蚀副产物或颗粒物，保证了芯片100c的背面的洁净度，可提高将芯片100c的背面键合至所述目标晶圆上的键合效果。
并且，为了在刻蚀所述第一衬底110及所述第一介质层150时不损伤所述器件晶圆100的背面100b，现有技术中通常会在刻蚀所述第一衬底110之前，在所述器件晶圆100的背面100b形成一层光阻并曝光露出所述第一切割道，而本实施例中，胶材通常对刻蚀所述第一衬底100及所述第一介质层150的刻蚀剂具有较大的刻蚀选择性，所以所述器件晶圆100的背面100b的第二键合胶420可以充当光阻，保护所述器件晶圆100的背面100b不被刻蚀工艺刻蚀，无需额外涂布光阻并曝光，简化了制备流程，提高了制备效率。并且，将所述第一载片晶圆310解键合时需要涂布所述第二键合胶420并键合所述第二载片晶圆320，利用所述第二键合胶420保护所述器件晶圆100的背面100b不会额外增加工艺步骤及工艺复杂度。
请参阅10～图11，执行步骤S700，执行步骤S700，在所述器件晶圆100划片完成之后，去除所述器件晶圆100背面100b的第二键合胶420。本实施例中，可以通过湿法清洗工艺去除所述第二键合胶420并同时去除所述第二键合胶420表面附着的颗粒物或刻蚀副产物，从而保证芯片100c的背面的洁净度。
请参阅图2b，提供目标晶圆，所述目标晶圆200包括第二衬底210及形成于所述第二衬底210上的第二混合键合结构220。所述第二衬底210中形成有第二器件结构，所述第二衬底210上形成有与所述第二器件结构电连接的第二互连结构230，所述第二互连结构230位于所述第二介质层250中。所述第二介质层250均可以包括多层，例如可以包括层间介质层和金属间介质层，所述第二互连结构230均被介质材料包裹。所述第二器件结构可以为MOS器件、传感器件、存储器件和/或其他无源器件。
所述第二互连结构230可以包括多层(图2b中示意性的用一层来替代)，不同层之间可以通过接触插塞、连线层和/或过孔等电连接件实现互连，所述第二互连结构230可以为金属材料制成，例如可以为钨、铝或铜等。
所述目标晶圆200也具有正面200a及背面200b，所述目标晶圆200的正面200a是对应形成有所述第二互连结构230的一面，所述目标晶圆200的背面200b是与所述目标晶圆200的正面100a相对的一面。
进一步地，所述第二介质层250上形成有第二混合键合结构220。所述第二混合键合结构220是指键合界面由不同的材质的键合材料形成。在本实施例中，所述第二混合键合结构220包括第二绝缘键合层222以及第二导电键合垫221，所述第二导电键合垫221位于所述第二绝缘键合层222中且与所述第二互连结构230电连接。通常地，所述第二导电键合垫221形成于所述第二互连结构230上，并与所述第二互连结构230的顶层互连线电连接，以实现所述第二互连结构230的电引出。
可选的，所述第二绝缘键合层222可以为键合用介质材料，可以为单层或叠层结构，例如可以为氧化硅、氮化硅、NDC(Nitrogen doped Silicon Carbide，掺氮碳化硅)或其组合，所述第二导电键合垫221为键合导电材料，例如可以为键合金属材料，键合金属材料例如可以为铜。
形成所述第二混合键合结构220的步骤可以是：在所述目标晶圆200的正面200a上形成绝缘层，然后刻蚀所述绝缘层以形成开口，最后在所述开口中填充导电材料以形成所述第二导电键合垫221，刻蚀后剩余的绝缘层形成所述第二绝缘键合层222。
请继续参阅图2a及图2b，应理解，所述第一混合键合结构120及所述第二混合键合结构220是相匹配的，也即，所述第一导电键合垫121的位置与所述第二导电键合垫221的位置对齐，所述第一绝缘键合层122与所述第二绝缘键合层222的位置对齐，从而利用介质与介质之间的键合力以及金属与金属之间的键合力实现键合。
进一步地，本实施例中，所述第一导电键合垫121的顶表面与所述第一绝缘键合层122的顶表面齐平，所述第二导电键合垫221的顶表面低于所述第二绝缘键合层222的顶表面，从而在键合时，所述第一绝缘键合层122的顶表面可以贴附所述第二绝缘键合层222的顶表面，而所述第一导电键合垫121的顶表面与所述第二导电键合垫221的顶表面之间具有间隙。所述第一导电键合垫121与所述第二导电键合垫221在键合时受热会膨胀，所述间隙可防止所述第一导电键合垫121与所述第二导电键合垫221膨胀后溢出，进而导致短路的问题。作为可选实施例，所述第一导电键合垫121的顶表面也可以高于或低于所述第一绝缘键合层122的顶表面，此时，所述第二导电键合垫221的顶表面也需要适应性的调整高度，从而保证所述第一导电键合垫121与所述第二导电键合垫221之间具有间隙。当然，所述间隙的尺寸也需要适所述第一导电键合垫121与所述第二导电键合垫221的材料进行调整，从而保证键合后所述第一导电键合垫121的顶表面可以贴附所述第二导电键合垫221的顶表面。
进一步地，本实施例中，所述第一导电键合垫121及所述第二导电键合垫221的材料均为铜，而铜容易氧化从而导致键合效果下降，所述器件晶圆100的背面100b保留的第二键合胶420可以在一定程度上防止所述第一导电键合垫121被氧化(所述第二导电键合垫221可涂布专门的保护层防止氧化)，提高了键合效果。
本实施例中，所述目标晶圆200的正面200a也完成了再布线工艺及铝垫工艺，所以可以将合格芯片的背面键合至所述目标晶圆200的正面200a上。
请继续参阅图2b及图11，本实施例中，去除所述第二键合胶420之后，优选的，还可以利用等离子体工艺激活所述第一混合键合结构120中的第一绝缘键合层122，从而增强所述第一绝缘键合层122的键合力。作为可选实施例，如图2b所示，也可以利用等离子体工艺激活所述第二混合键合结构220中的第二绝缘键合层222，从而增强所述第二绝缘键合层222的键合力，或者同时利用等离子体工艺激活所述第一混合键合结构120中的第一绝缘键合层122及激活所述第二混合键合结构220中的第二绝缘键合层222。
请继续参阅图12，对所述粘性膜500进行扩膜，使得相邻的芯片100c之间的间距增加，从而有利于从所述粘性膜500上将合格芯片取下。
请参阅图11～图13并结合图2b，利用芯片转移设备，比如带吸嘴的芯片转移设备，将所述粘性膜500上的合格芯片100d取下，并将所述合格芯片100d的背面与所述目标晶圆200的正面200a的目标区域对准并进行键合。优选的，所述目标晶圆200也可以通过测试标记合格芯片，仅对目标晶圆200中的合格芯片进行对准键合操作，所述目标晶圆200的合格芯片的正面具有所述第二混合键合结构220的一部分，将所述器件晶圆100的合格芯片100d与所述目标晶圆200的合格芯片对准，利用所述器件晶圆100的合格芯片100d的第一混合键合结构120与所述目标晶圆200的合格芯片的第二混合键合结构220之间的键合力将两个合格芯片键合在一起，如此一来，形成的键合片也是合格的，提高了形成的器件的良率，避免了芯片浪费并减少返工。
可选的，将所述器件晶圆100的合格芯片100d的背面键合至所述目标晶圆200的合格芯片的正面的步骤如下：
首先将所述器件晶圆100的合格芯片100d从所述粘性膜500上取下，并确定所述目标晶圆200的合格芯片的位置，为了便于描述，这里将所述器件晶圆100的合格芯片100d称为第一芯片，将所述目标晶圆200的合格芯片称为第二芯片。然后将所述第一芯片的背面的第一混合键合结构120的第一导电键合垫121与所述第二芯片的正面的第二混合键合结构220的第二导电键合垫221对齐，将所述第一芯片的背面的第一混合键合结构120的第一绝缘键合层122与所述第二芯片的正面的第二混合键合结构220的第二绝缘键合层222对齐，再进行混合键合工艺。
在进行混合键合工艺时，由于所述第一绝缘键合层122和/或第二绝缘键合层222经过了等离子体激活，在常温常压下通过范德华力即可实现合格芯片与所述目标晶圆200的预键合，降低了对键合工艺的要求，扩宽了工艺窗口。待所有的合格芯片都预键合到所述目标晶圆200上之后，可以进行退火工艺一次性实现多个合格芯片与所述目标晶圆200的永久键合。
进一步地，在所述器件晶圆100的背面100b上形成所述第一混合键合结构120之后至在所述第一混合键合结构120上涂布第二键合胶420之前的间隔时间为第一等待时间，去除所述第二键合胶420之后至利用所述第一混合键合结构120及第二混合键合结构220将所述器件晶圆100的合格芯片100d的背面键合至所述目标晶圆200上之前的间隔时间为第二等待时间。在所述第一等待时间与所述第二等待时间下，所述第一混合键合结构120是裸露的，将所述第一等待时间与所述第二等待时间的总和控制在小于或等于24小时，从而进一步防止所述第一导电键合垫121被氧化。本方案由于在形成所述第一混合键合结构120立刻在所述器件晶圆100的正面100a涂布所述第二键合胶420，因此能有效降低第一等待时间，因而能有效控制将所述第一等待时间与所述第二等待时间的总和，防止键合结构被氧化，提升键合效果。
进一步，本实施例中，所述第一混合键合结构120与所述第二混合键合结构220是先后分步形成的，此时，所述第二混合键合结构220可以在键合之前的任意阶段形成，并且越靠近键合时间越好，如此一来，所述第二混合键合结构220接触空气的时间越短，可以防止所述第二混合键合结构220被氧化。但应理解，所述第一混合键合结构120与所述第二混合键合结构220也可以同步形成，形成所述第二混合键合结构220之后，可以在所述第二混合键合结构220上涂布专门的保护层隔绝空气。
应理解，本实施例仅以合格芯片键合至所述目标晶圆的正面为例进行说明，在实际情况中，当所述目标晶圆是两个或两个以上的晶圆键合而成的晶圆时，合格芯片也可以键合至所述目标晶圆的背面，此处不再一一举例说明。
综上，在本实施例提供的芯片键合方法中，通过在器件晶圆的正面临时键合第一载片晶圆，可以在器件晶圆的背面形成背连线结构，以将器件晶圆中的互连结构从器件晶圆的背部引出，通过在器件晶圆的背面键合第二载片晶圆，可以将第一载片晶圆解键合，在将器件晶圆与第二载片晶圆解键合后先保留第二键合胶，第二键合胶可以在后续对器件晶圆进行划片时保护器件晶圆的背面，防止划片过程中产生的颗粒物或刻蚀副产物附着在器件晶圆的背面上，后续去除第二键合胶时可同步去除第二键合胶上的颗粒物或刻蚀副产物，保证了划片后产生的单个芯片的背面的洁净度，可提高将芯片的背面键合至目标晶圆上的键合效果。
进一步地，在对器件晶圆的进行划片的过程中，器件晶圆的正面保留的第二键合胶可以充当光阻，胶材通常对刻蚀衬底的刻蚀剂具有较大的刻蚀选择性，可以保护器件晶圆的正面不被刻蚀工艺损伤，无需额外涂布光阻并曝光，简化了制备流程，提高了制备效率。
进一步地，将第一载片晶圆解键合时需要涂布第二键合胶并键合第二载片晶圆，利用第二键合胶保护器件晶圆的背面不会额外增加工艺步骤及工艺复杂度。
进一步地，第一混合键合结构的导电键合垫的材料通常是铜，而铜容易氧化从而导致键合效果下降，将器件晶圆与第二载片晶圆解键合后先保留第二键合胶可以在一定程度上防止第一混合键合结构的导电键合垫被氧化，提高了键合效果。
进一步地，在器件晶圆的背面形成第一混合键合结构之后至在第一混合键合结构上涂布第二键合胶之前的间隔时间为第一等待时间，去除第二键合胶之后至利用第一混合键合结构及第二混合键合结构将合格芯片的背面键合至目标晶圆上之前的间隔时间为第二等待时间，在第一等待时间及第二等待时间内，第一混合键合结构的导电键合垫会直接接触空气，将第一等待时间与第二等待时间的总和设置为小于或等于24小时，从而进一步防止第一混合键合结构的导电键合垫被氧化。
进一步地，相较于在器件晶圆完成之后测试并标记出合格芯片，去除第一键合胶之后再测试并标记出合格芯片可以剔除在键合第一载片晶圆的过程中以及形成背连线结构的过程中形成的不良芯片，提高形成的键合片的良率。
进一步地，在去除第二键合胶之后，将合格芯片的背面键合至目标晶圆上之前，可以利用等离子体工艺激活第一混合键合结构和/或第二混合键合结构的绝缘键合层，从而增强了绝缘键合层的键合力，在常温常压下即可将合格芯片与目标晶圆进行预键合，降低了对键合工艺的要求，扩宽了工艺窗口。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种芯片键合方法，其特征在于，包括：
提供器件晶圆，在所述器件晶圆的正面涂布第一键合胶并临时键合第一载片晶圆；
在所述器件晶圆的背面形成第一混合键合结构；
在所述第一混合键合结构上涂布第二键合胶并临时键合第二载片晶圆；
将所述器件晶圆与所述第一载片晶圆解键合且去除所述第一键合胶，并在所述器件晶圆的正面贴附粘性膜；
将所述器件晶圆与所述第二载片晶圆解键合并保留所述第二键合胶；
从所述器件晶圆的背面对所述器件晶圆进行划片以形成多个单个芯片；以及，
去除所述第二键合胶，并提供目标晶圆，所述目标晶圆的表面形成有第二混合键合结构，利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上。
2.如权利要求1所述的芯片键合方法，其特征在于，在所述器件晶圆的正面涂布所述第一键合胶之前，对所述器件晶圆中的每个芯片进行测试，以标记出合格芯片；
和/或，去除所述第一键合胶之后以及在所述器件晶圆的正面贴附粘所述粘性膜之前，对所述器件晶圆中的每个芯片进行测试，以标记出合格芯片。
3.如权利要求1所述的芯片键合方法，其特征在于，在所述器件晶圆的背面形成所述第一混合键合结构之前，还在所述器件晶圆的背面形成背连线结构，所述背连线结构与所述器件晶圆中的互连结构电连接，所述背连线结构包括硅通孔及焊垫。
4.如权利要求1所述的芯片键合方法，其特征在于，所述器件晶圆包括衬底及位于所述衬底上的介质层，所述器件晶圆的互连结构形成于所述介质层中，从所述器件晶圆的背面对所述器件晶圆进行划片以形成单个芯片的步骤包括：
利用切割工艺从所述器件晶圆的背面至少切割所述第二键合胶及所述第一混合键合结构，以形成横纵分布的第一切割道，所述第一切割道露出所述衬底的表面或延伸至所述衬底内；以及，
利用刻蚀工艺沿所述第一切割道向下刻蚀直至至少贯穿所述衬底，以将相邻的芯片完全分离。
5.如权利要求4所述的芯片键合方法，其特征在于，利用刻蚀工艺沿所述第一切割道向下刻蚀直至贯穿所述衬底之后，利用刻蚀工艺和/或切割工艺穿透所述介质层，以将相邻的芯片完全分离；
或者，形成横纵分布的所述第一切割道之前，还预先在所述介质层中形成第二切割道，所述第二切割道至少贯穿所述介质层并定义出单个芯片，且所述第一切割道与所述第二切割道一一对应，利用刻蚀工艺沿所述第一切割道向下刻蚀直至相对应的第二切割道和第一切割道连通，以分离相邻的芯片。
6.如权利要求1、4或5所述的芯片键合方法，其特征在于，去除所述第二键合胶之后，还对所述粘性膜进行扩膜，以使相邻的芯片之间的间距增大。
7.如权利要求3所述的芯片键合方法，其特征在于，所述第一混合键合结构及所述第二混合键合结构均包括绝缘键合层及导电键合垫，所述导电键合垫位于所述绝缘键合层中，所述第一混合键合结构的导电键合垫与所述背连线结构电连接，所述第二混合键合结构的导电键合垫与所述目标晶圆中的互连结构电连接。
8.如权利要求7所述的芯片键合方法，其特征在于，在去除所述第二键合胶之后以及利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上之前：
利用等离子体工艺激活所述第一混合键合结构和/或所述第二混合键合结构的绝缘键合层。
9.如权利要求7所述的芯片键合方法，其特征在于，所述第一混合键合结构的导电键合垫的材料包括铜，在所述器件晶圆的背面形成所述第一混合键合结构之后至在所述第一混合键合结构上涂布所述第二键合胶之前的间隔时间为第一等待时间，去除所述第二键合胶之后至利用所述第一混合键合结构及所述第二混合键合结构将合格芯片的背面键合至所述目标晶圆上之前的间隔时间为第二等待时间，所述第一等待时间与所述第二等待时间的总和小于或等于24小时。
10.如权利要求1所述的芯片键合方法，其特征在于，所述器件晶圆及所述目标晶圆均完成了再布线工艺及铝垫工艺。
CN202011473320.0A 2020-12-10 2020-12-10 芯片键合方法 Pending CN114628241A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011473320.0A CN114628241A (zh) 2020-12-10 2020-12-10 芯片键合方法
PCT/CN2021/077987 WO2022121119A1 (zh) 2020-12-10 2021-02-25 芯片键合方法
US18/256,026 US20240063174A1 (en) 2020-12-10 2021-02-25 Chip bonding method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011473320.0A CN114628241A (zh) 2020-12-10 2020-12-10 芯片键合方法

Publications (1)

Publication Number Publication Date
CN114628241A true CN114628241A (zh) 2022-06-14

Family

ID=81896830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011473320.0A Pending CN114628241A (zh) 2020-12-10 2020-12-10 芯片键合方法

Country Status (3)

Country Link
US (1) US20240063174A1 (zh)
CN (1) CN114628241A (zh)
WO (1) WO2022121119A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082359A1 (zh) * 2022-10-17 2024-04-25 长鑫存储技术有限公司 半导体切割方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172192B (zh) * 2022-09-09 2023-07-21 之江实验室 一种多芯粒晶圆级集成的混合键合方法
CN115870641B (zh) * 2023-02-20 2023-05-23 湖北三维半导体集成创新中心有限责任公司 一种芯片及其制造方法、封装结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295893A (zh) * 2013-05-29 2013-09-11 华进半导体封装先导技术研发中心有限公司 一种晶圆级微组装工艺
CN103426808A (zh) * 2013-09-05 2013-12-04 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构以及键合与拆键合方法
WO2016090636A1 (zh) * 2014-12-12 2016-06-16 浙江中纳晶微电子科技有限公司 一种晶圆临时键合及分离的方法
CN106876333A (zh) * 2017-03-28 2017-06-20 华进半导体封装先导技术研发中心有限公司 一种晶圆级封装结构的制备方法及晶圆级封装结构
CN109449112A (zh) * 2018-09-27 2019-03-08 华进半导体封装先导技术研发中心有限公司 芯片组装方法及芯片组装器件
CN111106022A (zh) * 2019-12-30 2020-05-05 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN111276469A (zh) * 2020-02-25 2020-06-12 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN111834280A (zh) * 2020-07-24 2020-10-27 武汉新芯集成电路制造有限公司 临时键合方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760699B (zh) * 2011-04-27 2014-11-05 无锡华润安盛科技有限公司 将用于制备传感器芯片的晶圆切割成晶粒的方法
CN104134615A (zh) * 2014-07-31 2014-11-05 华进半导体封装先导技术研发中心有限公司 铜铜键合的方法
US9935072B2 (en) * 2015-11-04 2018-04-03 Sfa Semicon Co., Ltd. Semiconductor package and method for manufacturing the same
CN105810590A (zh) * 2016-03-18 2016-07-27 中国电子科技集团公司第二十六研究所 声表面波滤波器晶圆键合封装工艺
CN107665828A (zh) * 2016-07-29 2018-02-06 上海微电子装备（集团）股份有限公司 一种自动键合装置及方法
CN110858552B (zh) * 2018-08-24 2022-06-17 上海微电子装备（集团）股份有限公司 一种键合设备和键合方法
CN111933583A (zh) * 2020-08-12 2020-11-13 芯盟科技有限公司 半导体结构及其形成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103295893A (zh) * 2013-05-29 2013-09-11 华进半导体封装先导技术研发中心有限公司 一种晶圆级微组装工艺
CN103426808A (zh) * 2013-09-05 2013-12-04 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构以及键合与拆键合方法
WO2016090636A1 (zh) * 2014-12-12 2016-06-16 浙江中纳晶微电子科技有限公司 一种晶圆临时键合及分离的方法
CN106876333A (zh) * 2017-03-28 2017-06-20 华进半导体封装先导技术研发中心有限公司 一种晶圆级封装结构的制备方法及晶圆级封装结构
CN109449112A (zh) * 2018-09-27 2019-03-08 华进半导体封装先导技术研发中心有限公司 芯片组装方法及芯片组装器件
CN111106022A (zh) * 2019-12-30 2020-05-05 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN111276469A (zh) * 2020-02-25 2020-06-12 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN111834280A (zh) * 2020-07-24 2020-10-27 武汉新芯集成电路制造有限公司 临时键合方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
钱柯;: "临时键合技术在晶圆级封装工艺运用的研究", 电子世界, no. 08, 30 April 2020 (2020-04-30) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082359A1 (zh) * 2022-10-17 2024-04-25 长鑫存储技术有限公司 半导体切割方法

Also Published As

Publication number Publication date
US20240063174A1 (en) 2024-02-22
WO2022121119A1 (zh) 2022-06-16

Similar Documents

Publication Publication Date Title
EP3803972B1 (en) Die stacking for multi-tier 3d integration
US20200035641A1 (en) Post cmp processing for hybrid bonding
CN108475646B (zh) 提供具有已知良好晶粒的三维晶圆组件的系统和方法
US8970047B2 (en) Method for creating a 3D stacked multichip module
CN113523597B (zh) 晶圆切割方法
CN114628241A (zh) 芯片键合方法
TWI225670B (en) Packaging method of multi-chip module
JP4123682B2 (ja) 半導体装置及びその製造方法
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
US9006004B2 (en) Probing chips during package formation
CN114628304A (zh) 芯片键合方法
KR101157726B1 (ko) 극박 적층 칩 패키징
TW201023299A (en) Method of forming stacked dies
TW202044507A (zh) 整合扇出型裝置、三維積體電路系統及其製作方法
KR102598745B1 (ko) 웨이퍼 온 웨이퍼 본딩 구조체
JP2001326325A (ja) 半導体装置及びその製造方法
EP2672511B1 (en) 3d stacked multichip module and method of fabrication
WO2024021356A1 (zh) 高深宽比tsv电联通结构及其制造方法
US20220359429A1 (en) Extended Seal Ring Structure on Wafer-Stacking
CN114628250A (zh) 晶圆划片方法
Funaya et al. Ultra thin die embedding technology with 20μm-pitch interconnection
CN115527869A (zh) 三维堆叠的扇出型芯片封装方法及封装结构
CN114220745A (zh) 一种背对面的晶圆级混合键合三维堆叠方法
KR20230046934A (ko) 브릿지 상호접속을 위한 방법 및 구조체
CN118099087A (zh) 半导体封装方法、封装线路结构及半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination