JP2006012914A - 集積回路チップの製造方法及び半導体装置 - Google Patents

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Abstract

【課題】集積回路が形成された半導体領域の薄化に伴うチップ化又はパッケージングの困難性を緩和する。
【解決手段】集積回路チップの製造方法は、第１面及び第２面を有し、第１面側に集積回路を含む半導体領域１２０を有する半導体基板の前記第１面に第１支持部材１５０を結合させる第１結合工程と、第１支持部材１５０に結合された半導体基板の第２面側の部分を半導体領域１２０が残るように除去して半導体基板を薄化する薄化工程と、薄化後の半導体基板の第２面側に第２支持部材１７０を結合させる第２結合工程と、半導体領域１２０を切断してチップ化するチップ化工程とを含む。
【選択図】図１

Description

本発明は、集積回路チップの製造方法及び半導体装置に関する。
近年、半導体デバイスを薄化する技術が注目されている。特許文献１には、第１基板に保護膜、保護絶縁層及び薄膜デバイス層を順に形成し、その薄膜デバイス層に接着剤を使って第２基板を貼り付けた後に第１基板をエッチングによって除去し、更に保護膜を除去して保護絶縁層を露出させ、その保護絶縁層に接着剤を使って保護基板を貼り付け、その後、薄膜デバイス層の電極部分にフレキシブルケーブルに接続してアクティブマトリックス型有機エレクトロルミネッセンスディスプレイを製造することが開示されている。しかしながら、特許文献１は、ディスプレイとして使用される大面積の薄膜デバイス層を製造することを意図したものであり、保護基板を貼り付けて得られたパネルをチップ化することを意図したものではない。
特許文献２には、半絶縁性ＧａＡｓ基板上に分子線エピタキシャル法により半導体素子が形成された基板からエピタキシャルリフトオフ法によって半導体素子を分離し、その半導体素子を熱伝導率のよいダイヤモンド基板上に被着させる技術が開示されている。しかしながら、特許文献２は、ダイヤモンド基板上に被着させた半導体素子をチップ化することについては開示していない。
特許文献３には、半導体素子を備えた半導体膜を分離層上に形成した基板を支持部材に貼り合わせた後に、このようにして得られた部材を分離層を利用して分割し、その後に、半導体膜をチップ化する技術を開示している。
特開２００３−３２３１３２号公報 特開２０００−５８５６２号公報 特開２００２−２３１９０９号公報
柔軟性を向上させ、積層を可能にし、放熱性を高める観点において、半導体デバイスの薄膜化に対する要求が高まっている。しかしながら、一方で、半導体デバイスの薄化は、ダイシング時における半導体デバイスの破損をもたらし得るほか、ダイボンディング時におけるチップの保持を困難にし得る。
本発明は、上記の課題認識を基礎としてなされたものであり、集積回路が形成された半導体領域の薄化に伴うチップ化又はパッケージングの困難性を緩和すること、より具体的には、例えば、ダイシングやダイボンディング等を容易化することを目的とする。
本発明の第１の側面は、集積回路チップの製造方法に係り、前記製造方法が、第１面及び第２面を有し、前記第１面側に集積回路を含む半導体領域を有する半導体基板の前記第１面に第１支持部材を結合させる第１結合工程と、前記第１支持部材に結合された前記半導体基板の前記第２面側の部分を前記半導体領域が残るように除去して前記半導体基板を薄化する薄化工程と、薄化後の前記半導体基板の前記第２面側に第２支持部材を結合させる第２結合工程と、前記半導体領域を切断してチップ化するチップ化工程とを含むことを特徴とする。
本発明の好適な実施形態によれば、前記チップ化工程は、前記第２結合工程の後に実施されうる。
ここで、前記製造方法は、前記チップ化工程の後に、チップ化された前記半導体領域から前記第１支持部材を剥離する剥離工程を更に含むことが好ましい。前記チップ化工程では、前記半導体領域を前記第２支持部材と共に切断してチップ化してもよいし、前記半導体領域を前記第１支持部材及び前記第２支持部材と共に切断してチップ化してもよい。
或いは、前記製造方法は、前記第２結合工程の後であって前記チップ化工程の前に、前記第１支持部材、前記半導体領域及び前記第２支持部材が結合された結合体から前記第１支持部材を剥離する工程を更に含んでもよい。ここで、前記チップ化工程では、前記半導体領域を前記第２支持部材と共に切断してチップ化することができる。
本発明の他の好適な実施形態によれば、前記チップ化工程は、前記薄化工程の後であって前記第２結合工程の前に実施されうる。ここで、前記製造方法は、前記結合工程の後に、チップ化された前記半導体領域から前記第１支持部材を剥離する剥離工程を更に含むことが好ましい。
本発明の好適な実施形態によれば、前記半導体基板は、前記半導体領域の下に分離層を有し、前記薄化工程では、前記第１支持部材に結合された前記半導体基板を前記分離層を利用して分割することにより前記半導体基板の前記第２面側の部分を除去することが好ましい。ここで、前記分離層は、陽極化成又はイオン注入によって形成されることが好ましい。前記薄化工程で除去された部分は、前記半導体基板の材料として再使用することができる。
本発明の好適な実施形態によれば、前記製造方法は、チップ化された半導体領域をパッケージングする工程を更に含みうる。
本発明の好適な実施形態によれば、前記第１支持部材は、プラスチック、ガラス、セラミック、金属、半導体からなるグループから選択されるいずれかの材料で構成されることが好ましい。
本発明の好適な実施形態によれば、前記第２支持部材は、前記半導体基板よりも高い熱伝導率有する部材で構成されることが好ましい。
本発明の好適な実施形態によれば、前記第２結合工程では、薄化後の前記半導体領域と前記第２支持部材とを導電性を有する部材（例えば、半田）によって結合することが好ましい。
本発明の好適な実施形態によれば、前記半導体領域は、シリコン、ゲルマニウム、化合物半導体からなるグループから選択されるいずれかの材料で構成されることが好ましい。
本発明の好適な実施形態によれば、前記第２支持部材は、光透過性部材であってもよい。ここで、光という用語は、可視光に限定されるものではなく、赤外光や紫外光も含まれる。
本発明の好適な実施形態によれば、薄化後の前記半導体領域と前記第２支持部材とを光透過性を有する部材によって結合してもよい。
本発明の第２の側面は、半導体装置に係り、前記半導体装置が、集積回路チップと、前記集積回路の１つの面に結合された支持部材とをパッケージングして構成され、前記集積回路チップと前記支持部材とが略同一の大きさを有することを特徴とする。
本発明の好適な実施形態によれば、前記支持部材は、前記集積回路チップの基板よりも熱伝導率が高い部材であることが好ましい。
本発明の好適な実施形態によれば、前記支持部材は、光透過性部材であってもよい。ここで、光という用語は、可視光に限定されるものではなく、赤外光や紫外光も含まれる。
本発明の好適な実施形態によれば、前記集積回路チップ及び前記支持部材は、複数の集積回路チップを有する半導体基板と前記半導体基板に結合された支持部材とを共に切断して得られたものであることが好ましい。
本発明によれば、集積回路が形成された半導体領域の薄化に伴うチップ化又はパッケージングの困難性を緩和すること、より具体的には、例えば、ダイシングやダイボンディング等を容易化することができる。
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
半導体デバイスの高集積化及び高速化に伴って半導体デバイスからの発熱が非常に大きくなっている。発熱による半導体デバイスの高温化は、デバイス特性に著しい悪影響を与えるため、放熱性能の向上が求められる。放熱性能の向上は、半導体デバイスの薄化によって達成されるものの、半導体デバイスを単純に薄化するのみでは、ダイシング時において半導体デバイス又はチップが破損し得る他、ダイボンディング時においてチップの保持を困難にし得る。
そこで、この実施形態では、半導体デバイスが形成された半導体層或いは半導体領域を第１支持部材で支持した状態で薄化することにより放熱特性を改善するとともに、該薄化された半導体層或いは半導体領域を第２支持部材で支持した状態で切断（分割）してチップ化することにより、半導体層或いは半導体領域の破損を防止する。更に、第２支持部材として熱放熱性に優れた部材を採用することにより、熱放熱性をより向上させることができる。第１支持部材は、半導体層或いは半導体領域の切断の前に剥離されてもよいし、切断の後に剥離されてもよい。
更に、半導体層或いは半導体領域の切断（分割）は、それが第１支持部材によってのみ支持された状態（すなわち、第２支持部材で支持される前の状態）でなされてもよく、この場合は、切断の後、第１支持部材が剥離される前に、切断によりチップ化された半導体層或いは半導体領域に貼り付けられ得る。
［第１実施形態］
図１を参照しながら本発明の第１実施形態を説明する。
まず、図１（ａ）に示す工程において、シード基板としての半導体基板１００に分離層１１０及び半導体層（半導体領域）１２０を形成し、更に、半導体層１２０に半導体デバイスを含む集積回路１３０を形成する。
具体的には、例えば、シード基板としてのシリコン基板（半導体基板）１００に、分離層として多孔度の異なる２層からなる多孔質層１１０を陽極化成法により形成する。陽極化成の条件（例えば、電流条件）を変更することにより、多孔度の異なる２層の多孔質層１１０を形成することができる。多孔度の異なる２層構造の多孔質層１１０を形成することにより、２層の界面を後の分離工程における分離面として利用することができる。
陽極化成条件は、例えば、次のように決定することができる。
半導体基板：Ｐ−基板、比抵抗＝１６ｍΩ・ｃｍ
陽極化成液：ＨＦ:ＩＰＡ ＝ ４２．５:９．２（ｗｔ．％）
電流条件（第１層の多孔質層）：５．１２Ａ、１５０秒
電流条件（第２層の多孔質層）：９．２Ａ、６０秒
ここで、半導体基板の比抵抗と不純物に制限はなく、分離層となる多孔質層を形成できる条件であれば、任意に設定することができる。ただし、次の工程でエピタキシャル成長法を適用する場合、良質なエピタキシャル成長層（半導体層）を形成するために、比抵抗が６〜２０mΩ・cmのＰ型基板を採用することが好ましく、比抵抗が１４〜１７ｍΩ・ｃｍのＰ型基板を採用することが更に好ましい。
なお、多孔質層は、必ずしも２層構造とする必要はなく、単一層でもよいし、３層以上の多層構造でもよい。
更に、分離層としての多孔質層１１０が形成されたシリコン基板１００を酸素雰囲気中で酸化処理し（例えば、４００℃、１時間）、孔壁を熱酸化膜で覆うことが好ましい。続いて、多孔質層１１０の表面に希フッ酸（ＨＦ）水溶液を接触させ、孔の内壁の酸化膜を残して、多孔質層１１０の表面の酸化膜を除去することが好ましい。なお、この処理は、多孔質層の表面の酸化膜のみを除去できる方法であれば十分であり、例えば、希フッ酸水溶液に変えてフッ酸（ＨＦ）蒸気を用いてもよい。
続いて、水素含有雰囲気中でシリコン基板１００をベークすることによって、多孔質層１１０の表面の孔を封止することが好ましい。
続いて、多孔質層１１０上に単結晶シリコン層（半導体相）１２０をエピタキシャル成長させる。例えば、２μｍ厚の単結晶シリコン層１２０は、次の条件で成長させることができる。
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量 ：０．５／１８０ ｌ／ｍｉｎ
ガス圧力 ：８０ Ｔｏｒｒ
温度 ：９５０℃
なお、エピタキシャル成長法としては、気相成長法のみならず、液相成長法を適用してもよい。また、半導体層１２０として、シリコン層に代えて、ゲルマニウム等の他の半導体層、又は、ＳｉＧｅ等の化合物半導体層を成長させてもよい。
続いて、半導体層１２０に、リソグラフィー技術によって、マイクロプロセッサー、ロジックＩＣ、メモリ等の集積回路１３０を形成する。集積回路を形成する工程は、バルク基板に集積回路を形成する工程と同様である。以上の工程により、図１（ａ）に模式的に示す基板が得られる。ここで、図１（ａ）に示す基板の半導体層１２０側の面を第１面、その反対側の面を第２面と呼ぶことにする。
次いで、図１（ｂ）に示す工程では、半導体層１２０に集積回路１３０が形成された半導体基板（図１（ａ））を半導体層１２０側（第１面側）が内側になるようにして第１支持部材１５０と結合させる。この結合には、例えば、エポキシ接着剤等の接着剤１４０を用いることができる。
第１支持部材１５０としては、例えば、プラスチック、ガラス、セラミック、金属、半導体等を採用することができ、要求される接着強度、使用可能な接着剤の種類、第１支持部材に要求される強度等に応じて適宜選択することができる。ここで、後の分離工程において、多孔質層中の分離面よりも先に接着面が剥れない方法が選択されるべきである。
次いで、図１（ｃ）に示す工程では、図１（ｂ）に示す基板から多孔質層１１０中の分離面（多孔度の異なる２層の多孔質層の界面）を境（分離面）としてシード基板としてのシリコン基板１００（第２面側の部分）を分離（除去）し、分離後の２枚の基板のうち半導体層１２０を有する基板の半導体層１２０側に第２支持部材１７０を貼り合わせる。
シリコン基板１００の分離（除去）には、流体を適用した分離方法が好適である。具体的には、多孔質層１１０中の分離面又はその近傍に水、アルコール等の液体、又は、空気、窒素等の気体を吹き付ける方法が好ましい。
ここで、必要に応じて、集積回路１３０が形成された半導体層１２０に残存している多孔質層１１０ａを除去しても良い。残存する多孔質層１１０ａの除去方法としては、シリコンを酸化する薬液（例えば、過酸化水素水、硝酸とフッ酸との混合液）を使う方法や、機械的な研削方法が好適である。
分離層としての多孔質層１２０を利用したシリコン基板１００の除去方法は、シリコン基板１００を材料基板として本製造方法において再使用が可能である点、シリコン基板１００の除去を短時間で行うことができる点、半導体層１２０に対するダメージが小さい点で優れている。再使用は、分離後のシリコン基板１１０を必要に応じて処理した後に、図１（ａ）を参照して説明して工程に提供することによりなされる。
分離後の２枚の基板のうち半導体層１２０を有する基板の半導体層１２０側（第２面側）に第２支持部材１７０を結合させることにより、第２支持部材１７０／（残存多孔質層１１０ａ；除去されない場合のみ）／半導体層１２０／接着剤１４０／第１支持部材１５０となる。
第２支持部材１７０は、高い熱伝導率を有する熱伝導部材（例えば、シード基板としての半導体基板よりも高い熱伝導率を有する部材）であることが好ましい。また、貼り合わせにおいては、熱伝導性の良い接着剤１６０や、半田（導電性部材）を用いてもよい。また、残存多孔質層１１０ａの孔壁に銅などをメッキし、高熱伝導板と貼り合わせることも好適である。
第２支持部材１７０に代えてＬＳＩ用ヒートシンク等のヒートシンクを用いることも有用である。また、第２支持部材１７０にヒートシンクを結合することも有用である。高熱伝導板とヒートシンクを組み合わせて使用する場合、高熱伝導板は、半導体層１２０又は残存多孔質層１１０ａとヒートシンク（例えば、Ｃｕ、Ａｌ）の両方と接着剤や半田（導電性部材）を介して結合可能な材質が好ましく、金属、特に銅や金など、集積回路を構成する半導体材料よりも熱伝導率の高い材料であることが好ましい。
図１（ｃ）に示す工程に次いで、図１（ｄ）に示す工程では、第２支持部材１７０によって支持された半導体層１２０をダイシング（切断）して、図１（ｅ）に模式的に示すような集積回路チップ１８０を得る。ここで、半導体層１２０の切断は、第２支持部材１７０と共になされてもよいし、第１支持部材１５０及び第２支持部材の双方と共になされてもよい。或いは、第２支持部材１７０として、半導体層１２０のチップサイズに応じてチップ化（切断又は分離）された複数の部材を使用する場合には、半導体層１２０の切断の際は、半導体層１２０のみが切断されてもよいし、半導体層１２０及び第１支持部材１５０のみが切断されてもよい。
集積回路チップ１８０は、チップ化された半導体層１２０と、該チップ化された半導体層１２０と略同一サイズにチップ化された第２支持部材１７０を含む。
従来は、半導体層がエピタキシャル成長分の厚み程度しかなく非常に薄かった。このために、ダイシング時に半導体層が破損してしまう問題や、ダイボンディングの際にチップを保持することが難しいという問題があった。一方、この実施形態によれば、ダイシングに先立って高熱伝導板等の第２支持部材１７０によって半導体層１２０を支持するために、ダイシングに対しても充分な強度を有し、かつ、ダイボンディング時のチップの保持が容易である。
次いで、図１（ｆ）に示す工程では、集積回路チップ１８０をパッケージングする。ここで、パッケージングにおいては、第２支持部材１７０としての高熱伝導板とパッケージ台１９０とを接着し、更に集積回路１３０とパッケージ台１９０のリードフレームとをワイヤーボンディングする。
典型的には、パッケージングに先立ってチップ１８０又は半導体層１２０から第１支持部材１５０が除去され得る。チップ１８０又は半導体層１２０からの第１支持部材１５０の除去は、半導体層１２０に第２支持部材１７０を結合させた後であれば、ダイシング（切断）の前でも後でもよいが、ダイシングの後の方が好ましい。ダイシング後にチップ１８０から第１支持部材１５０を除去する方法によれば、接着面積が小さいため、小さい力でチップ１８０から第１支持部材１５０を剥がすことができる。
チップ１８０又は半導体層１２０から第１支持部材１５０を剥がす方法は、チップ又は基板全体を接着剤の剥離液（有機溶剤）の中に浸漬する方法が好適であるが、第１支持部材を機械的に研削する方法や、熱応力の違いを利用して第１支持部材を剥がす方法でもよい。
以上の工程によって得られる図１（ｆ）に模式的に示す集積回路チップ１８０は、従来のバルクシリコン基板を用いた集積回路チップと比較して厚さが数百分の一であるため、放熱特性が格段に優れている。また、半導体層を第２支持部材で支持した状態で半導体層をチップ化（分割）することにより、ダイシング等の処理時における半導体層の破損を防止することができ、更に、第２支持部材として熱放熱性に優れた部材を採用することにより、熱放熱性をより向上させることができる。更に、チップ化された半導体層をチップ化された第２支持部材が支持されることにより、ダイボンディング時における集積回路チップの保持が容易になる。
上記の実施形態では、半導体層１２０に第２支持部材を結合させた後に半導体層１２０の切断を実施するが、これに代えて、第１支持部材１５０に結合させた半導体層１２０を切断してチップ化した後に、チップ化された半導体層１２０に第２支持部材１７０を結合させて、その後に、チップ化された半導体層１２０から第１支持部材１５０を剥離してもよい。このような方法においては、半導体層１２０は、半導体層１２０が第１支持部材１５０によって支持された状態で切断されるので、切断の際に半導体層１２０に与えられるダメージを低減することができる。また、チップ化された半導体層１２０から第１支持部材１５０が剥離される前に半導体層１２０に第２支持部材１７０が結合されるので、チップ化された半導体層１２０を衝撃等から保護することができ、例えば、ダイボンディング時におけるチップ化された半導体層１２０の保持を容易にすることができる。
チップ化された半導体層１２０への第２支持部材１７０の結合に際にしては、チップサイズに切断された第２支持部材１７０をチップ化された半導体層１２０の各チップに結合させてもよいし、切断されていない第２支持部材１７０をチップ化された半導体層１２０に結合させた後に第２支持部材１７０をチップサイズに切断してもよい。
また、半導体層１２０のチップ化の際は、半導体層１２０と共に第１支持部材１５０も切断してもよいが、第１支持部材１５０を切断することなく半導体層１２０のみを切断してもよい。
［第２実施形態］
この実施形態は、第１の実施形態における分離層の形成方法を変更するものである。
まず、図２（ａ）に示す工程において、シード基板としてのシリコン基板（半導体基板）１００に保護膜２１０として絶縁層（例えば、ＳｉＯ２層）等を形成し、図２（ｂ）に示す工程において、シリコン基板１００に水素イオン等のイオンを注入することにより、シリコン基板１００の表面から所定深さの領域に分離層（イオン注入層）１１０ｂとしてのイオン注入層を形成する。水素イオンの注入量は、例えば、１０１６〜１０１７（ａｔｏｍｓ／ｃｍ２）のオーダーとすることができる。
その後、図２（ｃ）に示す工程において、保護膜２１０を除去する。これにより、分離層１１０ｂ上に半導体層１２０ａを有する基板を形成することができる。このようにして得られる基板を図１（ｂ）〜（ｆ）に示す工程に提供することにより、第１実施形態と同様に、薄化された半導体層を有する集積回路チップを形成することができる。
なお、イオン注入に先立って実施される保護膜の形成工程は必須ではなく、シード基板（半導体基板）１００に保護膜を形成することなくイオンを注入して分離層を形成してもよい。
［第３実施形態］
この実施形態は、分離層を利用することなくシード基板を除去する方法とともに光カードの製造方法を提供する。
まず、シード基板としてのシリコン基板上に、例えば受光素子及び増幅回路を含む集積回路を形成し、その後、そのシリコン基板に対して集積回路側（第１面側）が内側になるように第１支持部材を結合させる。
次いで、集積回路を含む領域として所定厚さ（例えば、５０μｍ）の半導体層（半導体領域）が残るように、グラインダーによる研削と研磨により、シリコン基板を裏面（第２面側）から薄化する。
次いで、得られた基板の集積回路側（第２面側）に第２支持部材としての光透過性基板（石英基板）を結合させる。この際、熱処理（例えば、４００℃、１時間）を施すことによって結合強度を高めることが好ましい。
ここで、光透過性基板は、石英に限定されるものではなく、光透過性を有する基板であれば、その材料は特に限定されず、例えば、ガラス等であってもよい。光透過性基板としては、例えば、シード基板としての半導体基板よりも光透過性が高い基板を採用し得る。
次いで、基板をダイシングし、配線した後に、プラスチックを用いてパッケージングを行うことで、透明な光カード（光透過部を有するカード）を得ることができる。
また、第１実施形態においても、第２支持部材として光透過性の部材を採用するとともに光透過部を有するカード又はパッケージを製造することができる。
半導体チップを製造する方法を模式的に説明する図である。 分離層の形成方法の他の例を説明する図である。

Claims (23)

  1. 集積回路チップの製造方法であって、
    第１面及び第２面を有し、前記第１面側に集積回路を含む半導体領域を有する半導体基板の前記第１面に第１支持部材を結合させる第１結合工程と、
    前記第１支持部材に結合された前記半導体基板の前記第２面側の部分を前記半導体領域が残るように除去して前記半導体基板を薄化する薄化工程と、
    薄化後の前記半導体基板の前記第２面側に第２支持部材を結合させる第２結合工程と、
    前記半導体領域を切断してチップ化するチップ化工程と、
    を含むことを特徴とする集積回路チップの製造方法。
  2. 前記チップ化工程を前記第２結合工程の後に実施することを特徴とする請求項１に記載の集積回路チップの製造方法。
  3. 前記チップ化工程の後に、チップ化された前記半導体領域から前記第１支持部材を剥離する剥離工程を更に含むことを特徴とする請求項２に記載の集積回路チップの製造方法。
  4. 前記チップ化工程では、前記半導体領域を前記第２支持部材と共に切断してチップ化することを特徴とする請求項３に記載の集積回路チップの製造方法。
  5. 前記チップ化工程では、前記半導体領域を前記第１支持部材及び前記第２支持部材と共に切断してチップ化することを特徴とする請求項３に記載の集積回路チップの製造方法。
  6. 前記第２結合工程の後であって前記チップ化工程の前に、前記第１支持部材、前記半導体領域及び前記第２支持部材が結合された結合体から前記第１支持部材を剥離する工程を更に含むことを特徴とする請求項２に記載の集積回路チップの製造方法。
  7. 前記チップ化工程では、前記半導体領域を前記第２支持部材と共に切断してチップ化することを特徴とする請求項６に記載の集積回路チップの製造方法。
  8. 前記チップ化工程を前記薄化工程の後であって前記第２結合工程の前に実施することを特徴とする請求項１に記載の集積回路チップの製造方法。
  9. 前記結合工程の後に、チップ化された前記半導体領域から前記第１支持部材を剥離する剥離工程を更に含むことを特徴とする請求項８に記載の集積回路チップの製造方法。
  10. 前記半導体基板は、前記半導体領域の下に分離層を有し、
    前記薄化工程では、前記第１支持部材に結合された前記半導体基板を前記分離層を利用して分割することにより前記半導体基板の前記第２面側の部分を除去する、
    ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の集積回路チップの製造方法。
  11. 前記分離層は、陽極化成又はイオン注入によって形成されることを特徴とする請求項１０に記載の集積回路チップの製造方法。
  12. 前記薄化工程で除去された部分を前記半導体基板の材料として再使用することを特徴とする請求項１０又は請求項１１に記載の集積回路チップの製造方法。
  13. チップ化された半導体領域をパッケージングする工程を更に含むことを特徴とする請求項１乃至請求項１２のいずれか１項に記載の集積回路チップの製造方法。
  14. 前記第１支持部材は、プラスチック、ガラス、セラミック、金属、半導体からなるグループから選択されるいずれかの材料で構成されていることを特徴とする請求項１乃至請求項１３のいずれか１項に記載の集積回路チップの製造方法。
  15. 前記第２支持部材は、前記半導体基板よりも高い熱伝導率有する部材で構成されていることを特徴とする請求項１乃至請求項１４のいずれか１項に記載の集積回路チップの製造方法。
  16. 前記第２結合工程では、薄化後の前記半導体領域と前記第２支持部材とを導電性を有する部材によって結合することを特徴とする請求項１乃至請求項１５のいずれか１項に記載の集積回路チップの製造方法。
  17. 前記半導体領域は、シリコン、ゲルマニウム、化合物半導体からなるグループから選択されるいずれかの材料で構成されていることを特徴とする請求項１乃至請求項１６のいずれか１項に記載の集積回路チップの製造方法。
  18. 前記第２支持部材は、光透過性部材であることを特徴とする請求項１乃至請求項１４及び請求項１７のいずれか１項に記載の集積回路チップの製造方法。
  19. 前記第２結合工程では、薄化後の前記半導体領域と前記第２支持部材とを光透過性を有する部材によって結合することを特徴とする請求項１乃至請求項１８のいずれか１項に記載の集積回路チップの製造方法
  20. 半導体装置であって、
    集積回路チップと、
    前記集積回路の１つの面に結合された支持部材と、
    をパッケージングして構成され、前記集積回路チップと前記支持部材とが略同一の大きさを有する、
    ことを特徴とする半導体装置。
  21. 前記支持部材は、前記集積回路チップの基板よりも熱伝導率が高い部材であることを特徴とする請求項２０に記載の半導体装置。
  22. 前記支持部材は、光透過性部材であることを特徴とする請求項２０に記載の半導体装置。
  23. 前記集積回路チップ及び前記支持部材は、複数の集積回路チップを有する半導体基板と前記半導体基板に結合された支持部材とを共に切断して得られたものであることを特徴とする請求項２０乃至請求項２２のいずれか１項に記載の半導体装置。
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