JP2644069B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2644069B2 JP2644069B2 JP18100290A JP18100290A JP2644069B2 JP 2644069 B2 JP2644069 B2 JP 2644069B2 JP 18100290 A JP18100290 A JP 18100290A JP 18100290 A JP18100290 A JP 18100290A JP 2644069 B2 JP2644069 B2 JP 2644069B2
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- JP
- Japan
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- semiconductor device
- groove
- semiconductor chip
- scribe line
- chip region
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にダイシン
グに供するウェハ状態の半導体装置に関する製造方法に
おける半導体チップ領域表面およびスクライブラインの
形状の製造方法に関する。
グに供するウェハ状態の半導体装置に関する製造方法に
おける半導体チップ領域表面およびスクライブラインの
形状の製造方法に関する。
従来、ダイシング前段階におけるウェハ状態の半導体
装置(以後、ウェハと略称する)は、第3図に示す縦断
面図のように、単にウェハ1表面における半導体チップ
領域周辺に拡散工程により形成された浅い溝からなるス
クライブライン2を有していた。
装置(以後、ウェハと略称する)は、第3図に示す縦断
面図のように、単にウェハ1表面における半導体チップ
領域周辺に拡散工程により形成された浅い溝からなるス
クライブライン2を有していた。
上述したウェハ1に対して、例えばダイヤモンドブレ
ード3によりダイシングを行なう場合、半導体装置を構
成する半導体基板のくずが発生しやすく半導体チップ領
域の表面を損傷したり、半導体チップ領域周辺近傍にお
ける半導体基板のクラックを生じやすいという欠点があ
った。
ード3によりダイシングを行なう場合、半導体装置を構
成する半導体基板のくずが発生しやすく半導体チップ領
域の表面を損傷したり、半導体チップ領域周辺近傍にお
ける半導体基板のクラックを生じやすいという欠点があ
った。
本発明の半導体装置の製造方法は、 半導体チップ領域周辺のスクライブラインに、等方性
エッチングによる溝を形成する工程と、 スクライブラインに、異方性エッチングによる溝を形
成する工程と、 を有している。
エッチングによる溝を形成する工程と、 スクライブラインに、異方性エッチングによる溝を形
成する工程と、 を有している。
次に本発明について図面を参照して説明する。
第1図(a)〜(d)は、本発明の一実施例を説明す
るための工程順の縦断面図である。
るための工程順の縦断面図である。
まず、第1図(a)に示すように、半導体チップ領域
周辺に拡散工程により形成された浅い溝からなるスクラ
イブライン2を有するウェハ1の全面に、保護膜4を塗
布形成する。
周辺に拡散工程により形成された浅い溝からなるスクラ
イブライン2を有するウェハ1の全面に、保護膜4を塗
布形成する。
次に、第1図(b)に示すように、スクライブライン
2上の保護膜4をエッチング除去し、半導体チップ領域
の表面に保護膜4aを残す。
2上の保護膜4をエッチング除去し、半導体チップ領域
の表面に保護膜4aを残す。
続いて、第1図(c)に示すように、保護膜4aをマス
クに用い、等方性エッチングにより溝5を形成する。こ
れにより、拡散工程により形成された浅い溝,並びに等
方性エッチングによる溝5からなるスクライブライン2a
が形成される。なお、等方性エッチングは、ウェットエ
ッチングもしくは等方性プラズマエッチングが好まし
い。
クに用い、等方性エッチングにより溝5を形成する。こ
れにより、拡散工程により形成された浅い溝,並びに等
方性エッチングによる溝5からなるスクライブライン2a
が形成される。なお、等方性エッチングは、ウェットエ
ッチングもしくは等方性プラズマエッチングが好まし
い。
引き続いて、第1図(d)に示すように、再び保護膜
4aをマスクに用い、異方性エッチングにより溝6を形成
する。これにより、拡散工程により形成された浅い溝,
等方性エッチングによる溝5,並びに異方性エッチングに
よる溝6からなるスクライブライン2bが形成される。な
お、異方性エッチングとしては、例えば反応性イオンエ
ッチング(RIE)を用いる。
4aをマスクに用い、異方性エッチングにより溝6を形成
する。これにより、拡散工程により形成された浅い溝,
等方性エッチングによる溝5,並びに異方性エッチングに
よる溝6からなるスクライブライン2bが形成される。な
お、異方性エッチングとしては、例えば反応性イオンエ
ッチング(RIE)を用いる。
第2図に示す縦断面図は、本実施例により得られた半
導体装置に対し、ダイシングに適用したときの図であ
る。スクライブライン2bにおいてダイヤモンドグレード
3は、図示したように、溝5,溝6により形成された深い
溝によりガイドされることになる。
導体装置に対し、ダイシングに適用したときの図であ
る。スクライブライン2bにおいてダイヤモンドグレード
3は、図示したように、溝5,溝6により形成された深い
溝によりガイドされることになる。
ダイシング後、保護膜4aは除去され、続いて半導体チ
ップのブレイキングが行なわれる。
ップのブレイキングが行なわれる。
以上説明したように本発明は、ダイシングに供するウ
ェハ状態の半導体装置の製造方法において、半導体チッ
プ領域の表面を保護膜で覆い、半導体チップ領域周辺の
スクライブラインには前記の保護膜をマスクに用いて等
方性,および異方性エッチングを行ない、スクライブラ
インの部分に深い溝を形成している。
ェハ状態の半導体装置の製造方法において、半導体チッ
プ領域の表面を保護膜で覆い、半導体チップ領域周辺の
スクライブラインには前記の保護膜をマスクに用いて等
方性,および異方性エッチングを行ない、スクライブラ
インの部分に深い溝を形成している。
このため、ダイシングの時点で、ダイヤモンドグレー
ドが深い溝にガイドされるため、半導体装置を構成する
半導体基板のくずの発生,および半導体チップ領域周辺
近傍における半導体基板のクラックの発生は低減する。
また、よしんばくずが発生しても、半導体チップ領域表
面は保護膜により覆われているため、これによる半導体
チップ領域表面の損傷は生じない。
ドが深い溝にガイドされるため、半導体装置を構成する
半導体基板のくずの発生,および半導体チップ領域周辺
近傍における半導体基板のクラックの発生は低減する。
また、よしんばくずが発生しても、半導体チップ領域表
面は保護膜により覆われているため、これによる半導体
チップ領域表面の損傷は生じない。
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順の縦断面図、第2図は本発明の一実施例の適
用例を説明するための縦断面図、第3図は従来の技術を
説明するための縦断面図である。 1……ウェハ、2,2a,2b……スクライブライン、3……
ダイヤモンドグレード、4,4a……保護膜、5,6……溝。
めの工程順の縦断面図、第2図は本発明の一実施例の適
用例を説明するための縦断面図、第3図は従来の技術を
説明するための縦断面図である。 1……ウェハ、2,2a,2b……スクライブライン、3……
ダイヤモンドグレード、4,4a……保護膜、5,6……溝。
Claims (1)
- 【請求項1】ウェハ状態における半導体装置の製造方法
において、 半導体チップ領域の表面に保護膜を形成する工程と、 前記半導体チップ領域周辺のスクライブラインに、等方
性エッチングによる溝を形成する工程と、 前記スクライブラインに、異方性エッチングによる溝を
形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18100290A JP2644069B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18100290A JP2644069B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0467650A JPH0467650A (ja) | 1992-03-03 |
JP2644069B2 true JP2644069B2 (ja) | 1997-08-25 |
Family
ID=16093019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18100290A Expired - Lifetime JP2644069B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2644069B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4581158B2 (ja) * | 1999-07-30 | 2010-11-17 | 富士ゼロックス株式会社 | 半導体基板の切断方法 |
JP4579489B2 (ja) * | 2002-09-02 | 2010-11-10 | 新光電気工業株式会社 | 半導体チップ製造方法及び半導体チップ |
US7265032B2 (en) * | 2003-09-30 | 2007-09-04 | Intel Corporation | Protective layer during scribing |
US6974726B2 (en) | 2003-12-30 | 2005-12-13 | Intel Corporation | Silicon wafer with soluble protective coating |
JP5780351B1 (ja) * | 2014-11-06 | 2015-09-16 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
US9589812B2 (en) | 2014-11-06 | 2017-03-07 | Fuji Xerox Co., Ltd. | Fabrication method of semiconductor piece |
US10256149B2 (en) * | 2017-02-28 | 2019-04-09 | Infineon Technologies Austria Ag | Semiconductor wafer dicing crack prevention using chip peripheral trenches |
-
1990
- 1990-07-09 JP JP18100290A patent/JP2644069B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0467650A (ja) | 1992-03-03 |
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