JPH0774130A - ウェハからチップを個別化する方法 - Google Patents

ウェハからチップを個別化する方法

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Abstract

(57)【要約】 【目的】 特にシリコンウェハにおいてシリコン処理技
術の標準的ＩＣ製造設備でウェハから容易にチップを個
別化するための単純化された方法を提供する。 【構成】 チップ３間にトレンチ７をＳＯＩ基板１の絶
縁層２までエッチングにより形成し、チップのＳｉＯ2
層４を不活性化するためにスペーサ６を形成し、最後に
絶縁層２をエッチング除去することによりチップを個別
化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、まとめて形成されたＩ
Ｃチップをウェハから個別に取り外す個別化方法に関す
る。
【０００２】
【従来の技術】ウェハ上にＩＣチップを形成した後完成
されたウェハは個々のチップに分割しなければならな
い。そのためにはウェハを薄層化し、担体上に接着し、
ダイヤモンド鋸でいわゆる鋸枠に沿って鋸挽し、担体基
板から外し、洗浄する。これらの作業にはＩＣの製造用
に用いられる設備を使用することはできず、また処理工
程も共通していないため特別な設備が必要となる。鋸挽
によるエッジ部は粗く、またこの方法では鋸挽の際に生
じる微粒子の密度がかなりのものであり、この微粒子が
チップ上に沈積するので、チップを更に例えばＭＣＭの
ような高集積マイクロ系に使用する際には妨げとなる。
【０００３】
【発明が解決しようとする課題】本発明は、特にシリコ
ンウェハの場合シリコン処理法の標準ＩＣの製造設備で
容易に行うことのできる、ウェハからチップを個別化す
るための単純化された方法を提供することを課題とす
る。
【０００４】
【課題を解決するための手段】この課題は、請求項１の
特徴部分に記載の方法により解決される。この発明の実
施態様は請求項２以下に記載されている。
【０００５】本発明方法では個々のチップ間にトレンチ
をエッチングする。場合によってはチップの表面の範囲
を不活性化した後、チップを載せている材料を例えばエ
ッチングにより除去する。その際個々のチップは個別化
される。この方法の利点はトレンチのエッチングを通常
の技術の枠内で行うことができることである。妨げとな
る微粒子が形成されず、チップのエッジ部は滑らかで、
時には面取りさえされている。そのためチップを例えば
立方体的集積技術で更に加工するための理想的な出発状
況が生じる。チップは任意の形に、例えば円形の基本面
にも形成可能である。チップが極めて緻密にウェハ上に
詰め込まれている場合でも、直線的に走る鋸挽線による
制約が生じないためチップの任意の組合せが可能とな
る。チップ間の分離幅は分離用トレンチを極めて狭くエ
ッチングできるため本発明方法の場合極めて小さく保た
れる。チップの鋸挽にあたっては典型的には１００μｍ
の著しく幅広いエッジ部が必要とされるが、一方トレン
チは２〜５μｍの幅でエッチングできる。従ってチップ
用により大きな割合で面を使用することができるととも
に中間領域が極めて狭くなるため、ウェハ上の所要面積
は著しく削減される。この有利な効果はとりわけ例えば
ＨＦバイポーラチップのような小形ＩＣに対して有効で
ある。
【０００６】本発明方法はＳＯＩ基板を使用した場合特
に有利に使用することができる。チップをＳＯＩ基板の
シリコン層内に形成する。個々のチップに分割するため
のトレンチをこのシリコン層内にＳＯＩ基板の絶縁層上
までエッチングする。更にこれらのトレンチによって上
から絶縁層をエッチング除去することができる。場合に
よってはチップの一部を形成するトレンチによって露出
されたＳｉＯ2領域は、通常同様にＳｉＯ2からなる絶縁
層をエッチング除去する前に適切に不活性化しておいて
もよい。
【０００７】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【０００８】本発明方法を実施する際重要な点はチップ
のエッジ部のトレンチを深くエッチングすることであ
る。その際２〜５μｍの幅を有する約４０μｍの深さの
トレンチを形成することができる。このトレンチの深さ
はチップのほぼ目的とする厚さに相当する。トレンチは
一時的に、例えば基板を薄層化するための補助的な工程
中にウェハを安定化するために補助層（これは後に再び
除去される）で満たしてもよい。
【０００９】図１は、ＳＯＩ基板１上の絶縁層２上にあ
るシリコン層内に形成され、相互に分離され、即ち個別
化されるべきチップ３を示すものである。チップ３の厚
さはＳＯＩ基板１のシリコン層の元の層厚にほぼ相当す
る。本発明ではＳＯＩ基板とは薄いシリコン層が絶縁層
上に施されている基板を意味する。この種のＳＯＩ基板
はＳＩＭＯＸ又はウェハボンディングによっても形成可
能である。絶縁層２は通常ＳｉＯ2である。
【００１０】例として図１のチップ３内にそれぞれその
表面を不活性化層５により覆われているＳｉＯ2層４が
示されている。チップ３を分離するため絶縁層２までト
レンチ７をエッチングした後、チップ３の側面にＳｉＯ
2層４を外側から保護するスペーサ６が形成される。こ
れらのスペーサ６は例えばＳｉＮからなる。これらのス
ペーサ６は例えば通常まずＳｉＮを全面的に等方性に施
し、引続き異方性に逆エッチングするようにして施され
る。この補助的不活性化はチップ３内にＳｉＯ2領域が
露出していない場合には省略してもよい。また例えばチ
ップ内のＳｉＯ2領域を部分的に囲み、ＳｉＮ又は類似
の材料により横方向を囲むようにしてこの不活性化層を
既にＩＣを形成するための標準プロセス中に形成するこ
ともできる。図１に示された構造から出発してトレンチ
７により絶縁層２の材料をエッチングする。等方性にエ
ッチングする場合絶縁層２（例えばＳｉＯ2）の材料は
チップ３の下方で、即ちチップ間及びチップ３と残りの
基板１との間で除かれる。こうしてチップ３は個別化さ
れる。
【００１１】本発明方法の別の実施例は、トレンチのエ
ッチング後ウェハの材料を、トレンチが露出されそれに
よりチップが個別化されるまで、例えば研摩又はエッチ
ングにより裏側から除去するものである。ウェハはこの
プロセスでは個々のチップだけが残るまで薄層化され
る。この薄層化中ウェハを安定化するためにエッチング
されたトレンチに充填材を装入してもよいが、これは最
後にエッチングにより除去される。この変形例を図２に
示す。図２のウェハの場合もやはり単結晶シリコン基体
上に絶縁層２を有するＳＯＩ基板１である。このシリコ
ン基体の材料を裏側から矢印の方向に切除する。この実
施例の場合エッチングされたトレンチはウェハをエッチ
ングにより薄層化する前に安定化のため充填材８で満た
される。ＳＯＩ基板１を少なくとも絶縁層２まで除去す
る。絶縁層２はエッチング又は研摩により除去してもよ
く、或はまた全面的なエッチング腐食により充填材８と
共に除去してもよい。この充填材８はＳｉＯ2のような
絶縁層２と同じ材料であると有利である。この充填材を
不活性化のためにＳｉＮ又はポリシリコンからなる予め
施されているスペーサ６によってチップと分離してもよ
い。充填材８を使用しない場合にはチップは個別化さ
れ、またチップを載せている材料（この例では絶縁層
２）は完全に除去される。このことはチップと基板との
間に絶縁層を備えていない従来の基板１を使用した場合
に相当する。更にウェハを薄層化するプロセスはチップ
が得られるまでトレンチ内に充填材８を装入又は装入せ
ずに進行する。
【図面の簡単な説明】
【図１】ＳＯＩ基板上にエッチングされたトレンチを有
するチップの配列図。
【図２】充填されたトレンチを有する別の実施例のチッ
プの配列図。
【符号の説明】
１ ＳＯＩ基板 ２ 絶縁層（ＳｉＯ2） ３ チップ ４ ＳｉＯ2層 ５ 不活性化層 ６ スペーサ ７ トレンチ ８ 充填材

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ウェハのチップを備えている側からチッ
    プ間にトレンチをエッチングし、次にチップを載せてい
    る材料をチップが個別化されるまで除去するようにした
    ウェハからチップを個別化する方法において、ウェハと
    してＳＯＩ基板（１）を使用し、チップ（３）をこのＳ
    ＯＩ基板のシリコン層内に形成し、ＳＯＩ基板の絶縁層
    （２）まで達するトレンチ（７）をチップ間にエッチン
    グし、チップが個別化されるように絶縁層（２）を選択
    的エッチングにより除去することを特徴とするウェハか
    らチップを個別化する方法。
  2. 【請求項２】 トレンチ（７）をエッチング後チップの
    露出表面を、絶縁層（２）の材料を選択してエッチング
    することのできる不活性化層（５）で覆い、その際トレ
    ンチ（７）は不活性化層（５）で満たさないことを特徴
    とする請求項１記載の方法。
  3. 【請求項３】 不活性化層（５）の材料がＳｉＮである
    ことを特徴とする請求項２記載の方法。
  4. 【請求項４】 絶縁層（２）をエッチングする前にトレ
    ンチ（７）を絶縁層（２）と同じ材料で満たし、絶縁層
    （２）のチップに面していない側にあるＳＯＩ基板
    （１）をこの絶縁層（２）まで除去することを特徴とす
    る請求項１ないし３の１つに記載の方法。
  5. 【請求項５】 ウェハをチップ（３）と向き合っている
    側からトレンチ（７）がこの側から露出されるまで薄層
    化するようにして、チップを載せている材料を除去する
    ことを特徴とする請求項１記載の方法。
  6. 【請求項６】 ウェハを薄層研摩により薄層化すること
    を特徴とする請求項１記載の方法。
  7. 【請求項７】 エッチングされたトレンチ（７）を充填
    材（８）で満たし、次にウェハを薄層化した後この充填
    材（８）を除去することを特徴とする請求項５又は６記
    載の方法。
  8. 【請求項８】 トレンチ（７）をＳｉＯ2 で満たすこと
    を特徴とする請求項４又は７記載の方法。
JP6135219A 1993-05-27 1994-05-25 ウェハからチップを個別化する方法 Pending JPH0774130A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221125A (ja) * 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
JP2005538568A (ja) * 2002-09-06 2005-12-15 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング センサ素子を備えた構成部材の製造方法
US8658436B2 (en) 2010-04-19 2014-02-25 Tokyo Electron Limited Method for separating and transferring IC chips
KR20170116126A (ko) 2015-04-14 2017-10-18 다이니혼 죠츄기쿠 가부시키가이샤 해충 방제 제품, 및 해충 방제 방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19538634C2 (de) * 1995-10-17 1997-09-04 Itt Ind Gmbh Deutsche Verfahren zum Vereinzeln von elektronischen Elementen aus einem Halbleiterwafer
DE19604405C2 (de) * 1996-02-07 2002-10-10 Micronas Gmbh Verfahren zum Vereinzeln von in einem Körper enthaltenen elektronischen Elementen
US5904546A (en) * 1996-02-12 1999-05-18 Micron Technology, Inc. Method and apparatus for dicing semiconductor wafers
DE19613561C2 (de) * 1996-04-04 2002-04-11 Micronas Gmbh Verfahren zum Vereinzeln von in einem Körper miteinander verbundenen, elektrisch getesteten elektronischen Elementen
DE19707887C2 (de) * 1997-02-27 2002-07-11 Micronas Semiconductor Holding Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen
US6184109B1 (en) 1997-07-23 2001-02-06 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
DE19743349C2 (de) * 1997-09-30 2000-05-18 Siemens Ag Verfahren zum Trennen von Halbleiterchips und Verwendung dieses Verfahrens
US5972781A (en) * 1997-09-30 1999-10-26 Siemens Aktiengesellschaft Method for producing semiconductor chips
US6093624A (en) * 1997-12-23 2000-07-25 Philips Electronics North America Corporation Method of providing a gettering scheme in the manufacture of silicon-on-insulator (SOI) integrated circuits
DE19840421C2 (de) * 1998-06-22 2000-05-31 Fraunhofer Ges Forschung Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
DE19840508A1 (de) * 1998-09-04 1999-12-02 Siemens Ag Verfahren zum Vereinzeln von Halbleiter-Bauelementen
EP1022778A1 (en) * 1999-01-22 2000-07-26 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
JP2001035817A (ja) 1999-07-22 2001-02-09 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JP2003521120A (ja) * 2000-01-26 2003-07-08 トル−シ・テクノロジーズ・インコーポレイテッド ドライエッチングを用いた半導体ウェーハのシンニング及びダイシング、並びに半導体チップの底部のエッジ及び角を丸める方法
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
JP3631956B2 (ja) 2000-05-12 2005-03-23 富士通株式会社 半導体チップの実装方法
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
US6596185B2 (en) * 2000-11-28 2003-07-22 Lightcross, Inc. Formation of optical components on a substrate
TW521391B (en) * 2001-01-26 2003-02-21 Koninkl Philips Electronics Nv Method of manufacturing a display device
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US6812064B2 (en) * 2001-11-07 2004-11-02 Micron Technology, Inc. Ozone treatment of a ground semiconductor die to improve adhesive bonding to a substrate
US20040245216A1 (en) * 2003-06-06 2004-12-09 Chien-Shing Pai Devices and method of their manufacture
EP1670055A1 (en) * 2004-12-09 2006-06-14 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for chip singulation
EP1641038B1 (en) 2004-09-24 2011-08-10 Imec Method for chip singulation
US7566634B2 (en) * 2004-09-24 2009-07-28 Interuniversitair Microelektronica Centrum (Imec) Method for chip singulation
FR2893182B1 (fr) * 2005-11-10 2007-12-28 Atmel Grenoble Soc Par Actions Procede de decoupe de puces de circuit-integre sur substrat aminci
JP2007294612A (ja) * 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
US7566637B2 (en) * 2007-12-13 2009-07-28 International Business Machines Corporation Method of inhibition of metal diffusion arising from laser dicing
US8461023B1 (en) 2010-04-13 2013-06-11 Sandia Corporation Die singulation method
US8236611B1 (en) 2010-04-13 2012-08-07 Sandia Corporation Die singulation method and package formed thereby
US10658316B2 (en) 2018-10-02 2020-05-19 Globalfoundries Singapore Pte. Ltd. Bond pad reliability of semiconductor devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063272A (en) * 1975-11-26 1977-12-13 General Electric Company Semiconductor device and method of manufacture thereof
FR2520931B1 (fr) * 1982-02-02 1986-12-12 Thomson Csf Procede collectif de fabrication de diodes hyperfrequences avec encapsulation incorporee et diodes obtenues par ce procede
JPS61112345A (ja) * 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
GB8719309D0 (en) * 1987-08-14 1987-09-23 Marconi Electronic Devices Diodes
US4904610A (en) * 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US4822755A (en) * 1988-04-25 1989-04-18 Xerox Corporation Method of fabricating large area semiconductor arrays
FR2639149A1 (fr) * 1988-11-15 1990-05-18 Thomson Csf Procede de realisation de composants sans substrat
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5064771A (en) * 1990-04-13 1991-11-12 Grumman Aerospace Corporation Method of forming crystal array
DE4021541C1 (ja) * 1990-07-06 1991-12-19 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung Ev, 8000 Muenchen, De
JPH04223356A (ja) * 1990-12-25 1992-08-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5057450A (en) * 1991-04-01 1991-10-15 International Business Machines Corporation Method for fabricating silicon-on-insulator structures
KR930008861B1 (ko) * 1991-05-16 1993-09-16 재단법인 한국전자통신연구소 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
JP2774884B2 (ja) * 1991-08-22 1998-07-09 株式会社日立製作所 試料の分離方法及びこの分離方法で得た分離試料の分析方法
JPH05267449A (ja) * 1992-03-19 1993-10-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005538568A (ja) * 2002-09-06 2005-12-15 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング センサ素子を備えた構成部材の製造方法
JP2004221125A (ja) * 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
US8658436B2 (en) 2010-04-19 2014-02-25 Tokyo Electron Limited Method for separating and transferring IC chips
US8841141B2 (en) 2010-04-19 2014-09-23 Tokyo Electron Limited Method for separating and transferring IC chips
US9196539B2 (en) 2010-04-19 2015-11-24 Tokyo Electron Limited Method for separating and transferring IC chips
US9318387B2 (en) 2010-04-19 2016-04-19 Tokyo Electron Limited Method for separating and transferring IC chips
KR20170116126A (ko) 2015-04-14 2017-10-18 다이니혼 죠츄기쿠 가부시키가이샤 해충 방제 제품, 및 해충 방제 방법
KR20190066091A (ko) 2015-04-14 2019-06-12 다이니혼 죠츄기쿠 가부시키가이샤 해충 방제 제품, 및 해충 방제 방법
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