JPS6226838A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6226838A JPS6226838A JP60165892A JP16589285A JPS6226838A JP S6226838 A JPS6226838 A JP S6226838A JP 60165892 A JP60165892 A JP 60165892A JP 16589285 A JP16589285 A JP 16589285A JP S6226838 A JPS6226838 A JP S6226838A
- Authority
- JP
- Japan
- Prior art keywords
- saw
- cut
- grooves
- semiconductor substrate
- chipping
- Prior art date
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- Pending
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- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子におけるウェハからのダイシン
グ（ウェハをチップに分割、分離すること）に好適な半
導体素子の製造方法に関する。
グ（ウェハをチップに分割、分離すること）に好適な半
導体素子の製造方法に関する。
（従来の技術）
第２図（ＪＬ）はウェハプロセスを完了した素子の断面
図である。この第２図（ａ）に示すウェハをソーによシ
カットしたものが第２図（ｂ）である。この第２図（ａ
）、第２図ら）の両図において、ｌは半導体基板、２Ｆ
ｉ酸化膜、３はノーカットされる部分、８はカットされ
た部分、９はチッピングした部分である。
図である。この第２図（ａ）に示すウェハをソーによシ
カットしたものが第２図（ｂ）である。この第２図（ａ
）、第２図ら）の両図において、ｌは半導体基板、２Ｆ
ｉ酸化膜、３はノーカットされる部分、８はカットされ
た部分、９はチッピングした部分である。
従来、第２図（ａ）に見られるように、ソーカットされ
る部分３の酸化膜２などはエツチングされて取）除かれ
、半導体基板１の表面を露出させた上で、その部分をダ
イシングソーなどによ）ソーカットしていた。
る部分３の酸化膜２などはエツチングされて取）除かれ
、半導体基板１の表面を露出させた上で、その部分をダ
イシングソーなどによ）ソーカットしていた。
（発明が解決しようとする問題点）
しかしながら上記のカット方法では、第２図（ｂ）に示
すようにカット面の半導体基板ｌのチッピング（「欠け
」のことであシ、シリコンはあま夛起こらないが化合物
半導体の場合は起こシやすい。）によシ、素子表面のノ
ゼターンが破壊されることがあった。
すようにカット面の半導体基板ｌのチッピング（「欠け
」のことであシ、シリコンはあま夛起こらないが化合物
半導体の場合は起こシやすい。）によシ、素子表面のノ
ゼターンが破壊されることがあった。
この発明は、前記従来技術がもっている問題点のうち、
ソーカット時のチッピングによシ素子表面のパターンが
破壊される点について解決した半導体素子の製造方法を
提供するものである。
ソーカット時のチッピングによシ素子表面のパターンが
破壊される点について解決した半導体素子の製造方法を
提供するものである。
（問題点を解決するための手段）
この発明は、半導体素子の製造方法において、ソーカッ
トされる半導体基板の両端に溝を形成する工程を導入し
たものである。
トされる半導体基板の両端に溝を形成する工程を導入し
たものである。
（作 用）
この発明によれば、半導体素子の製造方法に以上のよう
な工程を導入したので、ソーカット時に溝と溝との間を
ソーカットし、ソーカット時のチッピングが溝によルノ
ぐターンに達するのを阻止するように作用し、したがっ
て、前記問題点を除去できる。
な工程を導入したので、ソーカット時に溝と溝との間を
ソーカットし、ソーカット時のチッピングが溝によルノ
ぐターンに達するのを阻止するように作用し、したがっ
て、前記問題点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。
て図面に基づき説明する。
第１図（ａ）ないし第１図（ｄ）はその一実施例の工程
説明図である。この１８１図（ａ）ないし第１図（ｄ）
において、第２図（＆）および第２図（ｂ）と同一部分
には同一符号を付して説明する。
説明図である。この１８１図（ａ）ないし第１図（ｄ）
において、第２図（＆）および第２図（ｂ）と同一部分
には同一符号を付して説明する。
第１図（ａ）はソーカット前までの半導体基板１の表面
にＳ ｉ Ｏｘ ｅ Ｓ ｉｓＮｍなどの酸化膜２によ
る絶縁膜を有するウェハプロセスを完了した素子の断面
図である。
にＳ ｉ Ｏｘ ｅ Ｓ ｉｓＮｍなどの酸化膜２によ
る絶縁膜を有するウェハプロセスを完了した素子の断面
図である。
次に、第１図（ｂ）に示すように、レジスト４をコーテ
ィングし、ソーカットされる部分３に、溝を作るための
ノぞターフ５を形成する。
ィングし、ソーカットされる部分３に、溝を作るための
ノぞターフ５を形成する。
次に、第１図（ｃ）に示すように、硫散系の溶液により
半導体基板１をエツチングして、溝６，７を形成し、そ
の後レジスト４を除去する。
半導体基板１をエツチングして、溝６，７を形成し、そ
の後レジスト４を除去する。
次に、第１図（ｄ）に示すように、溝６と７の間をソー
にニジカットする。図中の８はカットされた部分、９は
チッピングした部分である。
にニジカットする。図中の８はカットされた部分、９は
チッピングした部分である。
この場合、溝６，７からわずかに素子から遠ざかる方向
において、両溝６．７の間の部分をソーカットする。こ
のように、ソーカットすることによシ、半導体基板１の
表面がチッピングされるが、その近傍に溝６，７が形成
されているので、チッピングが溝６，７によシ半導体素
子のパターンにまで及ぶのが阻止される。
において、両溝６．７の間の部分をソーカットする。こ
のように、ソーカットすることによシ、半導体基板１の
表面がチッピングされるが、その近傍に溝６，７が形成
されているので、チッピングが溝６，７によシ半導体素
子のパターンにまで及ぶのが阻止される。
（発明の効果）
以上詳細に説明したように仁の発明によれば、半導体基
板上べ形成された絶縁膜のエツチングにより露出された
半導体基板表面部分もしくは絶縁膜のエツチングの、必
要のない半導体基板表面のソｉの幅以上の幅を有するノ
ーカットされる部分において、半導体素子側に沿ってわ
ずかに離れた部分にエツチングによって溝を形成し、ノ
ーカット時にチッピングが化合物半導体基板の表面をそ
れ以上進むことｙＦｒ、阻止するようにしたので、チッ
ピングが素子のノにターンにまで及ぶことを防止できる
０
板上べ形成された絶縁膜のエツチングにより露出された
半導体基板表面部分もしくは絶縁膜のエツチングの、必
要のない半導体基板表面のソｉの幅以上の幅を有するノ
ーカットされる部分において、半導体素子側に沿ってわ
ずかに離れた部分にエツチングによって溝を形成し、ノ
ーカット時にチッピングが化合物半導体基板の表面をそ
れ以上進むことｙＦｒ、阻止するようにしたので、チッ
ピングが素子のノにターンにまで及ぶことを防止できる
０
第１図（ａ）ないし第１図（ｄ）はこの発明の半導体素
子の製造方法の一実施例の工程説明図、第２図（ａ）お
よび第２図（ｂ）はそれぞれ従来の半導体素子の製造方
法の工程説明図である。 １・・・半導体基板、２・・・酸化膜、３・・・ソーカ
ットされる部分、４・・・レジスト、５・・・溝のノぐ
ターン、６．７・・・溝、８・・・カットされた部分、
９・・・チッピングした部分。 特許出願人 沖電気工業株式会社 第２′図
子の製造方法の一実施例の工程説明図、第２図（ａ）お
よび第２図（ｂ）はそれぞれ従来の半導体素子の製造方
法の工程説明図である。 １・・・半導体基板、２・・・酸化膜、３・・・ソーカ
ットされる部分、４・・・レジスト、５・・・溝のノぐ
ターン、６．７・・・溝、８・・・カットされた部分、
９・・・チッピングした部分。 特許出願人 沖電気工業株式会社 第２′図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体素子が形成されている半導体基板のソーカ
ットされる部分の半導体素子側に溝を形成する工程と、 （ｂ）上記溝からわずかに半導体素子から遠ざかる方向
に離れた部分をソーカツトする工程と、よりなる半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165892A JPS6226838A (ja) | 1985-07-29 | 1985-07-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165892A JPS6226838A (ja) | 1985-07-29 | 1985-07-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226838A true JPS6226838A (ja) | 1987-02-04 |
Family
ID=15820956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165892A Pending JPS6226838A (ja) | 1985-07-29 | 1985-07-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118641A (ja) * | 1988-10-28 | 1990-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0330357A (ja) * | 1989-06-27 | 1991-02-08 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
-
1985
- 1985-07-29 JP JP60165892A patent/JPS6226838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118641A (ja) * | 1988-10-28 | 1990-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0330357A (ja) * | 1989-06-27 | 1991-02-08 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
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