JP2000106334A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハの周辺カット部分のオーバーハ
ング構造の形成を防止して装置の製造歩留を向上させる
ようにした半導体装置の製造方法を提供する。 【解決手段】 半導体ウェハ２１上に、それぞれフォト
リソグラフィ工程を経て隣接する下側層の第１の二酸化
シリコン層２２と上側層の第１のポリシリコン層２５と
を成層し、各フォトリソグラフィ工程でフォトレジスト
層の周辺部を周辺カット装置により全周にわたり周辺カ
ットすると共に、第１の二酸化シリコン層２２と第１の
ポリシリコン層２５の形成後に弗化アンモニウムを用い
てエッチング加工を行うようにした方法で、第１の二酸
化シリコン層２２を成形する際の第１のフォトレジスト
層の周辺部における周辺カット寸法の設定値を、第１の
ポリシリコン層２５を成形する際の第２のフォトレジス
ト層２６の周辺部における周辺カット寸法の設定値より
大きくし、かつその差を周辺カットする周辺カット装置
の周辺カット精度よりも大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトリソグラフ
ィ工程を経て材質の異なる複層を成層するようにした半
導体装置の製造方法に関する。

【０００２】

【従来の技術】従来の技術を図１６乃至図２０を参照し
て説明する。図１６は第１の従来例における第１のフォ
トレジストを周辺カットした状態を示す半導体ウェハの
平面図であり、図１７は第１の従来例における要部の断
面図であり、図１８は第１の従来例に係るオーバーハン
グ構造の形成を説明するための図で、図１８（ａ）は下
側層がエッチングされる前の要部の断面図、図１８
（ｂ）は下側層がエッチングされた後の要部の断面図で
あり、図１９は第２の従来例における要部の断面図であ
り、図２０は第２の従来例に係るオーバーハング構造の
形成を説明するための図で、図２０（ａ）は下側層がエ
ッチングされる前の要部の断面図、図２０（ｂ）は下側
層がエッチングされた後の要部の断面図である。

【０００３】先ず、図１６乃至図１８に示す第１の従来
例において、半導体ウェハ１に、例えば半導体装置を製
造する過程で全面に下側層となる二酸化シリコン層２を
熱酸化により形成した後、第１のフォトリソグラフィ工
程で半導体ウェハ１の上面側の二酸化シリコン層２上に
スピンナ装置を用いて第１のフォトレジスト３の塗布を
行う。そして半導体ウェハ１を取り扱う中でウェハ端部
と治工具類等とが接触し、ウェハ上に塗布した第１のフ
ォトレジスト３が端部で欠けたり、剥げ落ちることによ
るダストの発生がないように、半導体ウェハ１を回転さ
せながら塗布した第１のフォトレジスト３の最外周部分
を有機溶剤によって幅が１〜４ｍｍ程度の範囲、例えば
幅１ｍｍにわたり第１の周辺カットを行う。これにより
半導体ウェハ１上の二酸化シリコン層２の上面外周部分
にカット幅が約１ｍｍの第１の周辺カット部４を形成す
る。この後、弗化アンモニウムをエッチャントとしてウ
ェットエッチング加工を行い、半導体ウェハ１の上面の
第１の周辺カット部４、下面及び側面の二酸化シリコン
層２を除去する。続いて、二酸化シリコン層２上の第１
のフォトレジスト３を除去する。

【０００４】次に、半導体ウェハ１の上面、第１のフォ
トレジスト３を除去した二酸化シリコン層２の上面等の
全上面に上側層となるポリシリコン層５を積層する。そ
して再び第２のフォトリソグラフィ工程でポリシリコン
層５の上面にスピンナ装置を用いて第２のフォトレジス
ト６の塗布を行い、さらに、同様にダストが発生しない
ように、半導体ウェハ１を回転させながら塗布された第
２のフォトレジスト６の最外周部分を有機溶剤によっ
て、例えば幅１ｍｍにわたり第２の周辺カットを第１の
周辺カットと同幅に行う。これによりポリシリコン層５
の上面外周部分にカット幅が約１ｍｍの第２の周辺カッ
ト部７を形成する。その後、ＣＤＥ（ケミカルドライエ
ッチング）あるいはＲＩＥ（反応性イオンビームエッチ
ング）により第２の周辺カット部７のポリシリコン層５
を除去する。続いて、ポリシリコン層５上の第２のフォ
トレジスト６を除去する。

【０００５】しかし、上記のように第１の従来例におい
ては、第１のフォトレジスト３の第１の周辺カットと第
２のフォトレジスト６の第２の周辺カットを、設定値Ｘ
として同幅の幅１ｍｍで行っているが、周辺カット装置
の加工精度、装置間のばらつき等から、例えば図１７
（ａ）の要部の断面図のように、二酸化シリコン層２の
最外周部分Ａ₁ にポリシリコン層５が積層されていない
状態が生じる。すなわち、周辺カット精度を±０．５ｍ
ｍとすると、第１の周辺カット部４及び第２の周辺カッ
ト部７のカット幅がそれぞれ０．５〜１．５ｍｍの範囲
にばらつくことになる。さらに、第１の周辺カット部４
のカット幅が周辺カット精度のマイナス側（Ｘ−ａ）
に、第２の周辺カット部７のカット幅が周辺カット精度
のプラス側（Ｘ＋ｂ）に加工されたとし、その差が最大
となる場合には、第１の周辺カット部４のカット幅が
０．５ｍｍで第２の周辺カット部７のカット幅が１．５
ｍｍとなり、二酸化シリコン層２の最外周部分Ａ₁ が幅
１ｍｍにわたりポリシリコン層５が積層されていない状
態となる。

【０００６】このような状態が生じると、引き続いて弗
化アンモニウムをエッチャントとしたウェットエッチン
グ加工を行った場合、ポリシリコン層５が積層されてい
ない二酸化シリコン層２の最外周部分Ａ₁ と、ポリシリ
コン層５の最外周部分Ｂ₁ の直下の二酸化シリコン層２
がエッチングされて除去され、図１７（ｂ）に示すよう
な断面形状となり、ポリシリコン層５の最外周部分Ｂ₁
がオーバーハング構造となる。このようなオーバーハン
グ構造は、この最外周部分Ｂ₁ に治工具類等が接触した
りすると欠けてしまう等する虞があり、欠ける等した場
合には、ポリシリコン層５の欠け落ちた部分がダストと
なる。また、第１の周辺カット部４のカット幅と第２の
周辺カット部７のカット幅が同一寸法に形成された場合
には、二酸化シリコン層２の最外周端面が露出した状態
になるため、弗化アンモニウムによるウェットエッチン
グ加工の際に最外周端面からポリシリコン層５の最外周
部分Ｂ₁ の直下の二酸化シリコン層２がエッチングされ
て除去され、ポリシリコン層５の最外周部分Ｂがオーバ
ーハング構造となり、同様にダスト発生の原因となる。

【０００７】また、図１９及び図２０に示す第２の従来
例において、半導体ウェハ１に、第１の従来例の二酸化
シリコン層とポリシリコン層と同様にして、第１、第２
のフォトリソグラフィ工程を経て所定の第１の二酸化シ
リコン層８と第１のポリシリコン層９を積層する。な
お、本従来例では第１の二酸化シリコン層８と第１のポ
リシリコン層９を形成する際に、第１、第２のフォトリ
ソグラフィ工程で実施した第１、第２の周辺カットを同
幅の設定値で行い、周辺カット装置等による加工のばら
つきの点から、図１９及び図２０に示すように第１の二
酸化シリコン層８の最外周端面が第１のポリシリコン層
９によって覆われた状態となっているものを例に以下の
説明を行う。

【０００８】続いて両層８，９が積層されている半導体
ウェハ１上に、さらにＣＶＤにより下側層となる第２の
二酸化シリコン層１０を形成した後、第３のフォトリソ
グラフィ工程でウェハ上面にスピンナ装置を用いて図示
しないが第３のフォトレジストの塗布を行う。そして、
同様にダストが発生しないように、半導体ウェハ１を回
転させながら塗布した第３のフォトレジスト３の最外周
部分を有機溶剤によって、例えば幅１ｍｍにわたり第３
の周辺カットを行う。これにより半導体ウェハ１上の第
２の二酸化シリコン層１０の上面外周部分にカット幅が
約１ｍｍの図示しない第３の周辺カット部を形成する。
この後、弗化アンモニウムによるウェットエッチング加
工を行い、半導体ウェハ１の上面の第３の周辺カット部
の第２の二酸化シリコン層１０を除去する。続いて、第
２の二酸化シリコン層１０上の第３のフォトレジストを
除去する。

【０００９】次に、半導体ウェハ１の上面、第２の二酸
化シリコン層１０の上面等の全上面に上側層となる第２
のポリシリコン層１１を積層する。そして第４のフォト
リソグラフィ工程で第２のポリシリコン層１１の上面に
スピンナ装置を用いて図示しないが第４のフォトレジス
トの塗布を行い、さらに、ダストが発生しないように、
半導体ウェハ１を回転させながら塗布された第４のフォ
トレジストの最外周部分を有機溶剤によって、例えば幅
１ｍｍにわたり第４の周辺カットを第３の周辺カットと
同幅に行う。これにより第２のポリシリコン層１１の上
面外周部分にカット幅が約１ｍｍの図示しない第４の周
辺カット部を形成する。その後、ＣＤＥあるいはＲＩＥ
により第４の周辺カット部の第２のポリシリコン層１１
を除去する。続いて、第２のポリシリコン層１１上の第
４のフォトレジストを除去する。

【００１０】しかし、上記のように第２の従来例におい
ては、第３のフォトレジストの第３の周辺カットと第４
のフォトレジストの第４の周辺カットを、同幅の幅１ｍ
ｍを設定値として行っているが、第１の従来例と同様に
周辺カット装置の加工精度、装置間のばらつき等から、
例えば図２０（ａ）の要部の断面図のように、第２の二
酸化シリコン層１０の最外周部分Ａ₂ に第２のポリシリ
コン層１１が積層されていない状態が生じる。すなわ
ち、周辺カット精度を±０．５ｍｍとすると、第３の周
辺カット部及び第４の周辺カット部のカット幅がそれぞ
れ０．５〜１．５ｍｍの範囲にばらつくことになる。さ
らに、第３の周辺カット部のカット幅が装置精度のマイ
ナス側（Ｘ−ｃ）に、第４の周辺カット部のカット幅が
装置精度のプラス側（Ｘ＋ｄ）に加工されたとし、その
差が最大となる場合には、第３の周辺カット部のカット
幅が０．５ｍｍで第４の周辺カット部のカット幅が１．
５ｍｍとなり、第２の二酸化シリコン層１０の最外周部
分Ａ₂ が幅１ｍｍにわたり第２のポリシリコン層１１が
積層されていない状態となる。

【００１１】このような状態が生じると、引き続いて弗
化アンモニウムをエッチャントとしたウェットエッチン
グ加工を行った場合、第２のポリシリコン層１１が積層
されていない第２の二酸化シリコン層１０の最外周部分
Ａ₂ と、第２のポリシリコン層１１の最外周部分Ｂ₂ の
直下の第２の二酸化シリコン層１０がエッチングされて
除去され、図２０（ｂ）に示すような断面形状となり、
第２のポリシリコン層１１の最外周部分Ｂ₂ がオーバー
ハング構造となる。この結果、第１の従来例と同様にオ
ーバーハング構造部分がダスト発生の原因となる。

【００１２】なお、第３の周辺カット部のカット幅と第
４の周辺カット部のカット幅が同一寸法に形成された場
合には、第２の二酸化シリコン層１０の最外周端面が露
出した状態になるため、弗化アンモニウムによるウェッ
トエッチング加工の際に最外周端面から第２のポリシリ
コン層１１の最外周部分Ｂ₂ の直下の第２の二酸化シリ
コン層１０がエッチングされて除去され、第２のポリシ
リコン層１１の最外周部分Ｂ₂ がオーバーハング構造と
なり、同様にダスト発生の原因となる。なおまた、第
１、第２の周辺カット後に第１の二酸化シリコン層８の
最外周端面が第１のポリシリコン層９によって覆われて
いない場合には、第１の二酸化シリコン層８もエッチン
グされ、第１のポリシリコン層９の最外周部分がオーバ
ーハング構造となり、同様にダスト発生の原因となる。

【００１３】このように上記の各従来例においては、所
定形状に二酸化シリコン層２とポリシリコン層５、ある
いは第２の二酸化シリコン層１０と第２のポリシリコン
層１１を形成した後、引き続いて弗化アンモニウムをエ
ッチャントとしてウェットエッチングを行った場合、ポ
リシリコン層５が積層されていない二酸化シリコン層２
の最外周部分Ａ₁ 、あるいは第２のポリシリコン層１１
が積層されていない第２の二酸化シリコン層１０の最外
周部分Ａ₂ がエッチングされて除去され、ポリシリコン
層５の最外周部分Ｂ₁ 、あるいは第２のポリシリコン層
１１の最外周部分Ｂ₂ がオーバーハング構造となる。こ
のようなオーバーハング構造は、この最外周部分Ｂ₁ ，
Ｂ₂ に治工具類等が接触したりすると欠けてしまう虞が
あり、欠けた場合には、欠けた部分がダストの原因とな
り、半導体装置の製造歩留を低下させたり、製造装置内
からの除去に多くの手間を要することになる。

【００１４】

【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、半導体ウェハに半導体装
置を形成していく過程で、一般に１０〜３０回のフォト
リソグラフィ工程が繰り返され、さらに各工程で常に行
われるフォトレジストの周辺カットによって周辺カット
部を形成して、上下に隣接する材質の異なる下側層、上
側層を積層した際に、続いて行われるエッチング加工に
よって上側層にオーバーハング構造が作り出され、さら
に、これが欠け落ちる等してダストが発生するのを防止
し、半導体装置の製造歩留を向上させるようにした半導
体装置の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ウェハ上に、それぞれフォトリソグラ
フィ工程を経て材質の異なる上下に隣接した下側層と上
側層とを成層し、該フォトリソグラフィ工程でフォトレ
ジスト層の周辺部を周辺カット装置により周辺カットす
ると共に、上側層の成層後に下側層をエッチングするエ
ッチャントを用いたエッチング加工を行う半導体装置の
製造方法において、下側層を成形する際のフォトリソグ
ラフィ工程における下側層上に形成された第１のフォト
レジスト層の半導体ウェハの周辺部での周辺カット寸法
の設定値を、上側層を成形する際のフォトリソグラフィ
工程における上側層上に形成された第２のフォトレジス
ト層の半導体ウェハの周辺部での周辺カット寸法の設定
値より大きくしたことを特徴とする方法であり、さら
に、第１のフォトレジスト層の周辺カット寸法の設定値
が、半導体ウェハの全周囲において第２のフォトレジス
ト層の周辺カット寸法の設定値より大きいことを特徴と
する方法であり、さらに、第１のフォトレジスト層の周
辺カット寸法の設定値と、第２のフォトレジスト層の周
辺カット寸法の設定値の差が、該第１のフォトレジスト
層及び第２のフォトレジスト層を周辺カットする周辺カ
ット装置の周辺カット精度よりも大きくしたことを特徴
とする方法であり、さらに、下側層が二酸化シリコン層
であり、エッチャントが弗化アンモニウムであることを
特徴とする方法である。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１７】先ず第１の実施形態を図１乃至図７により
説明する。図１は第１の工程の断面図であり、図２は第
２の工程の断面図であり、図３は第３の工程の断面図で
あり、図４は第４の工程の断面図であり、図５は第５の
工程の断面図であり、図６は第６の工程の断面図であ
り、図７は第７の工程の断面図である。

【００１８】図１に示す第１の工程において、半導体ウ
ェハ２１の全面に熱酸化により下側層となる所定厚の第
１の二酸化シリコン層２２を形成する。その後、第１の
フォトリソグラフィ工程のフォトレジスト塗布加工を図
示しないスピンナ装置を用いて行い、半導体ウェハ２１
の上面側の第１の二酸化シリコン層２２上に第１のフォ
トレジスト２３の塗布を行う。

【００１９】次に、図２に示す第２の工程において、第
１のフォトレジスト２３が塗布された半導体ウェハ２１
を図示しない周辺カット装置にかけて、第１の周辺カッ
ト加工を行う。第１の周辺カットは、半導体ウェハ２１
を回転させながら塗布した第１のフォトレジスト２３の
最外周部分を有機溶剤によって幅が２ｍｍより大きい所
定の第１の周辺カット寸法Ｘ₁ となるよう、例えば２．
２ｍｍ幅に行う。これにより半導体ウェハ２１上の第１
の二酸化シリコン層２２の上面最外周部分にカット幅が
約２．２ｍｍの第１の周辺カット部２４を形成する。

【００２０】次に、図３に示す第３の工程において、第
１の周辺カット部２４が形成された半導体ウェハ２１を
図示しないエッチング装置に入れ、弗化アンモニウムを
エッチャントとするウェットエッチング加工を行う。こ
れにより半導体ウェハ２１の上面の第１の周辺カット部
２４、下面及び側面の第１の二酸化シリコン層２２を除
去する。続いて、第１の二酸化シリコン層２２上の第１
のフォトレジスト２３を除去する。

【００２１】次に、図４に示す第４の工程において、半
導体ウェハ２１の上面、第１のフォトレジスト２３を除
去した第１の二酸化シリコン層２２の上面等の全上面に
上側層となる第１のポリシリコン層２５を所定の厚さと
なるよう積層する。

【００２２】次に、図５に示す第５の工程において、第
２のフォトリソグラフィ工程のフォトレジスト塗布加工
を図示しないスピンナ装置を用いて行い、半導体ウェハ
２１上の第１のポリシリコン層２５の上面に第２のフォ
トレジスト２６の塗布を行う。

【００２３】次に、図６に示す第６の工程において、第
２のフォトレジスト２６が塗布された半導体ウェハ２１
を、第２の工程と同様に図示しない周辺カット装置にか
け第２の周辺カット加工を行う。第２の周辺カットは、
半導体ウェハ２１を回転させながら塗布した第２のフォ
トレジスト２６の最外周部分を有機溶剤によって、第１
の周辺カット寸法Ｘ₁ よりも小寸法である第２の周辺カ
ット寸法Ｘ₂ の幅となるように行う。なお、第２の周辺
カット寸法Ｘ₂ と第１の周辺カット寸法Ｘ₁ との間に、
周辺カット装置による周辺カット精度以上の大きさの差
があるように設定する。すなわち、例えば周辺カット装
置の周辺カット精度を±０．５ｍｍとした場合には、第
１の周辺カット寸法Ｘ₁ を２．２ｍｍとしているので、
第２の周辺カット寸法Ｘ₂ を１ｍｍとする。これにより
半導体ウェハ２１上の第１の二酸化シリコン層２２の上
面最外周部分にカット幅が約１ｍｍの第２の周辺カット
部２７を形成する。

【００２４】次に、図７に示す第７の工程において、第
２の周辺カット部２７が形成された半導体ウェハ２１を
図示しないエッチング装置に入れ、ＣＤＥ（ケミカルド
ライエッチング）あるいはＲＩＥ（反応性イオンビーム
エッチング）を行う。これにより第２の周辺カット部２
７の第１のポリシリコン層２５を除去する。続いて、第
１のポリシリコン層２５上の第２のフォトレジスト２６
を除去し、所定構成の第１層部２８を形成する。

【００２５】このように構成しているので、第１層部２
８が形成された半導体ウェハ２１に対し、引き続いて弗
化アンモニウムをエッチャントとしたウェットエッチン
グ加工を行った場合、周辺カット装置による周辺カット
精度の限界値を考慮しても、第１の二酸化シリコン層２
２は第１のポリシリコン層２５によって最外周端面を含
め全面が覆われているため、エッチングされて除去され
てしまうことがない。そして第１のポリシリコン層２５
については、最外周部分がオーバーハング構造とならな
いため、半導体ウェハ２１を取り扱う中で治工具類等と
接触して欠けてしまう等する虞がなく、第１のポリシリ
コン層２５が欠け落ちたりすることによるダスト発生が
なくなる。その結果、半導体装置の製造歩留は向上し、
また製造装置内からのダスト除去の必要がなくなり、生
産性が向上する。

【００２６】次に第２の実施形態を図８乃至図１５によ
り説明する。なお、本実施形態は上記の第１の実施形態
で形成された第１層部上に第２層部を形成するもので、
第１の実施形態と同一部位には同符号を付して説明を省
略し、異なる部位について説明する。図８は第１の工程
の断面図であり、図９は第２の工程の断面図であり、図
１０は第３の工程の断面図であり、図１１は第４の工程
の断面図であり、図１２は第５の工程の断面図であり、
図１３は第６の工程の断面図であり、図１４は第７の工
程の断面図であり、図１５は第８の工程の断面図であ
る。

【００２７】図８に示す第１の工程において、第１の実
施形態で形成された第１層部２８の上に、後述する第２
のポリシリコン層２９と共に第２層部３０を構成する所
定厚の第２の二酸化シリコン層３１をＣＶＤにより形成
する。なお、第２層部３０では第２の二酸化シリコン層
３１が下側層で、第２のポリシリコン層２９が上側層と
なる。

【００２８】次に、図９に示す第２の工程において、第
３のフォトリソグラフィ工程のフォトレジスト塗布加工
を図示しないスピンナ装置を用いて行い、半導体ウェハ
２１上の第２の二酸化シリコン層３１の上面に第３のフ
ォトレジスト３２の塗布を行う。

【００２９】次に、図１０に示す第３の工程において、
第３のフォトレジスト３２が塗布された半導体ウェハ２
１を図示しない周辺カット装置にかけて、第３の周辺カ
ット加工を行う。第３の周辺カットは、半導体ウェハ２
１を回転させながら塗布した第３のフォトレジスト３２
の最外周部分を有機溶剤によって幅が２ｍｍより大きい
所定の第３の周辺カット寸法Ｘ₃ となるよう、例えば幅
３．５ｍｍついて行う。これにより半導体ウェハ２１上
の第２の二酸化シリコン層３１の上面最外周部分にカッ
ト幅が約３．５ｍｍの第３の周辺カット部３３を形成す
る。

【００３０】次に、図１１に示す第４の工程において、
第３の周辺カット部３３が形成された半導体ウェハ２１
を図示しないエッチング装置に入れ、弗化アンモニウム
をエッチャントとするウェットエッチング加工を行う。
これにより半導体ウェハ２１の上面の第３の周辺カット
部２４の第２の二酸化シリコン層３１を除去する。続い
て、第２の二酸化シリコン層３１上の第３のフォトレジ
スト３２を除去する。

【００３１】次に、図１２に示す第５の工程において、
半導体ウェハ２１の上面、第３のフォトレジスト３２を
除去した第２の二酸化シリコン層３１の上面等の全上面
に第２のポリシリコン層２９を所定の厚さとなるよう積
層する。

【００３２】次に、図１３に示す第６の工程において、
第４のフォトリソグラフィ工程のフォトレジスト塗布加
工を図示しないスピンナ装置を用いて行い、半導体ウェ
ハ２１上の第２のポリシリコン層２９の上面に第４のフ
ォトレジスト３４の塗布を行う。

【００３３】次に、図１４に示す第７の工程において、
第４のフォトレジスト３４が塗布された半導体ウェハ２
１を、第３の工程と同様に図示しない周辺カット装置に
かけ第４の周辺カット加工を行う。第４の周辺カット
は、半導体ウェハ２１を回転させながら塗布した第４の
フォトレジスト３４の最外周部分を有機溶剤によって、
第３の周辺カット寸法Ｘ₃ よりも小寸法である第４の周
辺カット寸法Ｘ₄ の幅となるように行う。なお、第４の
周辺カット寸法Ｘ₄ と第３の周辺カット寸法Ｘ₃との間
に、周辺カット装置による周辺カット精度以上の大きさ
の差があるように設定する。すなわち、例えば周辺カッ
ト装置の周辺カット精度を±０．５ｍｍとした場合に
は、第３の周辺カット寸法Ｘ₃ を３．５ｍｍとしている
ので、第４の周辺カット寸法Ｘ₄ を２．３ｍｍとする。
これにより半導体ウェハ２１上の第２の二酸化シリコン
層３１の上面最外周部分にカット幅が約２．３ｍｍの第
４の周辺カット部３５を形成する。

【００３４】次に、図１５に示す第８の工程において、
第４の周辺カット部３５が形成された半導体ウェハ２１
を図示しないエッチング装置に入れ、ＣＤＥあるいはＲ
ＩＥを行う。これにより第４の周辺カット部３５の第２
のポリシリコン層２９を除去する。続いて、第２のポリ
シリコン層２９上の第４のフォトレジスト３４を除去
し、所定構成の第２層部３０を第１層部２８の上に形成
する。

【００３５】このように構成しているので、第２層部３
０が形成された半導体ウェハ２１に対し、引き続いて弗
化アンモニウムをエッチャントとしたウェットエッチン
グ加工を行った場合でも、第１層部２８における場合と
同様に、第２の二酸化シリコン層３１は第２のポリシリ
コン層２９によって最外周端面を含め全面が覆われてい
るためにエッチングされて除去されてしまうことがな
い。そして第２のポリシリコン層２９については、最外
周部分がオーバーハング構造とならず、第１の実施形態
と同様の作用、効果を有する。

【００３６】なお、上記の各実施形態において、第１、
第２の二酸化シリコン層２２，３１の上に第１、第２の
ポリシリコン層２５，２９を積層したが、窒化けい素層
を積層してもよく、また下側層と上側層との組み合わせ
は上記の組み合わせに限るものではなく、同一エッチャ
ントに対しエッチング速度に大きな差が有る組み合わせ
であればよい。

【００３７】

【発明の効果】以上の説明から明らかなように、本発明
によればフォトリソグラフィ工程におけるフォトレジス
トの周辺カットによって形成された周辺カット部に、引
き続き行われるエッチング加工によってオーバーハング
構造が作り出されることがなく、これによって半導体ウ
ェハ取扱い時のオーバーハング構造部分の欠落によるダ
ストの発生が防止でき、半導体装置の製造歩留が向上す
る等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における第１の工程の
断面図である。

【図２】本発明の第１の実施形態における第２の工程の
断面図である。

【図３】本発明の第１の実施形態における第３の工程の
断面図である。

【図４】本発明の第１の実施形態における第４の工程の
断面図である。

【図５】本発明の第１の実施形態における第５の工程の
断面図である。

【図６】本発明の第１の実施形態における第６の工程の
断面図である。

【図７】本発明の第１の実施形態における第７の工程の
断面図である。

【図８】本発明の第２の実施形態における第１の工程の
断面図である。

【図９】本発明の第２の実施形態における第２の工程の
断面図である。

【図１０】本発明の第２の実施形態における第３の工程
の断面図である。

【図１１】本発明の第２の実施形態における第４の工程
の断面図である。

【図１２】本発明の第２の実施形態における第５の工程
の断面図である。

【図１３】本発明の第２の実施形態における第６の工程
の断面図である。

【図１４】本発明の第２の実施形態における第７の工程
の断面図である。

【図１５】本発明の第２の実施形態における第８の工程
の断面図である。

【図１６】第１の従来例における第１のフォトレジスト
を周辺カットした状態を示す半導体ウェハの平面図であ
う。

【図１７】第１の従来例における要部の断面図である。

【図１８】第１の従来例に係るオーバーハング構造の形
成を説明するための図で、図１８（ａ）は下側層がエッ
チングされる前の要部の断面図、図１８（ｂ）は下側層
がエッチングされた後の要部の断面図である。

【図１９】第２の従来例における要部の断面図である。

【図２０】第２の従来例に係るオーバーハング構造の形
成を説明するための図で、図２０（ａ）は下側層がエッ
チングされる前の要部の断面図、図２０（ｂ）は下側層
がエッチングされた後の要部の断面図である。

【符号の説明】

２１…半導体ウェハ ２２…第１の二酸化シリコン層 ２３…第１のフォトレジスト層 ２４…第１の周辺カット部 ２５…第１のポリシリコン層 ２６…第２のフォトレジスト層 ２７…第２の周辺カット部 ２９…第２のポリシリコン層 ３１…第２の二酸化シリコン層 ３２…第３のフォトレジスト層 ３３…第３の周辺カット部 ３４…第４のフォトレジスト層 ３５…第４の周辺カット部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハ上に、それぞれフォトリソ
   グラフィ工程を経て材質の異なる上下に隣接した下側層
   と上側層とを成層し、該フォトリソグラフィ工程でフォ
   トレジスト層の周辺部を周辺カット装置により周辺カッ
   トすると共に、前記上側層の成層後に前記下側層をエッ
   チングするエッチャントを用いたエッチング加工を行う
   半導体装置の製造方法において、前記下側層を成形する
   際の前記フォトリソグラフィ工程における前記下側層上
   に形成された第１のフォトレジスト層の前記半導体ウェ
   ハの周辺部での周辺カット寸法の設定値を、前記上側層
   を成形する際の前記フォトリソグラフィ工程における前
   記上側層上に形成された第２のフォトレジスト層の前記
   半導体ウェハの周辺部での周辺カット寸法の設定値より
   大きくしたことを特徴とする半導体装置の製造方法。
2. 【請求項２】 第１のフォトレジスト層の周辺カット寸
   法の設定値が、半導体ウェハの全周囲において第２のフ
   ォトレジスト層の周辺カット寸法の設定値より大きいこ
   とを特徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 第１のフォトレジスト層の周辺カット寸
   法の設定値と、第２のフォトレジスト層の周辺カット寸
   法の設定値の差が、該第１のフォトレジスト層及び第２
   のフォトレジスト層を周辺カットする周辺カット装置の
   周辺カット精度よりも大きくしたことを特徴とする請求
   項１記載の半導体装置の製造方法。
4. 【請求項４】 下側層が二酸化シリコン層であり、エッ
   チャントが弗化アンモニウムであることを特徴とする請
   求項１記載の半導体装置の製造方法。