JP2000164728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000164728A JP2000164728A JP10338283A JP33828398A JP2000164728A JP 2000164728 A JP2000164728 A JP 2000164728A JP 10338283 A JP10338283 A JP 10338283A JP 33828398 A JP33828398 A JP 33828398A JP 2000164728 A JP2000164728 A JP 2000164728A
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Abstract
(57)【要約】
【課題】 同一の半導体チップ上に高耐圧ＦＥＴと低電
圧ＦＥＴの両方を有する半導体装置において高耐圧部ゲ
ート電極のエッジ部でゲート電極の導電物質残りによっ
て高耐圧ゲート酸化膜の破壊耐圧が低下するのを防止す
る。 【解決手段】 高耐圧部ゲート電極３をマスクとして高
耐圧部ゲート酸化膜２を最初は異方性、次いで等方性ウ
エットエッチでエッチングする。これによってサイドエ
ッチ量が減少し、その後シリコン膜を堆積して低電圧部
のゲート電極８を形成するときの異方性エッチングでサ
イドエッチ部５にシリコン膜の残留物が生じることがな
くなる。従って、高耐圧ＦＥＴのゲート酸化膜２の耐圧
が極端に低下することが防止できる。
圧ＦＥＴの両方を有する半導体装置において高耐圧部ゲ
ート電極のエッジ部でゲート電極の導電物質残りによっ
て高耐圧ゲート酸化膜の破壊耐圧が低下するのを防止す
る。 【解決手段】 高耐圧部ゲート電極３をマスクとして高
耐圧部ゲート酸化膜２を最初は異方性、次いで等方性ウ
エットエッチでエッチングする。これによってサイドエ
ッチ量が減少し、その後シリコン膜を堆積して低電圧部
のゲート電極８を形成するときの異方性エッチングでサ
イドエッチ部５にシリコン膜の残留物が生じることがな
くなる。従って、高耐圧ＦＥＴのゲート酸化膜２の耐圧
が極端に低下することが防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に同一半導体基板上に低電圧で駆動されるＭＯＳ
型ＦＥＴと高耐圧のＭＯＳ型ＦＥＴとが同時に形成され
る半導体装置の製造方法に関するものである。
法、特に同一半導体基板上に低電圧で駆動されるＭＯＳ
型ＦＥＴと高耐圧のＭＯＳ型ＦＥＴとが同時に形成され
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置においては、その高集積化及
び高速化とともにその用途の多様化が進んでいる。そし
て同一の半導体基板またはチップ上に一般論理回路を構
成するための、３．３ボルトあるいは５ボルト程度の低
電圧駆動ＭＯＳ型ＦＥＴと数十〜最高で数百ボルトの高
電圧に対応する高耐圧ＭＯＳ型ＦＥＴとを併設する半導
体装置が実現されている。
び高速化とともにその用途の多様化が進んでいる。そし
て同一の半導体基板またはチップ上に一般論理回路を構
成するための、３．３ボルトあるいは５ボルト程度の低
電圧駆動ＭＯＳ型ＦＥＴと数十〜最高で数百ボルトの高
電圧に対応する高耐圧ＭＯＳ型ＦＥＴとを併設する半導
体装置が実現されている。
【０００３】例えば、液晶パネルの表示に用いられる半
導体装置（液晶ドライバー）では、半導体チップから外
部への出力端子に接続する部分に高耐圧ＭＯＳ型ＦＥＴ
が用いられ、この高耐圧ＭＯＳ型ＦＥＴを制御するため
の集積回路が低電圧動作のＭＯＳ型ＦＥＴで構成されて
いる。
導体装置（液晶ドライバー）では、半導体チップから外
部への出力端子に接続する部分に高耐圧ＭＯＳ型ＦＥＴ
が用いられ、この高耐圧ＭＯＳ型ＦＥＴを制御するため
の集積回路が低電圧動作のＭＯＳ型ＦＥＴで構成されて
いる。
【０００４】この構造を実現するため一般に図３に示す
方法が採られている。まず、図３（ａ）に示すように半
導体基板１１の上に高耐圧ＭＯＳ型ＦＥＴの厚いゲート
絶縁膜としてのゲート酸化膜１２と、その上に高耐圧Ｆ
ＥＴのゲート電極１３を形成する。
方法が採られている。まず、図３（ａ）に示すように半
導体基板１１の上に高耐圧ＭＯＳ型ＦＥＴの厚いゲート
絶縁膜としてのゲート酸化膜１２と、その上に高耐圧Ｆ
ＥＴのゲート電極１３を形成する。
【０００５】次に、図３（ｂ）に示すように高耐圧部ゲ
ート電極１３をマスクとして等方性エッチングであるウ
エットエッチングで高耐圧部のゲート酸化膜１２を取り
除く。この時、エッチングが等方的に進むため高耐圧部
のゲート電極１３のエッヂ部において高耐圧部ゲート酸
化膜１２がサイドエッチされサイドエッチ部１４ができ
る。
ート電極１３をマスクとして等方性エッチングであるウ
エットエッチングで高耐圧部のゲート酸化膜１２を取り
除く。この時、エッチングが等方的に進むため高耐圧部
のゲート電極１３のエッヂ部において高耐圧部ゲート酸
化膜１２がサイドエッチされサイドエッチ部１４ができ
る。
【０００６】次に、図３（ｃ）に示すように低圧部ゲー
ト酸化膜１５を熱酸化により形成する。さらに、図３
（ｄ）に示すようにシリコン膜を全面に堆積し、選択的
にエッチングして低電圧部ＦＥＴのゲート電極１７を形
成する。
ト酸化膜１５を熱酸化により形成する。さらに、図３
（ｄ）に示すようにシリコン膜を全面に堆積し、選択的
にエッチングして低電圧部ＦＥＴのゲート電極１７を形
成する。
【０００７】
【発明の解決しようとする課題】しかしながら、図３
（ｄ）の工程においては、低電圧部ＦＥＴのゲート電極
１７は異方性の強いドライエッチングで形成されるの
で、半導体基板１１の場所によっては、サイドエッチ部
１４にゲート電極材料であるシリコンが完全に除去でき
ずに残留することが多い。１８は導電性の残留物を表し
ている。
（ｄ）の工程においては、低電圧部ＦＥＴのゲート電極
１７は異方性の強いドライエッチングで形成されるの
で、半導体基板１１の場所によっては、サイドエッチ部
１４にゲート電極材料であるシリコンが完全に除去でき
ずに残留することが多い。１８は導電性の残留物を表し
ている。
【０００８】このように高耐圧ＦＥＴのゲート電極１３
のエッジ部にシリコンのような導電性の残留物１８があ
ると、高耐圧ＦＥＴのゲート電極１３のエッヂ部のゲー
ト酸化膜１２が薄くなったのと同じ状態になりゲート電
極１３の耐圧が通常に比べ著しく低くなる。
のエッジ部にシリコンのような導電性の残留物１８があ
ると、高耐圧ＦＥＴのゲート電極１３のエッヂ部のゲー
ト酸化膜１２が薄くなったのと同じ状態になりゲート電
極１３の耐圧が通常に比べ著しく低くなる。
【０００９】図３（ｂ）の工程で生じたサイドエッチ部
１４は、（ｃ）の工程で行われるゲート酸化によってゲ
ート電極１３のエッジ部表面から下方に成長する酸化膜
１６のために、奥行きは変わらないが高さが低くなるの
で、ますます細い隙間状になってくる。したがって、従
来の製造方法では導電性の残留物１８の発生は避け難い
ものであった。
１４は、（ｃ）の工程で行われるゲート酸化によってゲ
ート電極１３のエッジ部表面から下方に成長する酸化膜
１６のために、奥行きは変わらないが高さが低くなるの
で、ますます細い隙間状になってくる。したがって、従
来の製造方法では導電性の残留物１８の発生は避け難い
ものであった。
【００１０】本発明は製造工程で生じていた導電性物質
の残留を防止し、高耐圧部に対応する厚いゲート絶縁膜
の耐圧の向上が図れる半導体装置の製造方法を提供する
ことを目的とする。
の残留を防止し、高耐圧部に対応する厚いゲート絶縁膜
の耐圧の向上が図れる半導体装置の製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一の半導体基板に厚いゲート絶縁膜を有す
る高耐圧ＦＥＴと薄いゲート絶縁膜を有する低電圧ＦＥ
Ｔの両方を有する半導体装置において、前記の厚いゲー
ト絶縁膜のサイドエッチ部を低減してシリコン膜などの
導電性物質が残留することを防止することを特徴とす
る。
造方法は、同一の半導体基板に厚いゲート絶縁膜を有す
る高耐圧ＦＥＴと薄いゲート絶縁膜を有する低電圧ＦＥ
Ｔの両方を有する半導体装置において、前記の厚いゲー
ト絶縁膜のサイドエッチ部を低減してシリコン膜などの
導電性物質が残留することを防止することを特徴とす
る。
【００１２】この本発明によると、製造工程で生じてい
た導電性物質の残留を防止し、高耐圧部に対応する厚い
ゲート絶縁膜の耐圧の向上が図れる半導体装置が得られ
る。
た導電性物質の残留を防止し、高耐圧部に対応する厚い
ゲート絶縁膜の耐圧の向上が図れる半導体装置が得られ
る。
【００１３】
【発明の実施の形態】請求項１記載の半導体装置の製造
方法は、半導体基板に形成された第１の絶縁膜の上に第
１の電極を形成する工程と、第１の電極をマスクとして
第１の絶縁膜を一部を残して選択的に異方性エッチング
する工程と、残された一部の第１の絶縁膜を等方性エッ
チングして半導体基板の表面を露出する工程と、半導体
基板の表面を酸化して第１の絶縁膜よりも薄い第２の絶
縁膜を少なくとも前記露出した半導体基板の表面に形成
する工程と、全面に導電膜を形成する工程と、前記導電
膜を選択的に除去して第２の電極を形成する工程とを含
むことを特徴とする。
方法は、半導体基板に形成された第１の絶縁膜の上に第
１の電極を形成する工程と、第１の電極をマスクとして
第１の絶縁膜を一部を残して選択的に異方性エッチング
する工程と、残された一部の第１の絶縁膜を等方性エッ
チングして半導体基板の表面を露出する工程と、半導体
基板の表面を酸化して第１の絶縁膜よりも薄い第２の絶
縁膜を少なくとも前記露出した半導体基板の表面に形成
する工程と、全面に導電膜を形成する工程と、前記導電
膜を選択的に除去して第２の電極を形成する工程とを含
むことを特徴とする。
【００１４】この第１の製造方法では、第１の絶縁膜を
一部を残して選択的に異方性エッチングし、残された一
部の第１の酸化膜を等方性エッチングすることによっ
て、従来のような全部を等方性エッチングする場合と比
べて第１の電極（高耐圧ＦＥＴのゲート電極）エッジに
おける第１の絶縁膜（高耐圧ＦＥＴのゲート絶縁膜）の
サイドエッチ量を減少させることができ、第２の電極
（低電圧ＦＥＴのゲート電極）を構成する導電膜の残留
物を低減できる。
一部を残して選択的に異方性エッチングし、残された一
部の第１の酸化膜を等方性エッチングすることによっ
て、従来のような全部を等方性エッチングする場合と比
べて第１の電極（高耐圧ＦＥＴのゲート電極）エッジに
おける第１の絶縁膜（高耐圧ＦＥＴのゲート絶縁膜）の
サイドエッチ量を減少させることができ、第２の電極
（低電圧ＦＥＴのゲート電極）を構成する導電膜の残留
物を低減できる。
【００１５】請求項２記載の半導体装置の製造方法は、
半導体基板に形成された第１の絶縁膜の上に第１の電極
を形成する工程と、第１の電極をマスクとして第１の絶
縁膜を選択的にエッチングする工程と、第１の電極を含
む前記半導体基板の全面を酸化して第２の絶縁膜を第１
の電極の表面に形成することによって第１の電極エッジ
部のうち第１の絶縁膜の選択的エッチングで生じたサイ
ドエッチ部分にも酸化膜を形成するとともに、第３の絶
縁膜を半導体基板の表面領域に形成する工程と、第３の
絶縁膜を除去して半導体基板の表面を露出する工程と、
半導体基板の表面を酸化して第１の絶縁膜よりも薄い第
４の絶縁膜を少なくとも前記露出した半導体基板の表面
に形成する工程と、全面に導電膜を形成する工程と、記
導電膜を選択的に除去して第２の電極を形成する工程と
を含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚との
和が第１の絶縁膜の膜厚以上であることを特徴とする。
半導体基板に形成された第１の絶縁膜の上に第１の電極
を形成する工程と、第１の電極をマスクとして第１の絶
縁膜を選択的にエッチングする工程と、第１の電極を含
む前記半導体基板の全面を酸化して第２の絶縁膜を第１
の電極の表面に形成することによって第１の電極エッジ
部のうち第１の絶縁膜の選択的エッチングで生じたサイ
ドエッチ部分にも酸化膜を形成するとともに、第３の絶
縁膜を半導体基板の表面領域に形成する工程と、第３の
絶縁膜を除去して半導体基板の表面を露出する工程と、
半導体基板の表面を酸化して第１の絶縁膜よりも薄い第
４の絶縁膜を少なくとも前記露出した半導体基板の表面
に形成する工程と、全面に導電膜を形成する工程と、記
導電膜を選択的に除去して第２の電極を形成する工程と
を含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚との
和が第１の絶縁膜の膜厚以上であることを特徴とする。
【００１６】この第２の製造方法では、第２の絶縁膜の
膜厚と第３の絶縁膜の膜厚との和が第１の絶縁膜の膜厚
以上になるように第１の電極を含む半導体基板全面を酸
化することによって、第１の絶縁膜（高耐圧ＦＥＴのゲ
ート絶縁膜）のサイドエッチ部をほぼ埋められ、これを
なくすことができ、第２の電極（低電圧ＦＥＴのゲート
電極）を構成する導電膜の残留物をなくすことができ
る。
膜厚と第３の絶縁膜の膜厚との和が第１の絶縁膜の膜厚
以上になるように第１の電極を含む半導体基板全面を酸
化することによって、第１の絶縁膜（高耐圧ＦＥＴのゲ
ート絶縁膜）のサイドエッチ部をほぼ埋められ、これを
なくすことができ、第２の電極（低電圧ＦＥＴのゲート
電極）を構成する導電膜の残留物をなくすことができ
る。
【００１７】請求項３記載の半導体装置の製造方法は、
請求項１において、第１の絶縁膜および第１の電極がそ
れぞれ高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴ
のゲート電極であり、第２の絶縁膜および第２の電極が
それぞれ低電圧ＦＥＴのゲート酸化膜および低電圧ＦＥ
Ｔのゲート電極であることを特徴とする。
請求項１において、第１の絶縁膜および第１の電極がそ
れぞれ高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴ
のゲート電極であり、第２の絶縁膜および第２の電極が
それぞれ低電圧ＦＥＴのゲート酸化膜および低電圧ＦＥ
Ｔのゲート電極であることを特徴とする。
【００１８】請求項４記載の半導体装置の製造方法は、
請求項２において、第１の絶縁膜および第１の電極がそ
れぞれ高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴ
のゲート電極であり、第４の絶縁膜および第２の電極が
それぞれ低電圧ＦＥＴのゲート酸化膜および低電圧ＦＥ
Ｔのゲート電極であることを特徴とする。
請求項２において、第１の絶縁膜および第１の電極がそ
れぞれ高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴ
のゲート電極であり、第４の絶縁膜および第２の電極が
それぞれ低電圧ＦＥＴのゲート酸化膜および低電圧ＦＥ
Ｔのゲート電極であることを特徴とする。
【００１９】請求項５記載の半導体装置の製造方法は、
半導体基板に形成された第１の絶縁膜の上に第１の電極
を形成する工程と、第１の電極をマスクとして第１の絶
縁膜を一部を残して選択的に異方性エッチングする工程
と、残された一部の第１の絶縁膜を等方性エッチングし
て半導体基板の表面を露出する工程と、第１の電極を含
む前記半導体基板の全面を酸化して第２の絶縁膜を第１
の電極の表面に形成して第１の電極のエッジ部のサイド
エッチ部分にも酸化膜を形成するとともに、第３の絶縁
膜を半導体基板の表面領域に形成する工程と、第３の絶
縁膜を除去して半導体基板の表面を露出する工程と、半
導体基板の表面を酸化して第１の絶縁膜よりも薄い第４
の絶縁膜を少なくとも前記露出した半導体基板の表面に
形成する工程と、全面に導電膜を形成する工程と、前記
導電膜を選択的に除去して第２の電極を形成する工程と
を含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚との
和が第１の絶縁膜の膜厚以上であることを特徴とする。
半導体基板に形成された第１の絶縁膜の上に第１の電極
を形成する工程と、第１の電極をマスクとして第１の絶
縁膜を一部を残して選択的に異方性エッチングする工程
と、残された一部の第１の絶縁膜を等方性エッチングし
て半導体基板の表面を露出する工程と、第１の電極を含
む前記半導体基板の全面を酸化して第２の絶縁膜を第１
の電極の表面に形成して第１の電極のエッジ部のサイド
エッチ部分にも酸化膜を形成するとともに、第３の絶縁
膜を半導体基板の表面領域に形成する工程と、第３の絶
縁膜を除去して半導体基板の表面を露出する工程と、半
導体基板の表面を酸化して第１の絶縁膜よりも薄い第４
の絶縁膜を少なくとも前記露出した半導体基板の表面に
形成する工程と、全面に導電膜を形成する工程と、前記
導電膜を選択的に除去して第２の電極を形成する工程と
を含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚との
和が第１の絶縁膜の膜厚以上であることを特徴とする。
【００２０】以下、本発明の実施の形態を図１と図２に
基づいて説明する。 （実施の形態１）図１は（実施の形態１）の半導体装置
の製造方法を示す。
基づいて説明する。 （実施の形態１）図１は（実施の形態１）の半導体装置
の製造方法を示す。
【００２１】低電圧ＦＥＴと高耐圧ＦＥＴとを同時に搭
載した半導体装置を製造するに際して、まず、図１
（ａ）に示すように、半導体基板１の上に高耐圧ＦＥＴ
の厚いゲート酸化膜２を形成し、さらにその上に高耐圧
ＦＥＴのゲート電極３を形成する。ここで高耐圧ＦＥＴ
のゲート電極３のパターニングの際に用いた感光剤４は
残したままにしておく。
載した半導体装置を製造するに際して、まず、図１
（ａ）に示すように、半導体基板１の上に高耐圧ＦＥＴ
の厚いゲート酸化膜２を形成し、さらにその上に高耐圧
ＦＥＴのゲート電極３を形成する。ここで高耐圧ＦＥＴ
のゲート電極３のパターニングの際に用いた感光剤４は
残したままにしておく。
【００２２】次に、図１（ｂ）に示すように感光剤４お
よびゲート電極３をマスクとして異方性のドライエッチ
ングでゲート酸化膜２を一部を残してエッチングにより
取り除き、さらに、図１（ｃ）に示すように残りの膜を
等方性のウエットエッチングにより完全に除去し、半導
体基板１の表面を露出させる。
よびゲート電極３をマスクとして異方性のドライエッチ
ングでゲート酸化膜２を一部を残してエッチングにより
取り除き、さらに、図１（ｃ）に示すように残りの膜を
等方性のウエットエッチングにより完全に除去し、半導
体基板１の表面を露出させる。
【００２３】ここでこの露出面は後に低電圧ＦＥＴのゲ
ート酸化膜を形成すべき領域であり、上記のドライエッ
チングによる基板表面への損傷を防ぎ良好なＦＥＴ特性
を確保するために、最後のエッチングにはウエットエッ
チングを用いるものである。高耐圧ＦＥＴのゲート酸化
膜は厚いので最初のドライエッチング量はゲート酸化膜
厚の約４／５程度になるように制御することができる。
従って残りのゲート酸化膜のウエットエッチはわずかに
行うだけでよくなるので、ゲート電極３のエッヂ部のサ
イドエッチ部５は従来の製造方法でできるサイドエッチ
部に比べ、横方向の入り込みがきわめて小さく、ゲート
酸化膜２の厚さの約１／５にできた。
ート酸化膜を形成すべき領域であり、上記のドライエッ
チングによる基板表面への損傷を防ぎ良好なＦＥＴ特性
を確保するために、最後のエッチングにはウエットエッ
チングを用いるものである。高耐圧ＦＥＴのゲート酸化
膜は厚いので最初のドライエッチング量はゲート酸化膜
厚の約４／５程度になるように制御することができる。
従って残りのゲート酸化膜のウエットエッチはわずかに
行うだけでよくなるので、ゲート電極３のエッヂ部のサ
イドエッチ部５は従来の製造方法でできるサイドエッチ
部に比べ、横方向の入り込みがきわめて小さく、ゲート
酸化膜２の厚さの約１／５にできた。
【００２４】次に、熱酸化処理してゲート酸化膜２より
も薄いゲート酸化膜６を図１（ｄ）に示すように半導体
基板１の表面に成長させ、次いで基板全面に不純物を含
ませたシリコン膜を堆積し、これを異方性ドライエッチ
ングにより選択的に除去して低電圧ＦＥＴのゲート電極
８を形成する。
も薄いゲート酸化膜６を図１（ｄ）に示すように半導体
基板１の表面に成長させ、次いで基板全面に不純物を含
ませたシリコン膜を堆積し、これを異方性ドライエッチ
ングにより選択的に除去して低電圧ＦＥＴのゲート電極
８を形成する。
【００２５】この時のゲート酸化膜６の形成時には、ゲ
ート電極３のエッジ部表面を含めて酸化膜７が成長し、
サイドエッチ部５の奥行きが工程（ｃ）の時よりは若干
大きくなるが、従来の技術で出来るものに比べ遙かに小
さくなっている。
ート電極３のエッジ部表面を含めて酸化膜７が成長し、
サイドエッチ部５の奥行きが工程（ｃ）の時よりは若干
大きくなるが、従来の技術で出来るものに比べ遙かに小
さくなっている。
【００２６】これにより、低電圧ＦＥＴ部のゲート電極
８を形成する導体のシリコンが異方性エッチングによっ
てもサイドエッチ部５に入り込み残留することがなくな
り、高耐圧ＦＥＴ部のゲート酸化膜２の耐圧が劣化しな
い。
８を形成する導体のシリコンが異方性エッチングによっ
てもサイドエッチ部５に入り込み残留することがなくな
り、高耐圧ＦＥＴ部のゲート酸化膜２の耐圧が劣化しな
い。
【００２７】（実施の形態２）図２は（実施の形態２）
の半導体装置の製造方法を示す。まず、図２（ａ）に示
すように半導体基板１の上に高耐圧ＦＥＴ部の厚いゲー
ト酸化膜２を第１の絶縁膜として成長させ、その上に高
耐圧ＦＥＴのゲート電極３を第１の電極として形成す
る。ゲート電極３はリンなどの不純物を含有するポリシ
リコン等の導体で形成される。
の半導体装置の製造方法を示す。まず、図２（ａ）に示
すように半導体基板１の上に高耐圧ＦＥＴ部の厚いゲー
ト酸化膜２を第１の絶縁膜として成長させ、その上に高
耐圧ＦＥＴのゲート電極３を第１の電極として形成す
る。ゲート電極３はリンなどの不純物を含有するポリシ
リコン等の導体で形成される。
【００２８】次に、図２（ｂ）に示すように高耐圧ＦＥ
Ｔのゲート電極３をマスクとして等方性のウエットエッ
チングでゲート酸化膜２をエッチングし、半導体基板１
の表面を露出させる。この時、従来同様ゲート電極３の
エッヂ部のゲート酸化膜にサイドエッチ部５ができる。
Ｔのゲート電極３をマスクとして等方性のウエットエッ
チングでゲート酸化膜２をエッチングし、半導体基板１
の表面を露出させる。この時、従来同様ゲート電極３の
エッヂ部のゲート酸化膜にサイドエッチ部５ができる。
【００２９】次に、図２（ｃ）に示すように熱酸化を用
いて全面に酸化膜を形成するのであるが、ゲート電極３
を構成するポリシリコンには１０20〜１０21／ｃｍ2の
リンなどの不純物を含むため、その表面では増速酸化が
起こり、シリコン基板１の平坦部に成長する熱酸化膜１
０と比較して約３倍の膜厚の酸化膜９（第２の絶縁膜）
が成長することになる。この工程では、半導体基板１の
平坦部でゲート酸化膜２の厚さの約１／４以上の酸化膜
１０を上方へ成長させる。そうするとゲート電極エッジ
部、すなわちサイドエッチ部５において概ね下方へ、ゲ
ート酸化膜２の膜厚の約３／４以上の厚さの酸化膜９が
成長する。
いて全面に酸化膜を形成するのであるが、ゲート電極３
を構成するポリシリコンには１０20〜１０21／ｃｍ2の
リンなどの不純物を含むため、その表面では増速酸化が
起こり、シリコン基板１の平坦部に成長する熱酸化膜１
０と比較して約３倍の膜厚の酸化膜９（第２の絶縁膜）
が成長することになる。この工程では、半導体基板１の
平坦部でゲート酸化膜２の厚さの約１／４以上の酸化膜
１０を上方へ成長させる。そうするとゲート電極エッジ
部、すなわちサイドエッチ部５において概ね下方へ、ゲ
ート酸化膜２の膜厚の約３／４以上の厚さの酸化膜９が
成長する。
【００３０】このようにして、酸化膜９と酸化膜１０と
の和がゲート酸化膜２の膜厚以上になるような条件で酸
化するので、最初のサイドエッチ部５は両方向へ成長し
た酸化膜によってかなりの部分が埋められ、その奥行き
がきわめて小さいサイドエッチ部５Ａに変化する。
の和がゲート酸化膜２の膜厚以上になるような条件で酸
化するので、最初のサイドエッチ部５は両方向へ成長し
た酸化膜によってかなりの部分が埋められ、その奥行き
がきわめて小さいサイドエッチ部５Ａに変化する。
【００３１】この状態で図２（ｄ）に示すように、等方
性のウエットエッチングで全面エッチを行い、半導体基
板１の平坦部の酸化膜１０を除去し、半導体基板１の表
面を露出させる。
性のウエットエッチングで全面エッチを行い、半導体基
板１の平坦部の酸化膜１０を除去し、半導体基板１の表
面を露出させる。
【００３２】次に、図２（ｅ）に示すように第４の絶縁
膜として低電圧ＦＥＴのゲート酸化膜６Ａを成長させ、
さらにシリコン膜を全面に堆積した後、選択的にエッチ
ングして低電圧ＦＥＴのゲート電極８を形成する。
膜として低電圧ＦＥＴのゲート酸化膜６Ａを成長させ、
さらにシリコン膜を全面に堆積した後、選択的にエッチ
ングして低電圧ＦＥＴのゲート電極８を形成する。
【００３３】図２（ｄ）において、半導体基板１の平坦
部の酸化膜１０の膜厚はゲート酸化膜２の約１／４程度
と薄く、これをウエットエッチングで除去してもゲート
酸化膜２のサイドエッチを小さく抑えることができる。
そして高耐圧ＦＥＴのゲート電極部の側壁の酸化膜を等
方性のウエットエッチングで行ったため、横方向に一様
にエッチングされるので奥行きの非常に小さいサイドエ
ッチ部５Ａの形状がゲート電極８のエッチング時も保持
される。
部の酸化膜１０の膜厚はゲート酸化膜２の約１／４程度
と薄く、これをウエットエッチングで除去してもゲート
酸化膜２のサイドエッチを小さく抑えることができる。
そして高耐圧ＦＥＴのゲート電極部の側壁の酸化膜を等
方性のウエットエッチングで行ったため、横方向に一様
にエッチングされるので奥行きの非常に小さいサイドエ
ッチ部５Ａの形状がゲート電極８のエッチング時も保持
される。
【００３４】したがって、サイドエッチ部５Ａにはゲー
ト電極８を構成するシリコン膜が入り込んで残るのをな
くすることができ、従来のものに比べ高耐圧部ゲート酸
化膜２の耐圧が大幅に向上する。
ト電極８を構成するシリコン膜が入り込んで残るのをな
くすることができ、従来のものに比べ高耐圧部ゲート酸
化膜２の耐圧が大幅に向上する。
【００３５】また、図２（ｃ）（ｄ）の工程一回では十
分小さなサイドエッチ部にならない場合にはこの方法を
繰り返し使用してもよい。さらにまた、図２（ｂ）の工
程は従来通りの工程であるが、この部分に図１の（ｂ）
（ｃ）の工程を適用することによってさらに改善され、
ほとんどサイドエッチ部が生じないようにすることがで
きるものである。
分小さなサイドエッチ部にならない場合にはこの方法を
繰り返し使用してもよい。さらにまた、図２（ｂ）の工
程は従来通りの工程であるが、この部分に図１の（ｂ）
（ｃ）の工程を適用することによってさらに改善され、
ほとんどサイドエッチ部が生じないようにすることがで
きるものである。
【００３６】
【発明の効果】以上のように、本発明の半導体装置の製
造方法は、同一半導体基板上に厚いゲート酸化膜を有す
る高耐圧ＦＥＴと薄いゲート酸化膜を有する低電圧ＦＥ
Ｔの両方を有する半導体装置において、従来の製造工程
で生じていたシリコン膜などの導電性物質が残留するこ
とを防止し、高耐圧部に対応する厚いゲート酸化膜の耐
圧向上が図れるという効果を持つ。
造方法は、同一半導体基板上に厚いゲート酸化膜を有す
る高耐圧ＦＥＴと薄いゲート酸化膜を有する低電圧ＦＥ
Ｔの両方を有する半導体装置において、従来の製造工程
で生じていたシリコン膜などの導電性物質が残留するこ
とを防止し、高耐圧部に対応する厚いゲート酸化膜の耐
圧向上が図れるという効果を持つ。
【図１】本発明の（実施の形態１）の半導体装置の製造
方法による製造工程図
方法による製造工程図
【図２】本発明の（実施の形態２）の半導体装置の製造
方法による製造工程図
方法による製造工程図
【図３】従来の半導体装置の製造方法による製造工程図
１ 半導体基板 ２ 高耐圧ＦＥＴのゲート酸化膜（第１の絶縁膜） ３ 高耐圧ＦＥＴのゲート電極（第１の電極） ４ 感光剤 ５，５Ａ サイドエッチ部 ６ 低電圧ＦＥＴのゲート酸化膜 ６Ａ 低電圧ＦＥＴのゲート酸化膜（第４の絶縁膜） ７ 酸化膜 ８ 低電圧ＦＥＴのゲート電極（第２の電極） ９ 酸化膜（第２の絶縁膜） １０ 熱酸化膜（第３の絶縁膜）
Claims (5)
- 【請求項１】半導体基板に形成された第１の絶縁膜の上
に第１の電極を形成する工程と、 第１の電極をマスクとして第１の絶縁膜を一部を残して
選択的に異方性エッチングする工程と、 残された一部の第１の絶縁膜を等方性エッチングして半
導体基板の表面を露出する工程と、 半導体基板の表面を酸化して第１の絶縁膜よりも薄い第
２の絶縁膜を少なくとも前記露出した半導体基板の表面
に形成する工程と、 全面に導電膜を形成する工程と、 前記導電膜を選択的に除去して第２の電極を形成する工
程とを含む半導体装置の製造方法。 - 【請求項２】半導体基板に形成された第１の絶縁膜の上
に第１の電極を形成する工程と、 第１の電極をマスクとして第１の絶縁膜を選択的にエッ
チングする工程と、 第１の電極を含む前記半導体基板の全面を酸化して第２
の絶縁膜を第１の電極の表面に形成することによって第
１の電極エッヂ部のうち第１の絶縁膜の選択的エッチン
グで生じたサイドエッチ部分にも酸化膜を形成するとと
もに、第３の絶縁膜を半導体基板の表面領域に形成する
工程と、 第３の絶縁膜を除去して半導体基板の表面を露出する工
程と、 半導体基板の表面を酸化して第１の絶縁膜よりも薄い第
４の絶縁膜を少なくとも前記露出した半導体基板の表面
に形成する工程と、 全面に導電膜を形成する工程と、 前記導電膜を選択的に除去して第２の電極を形成する工
程とを含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚
との和が第１の絶縁膜の膜厚以上である半導体装置の製
造方法。 - 【請求項３】第１の絶縁膜および第１の電極がそれぞれ
高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴのゲー
ト電極であり、 第２の絶縁膜および第２の電極がそれぞれ低電圧ＦＥＴ
のゲート酸化膜および低電圧ＦＥＴのゲート電極である
請求項１記載の半導体装置の製造方法。 - 【請求項４】第１の絶縁膜および第１の電極がそれぞれ
高耐圧ＦＥＴのゲート酸化膜および高耐圧ＦＥＴのゲー
ト電極であり、 第４の絶縁膜および第２の電極がそれぞれ低電圧ＦＥＴ
のゲート酸化膜および低電圧ＦＥＴのゲート電極である
請求項２記載の半導体装置の製造方法。 - 【請求項５】半導体基板に形成された第１の絶縁膜の上
に第１の電極を形成する工程と、 第１の電極をマスクとして第１の絶縁膜を一部を残して
選択的に異方性エッチングする工程と、 残された一部の第１の絶縁膜を等方性エッチングして半
導体基板の表面を露出する工程と、 第１の電極を含む前記半導体基板の全面を酸化して第２
の絶縁膜を第１の電極の表面に形成して第１の電極のエ
ッジ部のサイドエッチ部分にも酸化膜を形成するととも
に、第３の絶縁膜を半導体基板の表面領域に形成する工
程と、 第３の絶縁膜を除去して半導体基板の表面を露出する工
程と、 半導体基板の表面を酸化して第１の絶縁膜よりも薄い第
４の絶縁膜を少なくとも前記露出した半導体基板の表面
に形成する工程と、 全面に導電膜を形成する工程と、 前記導電膜を選択的に除去して第２の電極を形成する工
程とを含み、第２の絶縁膜の膜厚と第３の絶縁膜の膜厚
との和が第１の絶縁膜の膜厚以上である半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338283A JP2000164728A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338283A JP2000164728A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164728A true JP2000164728A (ja) | 2000-06-16 |
Family
ID=18316677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10338283A Pending JP2000164728A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052975B2 (en) | 2002-09-02 | 2006-05-30 | Shinko Electric Industries Co., Ltd. | Semiconductor chip and fabrication method thereof |
-
1998
- 1998-11-30 JP JP10338283A patent/JP2000164728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052975B2 (en) | 2002-09-02 | 2006-05-30 | Shinko Electric Industries Co., Ltd. | Semiconductor chip and fabrication method thereof |
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