CN1536643A - 多层半导体集成电路结构的制作方法及其电路结构 - Google Patents

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郝玛兹德亚·M.·达拉
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���ء����߸�
欧内斯特·莱文
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文森特·迈克格黑
F.
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克耐尔·E.·默里
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查瓦哈·P.·纳雅克
������Үդ
杜·B.·恩古耶源
S.
哈扎拉·S.·雷索
��M.��Ф
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Abstract

一种多层面半导体集成电路(IC)结构包含：第一互连层面，它包括在半导体衬底上的介电材料层，介电材料层包括钝化半导体器件和其下局部互连线的致密材料；多层介电材料互连层，制作在致密介电材料层上，每个介电材料层都包含至少一层低κ值介电材料；以及，在低κ值介电材料层中的一组叠置通路柱，所述这组叠置通路柱的每一个都与一个或多个图形导电结构互连，导电结构包含制作在低κ值介电材料中的悬臂。多个互连层面中每一个的介电层都包括软低κ值介电材料，其中悬臂和叠置通路柱组集成在软低κ值材料内，以增强抗御形成热疲劳断裂的能力。

Description

多层半导体集成电路结构 的制作方法及其电路结构
技术领域
本发明一般涉及到新的半导体工艺和集成电路结构，更确切地说，涉及到的新工艺和结构是在高电导率的铜金属和低κ值介电材料组成的半导体器件多层互连引线中提供叠置的通路柱，可在大的热偏移下改善机械稳定性。
背景技术
为了满足对提高器件密度和性能的日益增高的要求，由双嵌入法确定的低κ值介电材料与铜金属互连线组成的半导体技术已成为今日之选。因为，干燥的空气具有最低的理论介电常数1，大部分低κ值材料如气凝胶、氢倍半硅氧烷(hydrogen silsesquioxane)(HSQ)、氟化有机聚合物(例如，SiLK，Dow chemical Co.，Midland，Michigan的商标)，又具有高多孔性，因而其机械强度小到可以忽略。当今的高性能互连结构的示意剖面图如图1(a)所示。这样的设计中一般在硅衬底10上都制作有半导体器件(未示出)，用钨或多晶硅互连线101作局部互连，互连线101嵌在硅衬底10上淀积的掺硼磷硅玻璃(BPSG)钝化层103中，以防止任何离子迁徙至器件的结中。高性能互连线的制作是将不同层面的高电导率金属131、231、331用低κ值介电材料层112、212、312彼此绝缘，并与用金属填充的通路柱132、232、332在所需处互连。为了防止或减少腐蚀性杂质侵入互连线结构以及获得机械稳定性，至少最上层的互连线431和通路柱432要嵌在一层或多层前述的标准绝缘材料层412如氧化硅中，氧化硅是用，例如，硅烷(SiH4)或原硅酸四乙酯(TEOS)前体通过等离子体增强化学汽相沉积法(PECVD)淀积的。因此，当今的高性能互连线是将一层或多层高电导率的铜互连线嵌在低κ值介电材料SiLK中，其上面和下面分别由致密得多的PECVD氧化物和BPSG封住而成的。
对图1(a)所示这种集成电路结构的可靠性评估表明，因热循环中引线发生断裂导致电路开路而出现过多和过早的失效。图1(a)表示在此实例中，从-65℃-150℃的1000次热循环后，在通路柱332与互连线331界面处，叠置通路柱中形成的典型断裂。与熟知的电迁徙引起的电路开路问题不同，这种断裂与电流的流动无关，并可发生在通路柱332与互连线331界面以外的任何位置。这种断裂只产生在热循环中，而且，断裂大多发生在叠置通路柱中，如图1(a)所示。在高电路密度的互连中，为从最上引线层面的总线直接向最下引线层面的半导体器件局部互连线供电，叠置通路柱是必不可少的。在某种互连技术中，叠置通路柱是由交错叠置的填充金属通路柱132、232及332与金属互连线131、231及331组成。为了制作叠置通路柱，互连线段131、231及331的截面积与相应的通路柱132、232及332的截面积做得相同。一个或一组冗余叠置通路柱使最上层面与最下层面的互连线直接连接起来。叠置通路柱的高度(H)与其直径(D)之比越大，越易发生断裂。在多层互连线中，尺寸不断缩小(较小的D)和引线层数不断增多(大H)的趋势使H/D大大增高，从而使当前和将来设计的互连线更容易断裂。应强调的是，在互连线设计中用前述标准的致密介电材料(例如，PECVD氧化物)来代替多孔的介电材料(例如，SiLK)，断裂的发生要少得多。随着温度循环的温度范围和循环次数的增加，断裂也趋于增多，表明断裂产生于金属的疲劳，这是以前在集成电路引线中没有见过的现象。在衬底热循环期间，由于金属与周围的介电材料热膨胀系数失配，使叠置通路柱分别承受了因热膨胀/收缩产生的压/张应力。由于叠置通路柱被致密、刚硬得多的PECVD氧化层从上面和硅衬底从下面机械地约束住，金属与周围的介电材料间热膨胀/收缩的不同，在叠置通路柱中就会引起应力。应注意，铜与SiLK间热膨胀系数的失配比铜与PECVD氧化物的情形高数倍，从而使铜和低κ值介电材料，如SiLK，互连线设计的叠置通路柱，比现今所有各层互连线都由致密的介电材料，如PECVD氧化物，组成的多层互连线叠置通路柱易于断裂得多。铜-SiLK互连线设计发生的断裂，因在SiLK介电材料中几乎没有压应力而变得更为严重。疲劳失效的发生是一种表面现象；表面涂敷能改善疲劳寿命是熟知的。以薄膜形式淀积的致密氧化物膜具有高的本征应力，因而对通路柱施加横向压力。在通路柱表面上的这种压应力，有助于延缓或防止现今用致密介电材料，如PECVD氧化物设计的引线的热疲劳失效。低κ值材料可忽略的小压应力，以及铜与低κ值介电材料，如SiLK间的大热膨胀失配是观察到的疲劳失效的根源。
叠置通路柱的主要应用之一是将最上层面互连线上的电源总线的大量电流直接输送至下层面的电源总线。多叠置通路柱设计总是用来承载大量的电流。图1(b)表示在不同层互连线电源总线的粗大金属连线间由现今技术制作的四个冗余叠置通路柱的投影图。在这种情形下，用低κ值介电材料，如SiLK，设计的多层互连线发生疲劳断裂的倾向大为增强，因为作用在叠置通路柱上的粗金属线的刚性引起了附加的压应力。
因此，必须设法从机械上增强嵌在软低κ值介电材料中的细长叠置通路柱结构。
Saran的美国专利6,143,396公开了，这里引入作为参考，一种增强引线焊点的结构，以防止在机械加载期间，如电学测试、焊线或球焊连接时，焊点开裂。在焊点下面提供了多金属芯柱，使焊点在机械上更稳定。
Saran的美国专利6,232,662 B1公开了，这里引入作为参考，将增强的金属接柱互相连接并增加一层金属引线的方法来增强其早期专利的结构，这样，增强金属接柱就构成有源互连图形的一部分，从而使焊点下面的部分保持不变。所有Saran的设计都包含短的金属接柱，其上、下端由致密的介电材料封住；这样的设计，在接柱长时，例如，对于上面讨论的叠置通路柱的情形，是没有好处的。
考虑到这些问题和现有技术的缺陷，提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱能抗御大的热偏移引起的断裂，这是有益的。
发明内容
因此本发明的一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱能抗御大的热偏移引起的断裂。
本发明的另一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱的上端机械上是柔韧的。
本发明的再一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱机械上是柔韧的。
本发明还有一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱至少包含一个与叠置通路柱集成的悬臂结构，使之机械上是柔韧的。
本发明还有一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱至少有一个提供不止一个集成悬臂结构，其每个悬臂结构制作在互连线设计的不同层面上。
本发明还有一个目的是提供一种半导体器件，该器件具有铜互连线和低强度的低κ值介电材料，其叠置通路柱包含一组冗余叠置通路柱，每个通路柱至少提供一个集成悬臂结构，并相互交织以保持引线部分不变。
这样，根据本发明的第一方面，提供了一种多层面半导体集成电路(IC)结构和制作工艺方法。此结构包含：
半导体衬底层，其中制作有金属特征，
包括低κ值介电材料的第一互连层制作在衬底上；
在第一互连介电层中的第一通路柱，将制作在半导体衬底上的金属特征与制作在第一介电层中的第一金属互连线段连接；
包括低κ值介电材料的第二互连层制作在第一互连介电层上；
在第二互连介电层中的第二通路柱，与第一金属互连线段对准，并将第一金属互连线段与制作在第二介电层中的第二金属互连线段连接起来，在选定的位置，矩形的第二金属互连线段的一端在同样长度和宽度的第一金属互连线段之上；
包括低κ值介电材料的第三互连层制作在第二互连介电层上；以及
在第三互连介电层中的第三通路柱，将矩形的第二金属互连线段在其相反端与制作在第三介电层中的第三金属互连线段连接起来，
第一、第二和第三集成通路柱与第二金属互连线段构成叠置通路柱排列，第二金属互连线段包含悬臂结构。
优选地，第一、第二和第三互连介电层每层的介电材料都包括软的低κ值介电材料，悬臂就集成在一个层面的软的低κ值介电材料内，以提高其抗御发生热疲劳断裂的能力。
根据本发明的第二方面，提供了多层面半导体集成电路(IC)结构和制作工艺方法。此结构包含：
包括介电材料层的第一互连层制作在半导体衬底上，此介电材料层包括用于钝化半导体器件和其下局部互连线的致密材料；
介电材料的多互连层制作在致密的介电材料层上，每个介电材料层都包含至少一层低κ值介电材料；以及
在低κ值介电材料层中的一组叠置通路柱，这组叠置通路柱的每一个都与一个或多个导电图形结构互连，导电结构包括制作在低κ值介电材料中的悬臂。
优选地，此悬臂包括高电导率的金属，并设在这组叠置通路柱的两个之间。
根据本发明的第三方面，提供了一种冗余通路柱系统，用于多层面半导体集成电路(IC)的互连导电层，此冗余通路柱系统包含：
多个交错的金属通路柱，使在衬底上的下层面互连结构与制作在上互连层面的第二导电结构互连，每个导电结构在一层介电材料中。
第三导电结构，在下和上互连层面之间的互连层面中，此互连层面包含：低κ值介电材料、至少一个金属通路柱使第一导电结构与第三导电结构在后者的侧边区端部连接；
制作在第三导电结构中的间隙，使得在第三导电结构中得到一个或多个悬臂结构；以及
通路柱之一，将悬臂结构的自由端与制作在上层的第二导电结构中的侧边区连接，悬臂结构的自由端距另一端至少为一个金属通路柱。
在此第三实施方式中，第三导电结构与上、下导电结构成垂直关系，以便有冗余条路径使第一和第二导电层经第三导电层连接起来。而且，第二导电层还包含一个悬臂结构，第二和第三导电结构的悬臂结构通过一个互连层面的一个导电结构的悬臂与相邻互连层面的导电结构本体部分连接而相互交织，从而增强了互连层面间叠置通路柱的柔韧性。
附图说明
本发明的特点相信是新颖的，本发明的元件特性将在所附权利要求中详述。这些图只是为了说明，没有按比例画图。然而，对于发明本身，在其构成和实施方法两方面，可参照与附图结合的详细描述而最好地了解。
图1(a)为现有技术半导体器件剖面的侧视图，表示在SiLK低κ值材料中的铜金属叠置通路柱在热循环中产生的疲劳断裂。
图1(b)为当今技术的一组四个多叠置通路柱的透视图。
图2-5为一种半导体器件按照顺序的部分剖面侧视图，说明了本发明的一种实施方式，其中提供了一个悬臂。
图6为本发明通过叠置通路柱的示意剖面图，其中含有一个悬臂。
图7为本发明通过叠置通路柱的示意剖面图，其中含有两个悬臂。
图8为在低κ值材料SiLK中的第一层面高电导率金属互连线的部分平面俯视图。
图9为在图8同一部分上面的第二层面高电导率金属互连线的部分平面俯视图。
图10为在图8和9的A-A’剖面中一组叠置通路柱的剖面图。
图11为在图8和9的B-B’剖面中一组叠置通路柱的剖面图。
具体实施方式
本发明一般涉及到在衬底上制作金属填充通路柱和导电引线的方法，其中的金属填充通路柱和导电引线是用双嵌入法制作的，优选地是由铜金属和低κ值介电材料制作的。本发明特别涉及到叠置通路柱的设计，该设计特别在叠置通路柱中使用低强度的低κ值介电材料，并在叠置通路柱中加入悬臂结构，可有效地阻止热疲劳断裂的发生。
详见图2所示，在半导体衬底10上依次淀积介电层111、112、113，接着刻图形和金属化来制作第一层面的互连。应知，在衬底上可制作多个半导体器件，虽然未示出，并提供局部互连线101，典型地为钨及下层的钽和氮化钽(未示出)。对半导体器件和局部互连线提供有钝化层103，典型地为淀积的掺硼磷硅玻璃之类的致密掺杂硅化物玻璃。
介电层111、112、113包括：厚约20-50nm的底介电层111，可为PECVD淀积的氮化硅(Si3N4)等；较厚的低κ值介电层112；以及上介电层113，为厚约20-90nm的硬掩蔽层，例如，BLOK或BLOK与氮化硅，起阻挡湿气的作用。BLOK(Applied MaterialsInc.的商标)是PECVD淀积的碳化硅膜。介电层112为低κ值介电材料，可用许多熟知的技术如溅射、旋转涂敷、或PECVD等来淀积。优选地，此低κ值介电层112为旋转涂敷的SiLK。
参见图3，在顶层113上确定一个通路柱图形，然后用常规的腐蚀剂依次腐蚀硬掩蔽层113和部分腐蚀低κ值介电层112。接着确定高电导率金属互连线的图形，然后进一步腐蚀硬掩模113、剩余的低κ值介电层112和下介电层111以形成沟槽121(互连线用)和孔122(叠置通路柱用)以露出金属引线101。为了制作叠置通路柱，金属引线121的截面积做得与通路柱122的截面积接近相同。
参见图4，接着，沿腐蚀的沟槽和通路柱孔121、122依次淀积金属衬层130。金属衬层130包括难熔材料钽、氮化钽、铬/氧化铬、钛、氮化钛、钨、硅化钨等，并用任何熟知的淀积方法来淀积铜籽层，例如，CVD、空心阴极磁控溅射、淀积-腐蚀(dep.-etch)工艺、或其任何组合或其他类似的方法。此衬层淀积工艺优选地为空心阴极磁控溅射与dep.-etch工艺的结合。然后用电镀法对通路柱132和互连线131淀积高电导率金属例如铜。对于某些应用，在淀积铜后接着淀积难熔金属(未示出)，尤其是使用CVD工艺时，以起终止抛光和防止铜腐蚀的作用。接着在一个工序或在一系列工序中用，例如，化学机械抛光(CMP)除去多余的金属材料，而留下嵌在周围的低κ值介电层112和BLOK层113中并基本与之相平的集成通路柱132和互连线131，如图4所示。前述工序是通常所知现有技术的双嵌入法的初始工序。
接下来，是在这一工艺阶段制作第二层面的通路柱与互连线段的组合。参见图5，先依次淀积介电层212和213，介电层212包括低κ值介电材料，在212层上制作更致密的介电材料层213。应知，第二层面的低κ值介电层212可为与第一层面的低κ值介电材料相同也可为不同的材料。然后，制作由通路柱232和互连线段231组成的第二层面互连，线段231被设计成矩形，使矩形的宽度近似等于相应通路柱232的直径‘D’，而矩形的长度‘L’至少三倍于宽度。优选地，矩形线段的长度‘L’为其宽度的4-8倍。这样，通路柱232处于矩形线段231的一端。应注意，按照现有技术的惯例，线段231的截面积会与相应通路柱232相同。
参见图6，接着依次淀积介电层311、312和313来制作末一层面的互连。311层为20-50nm厚的PECVD氮化硅；312层为50-500nm厚的多孔织构介电材料，如SiLK或氟硅玻璃(FSG)；以及313层为50-500nm厚致密的介电层，如PECVD氧化硅或聚酰亚胺，形成最终的钝化层。应注意，添加多孔材料层312，如SiLK，目的是为叠置通路柱231-232-131-132提供缓冲。接着，用上述的双嵌入法制作由通路柱332和互连线段331组成的最后的互连层。通路柱332被设计得与矩形线段231的另一端对准。由通路柱332和互连线段331组成的最后的互连层嵌在致密的介电层313中并基本与之相平。
应注意，现在叠置通路柱132-131-232-231-332-331的端部上面和下面，如前面提到的，有了一个悬臂结构231和一层软材料312。上、下都有软材料的集成悬臂231能以最小的阻力向上或向下移动，这就有效地降低了在叠置通路柱中引起的应变，从而防止叠置通路柱的热疲劳断裂。
图7说明了本发明的另一个实施方式。如图7所示，这里描绘了通过叠置通路柱和互连线层的示意剖面，其中的互连线至少由软介电材料SiLK中的三个层面构成。在这里，叠置通路柱有悬臂231和331，其中每个悬臂都制作在不同层面的引线上。随着通路柱直径减小至0.1μm以下，这样的增强就变得越发重要。这样，如图7所示，这里提供了工艺过程的描述，介电层411、412和钝化层413依次制作在含有悬臂331的互连层上面。使用这里所描述的工艺过程，经双嵌入法制作的通路柱432，穿过介电层412与悬臂331连接，连接的位置是在悬臂331与下面的通路柱332相接处的相反端。最后，在413层中制作上层互连431。
在本发明的还有一种实施方式中，提供了四个具有悬臂的冗余叠置通路柱阵列，以增强在相邻引线层上粗大的总线间的柔韧性。本发明制作交织叠置通路柱的工艺过程依次示于图8-11。
图8详细说明了第一层面高电导率互连的部分平面俯视图。嵌在低κ值介电层112中的第一层面互连由金属引线131和通路柱132x(其中x为1、2、3或4，代表此实施方式的四个通路柱)组成。总线131设计得提供两个悬臂1311和1312。这样，每个互连层面的部分总线都有两个悬臂结构1311和1312，以及侧边(总线131余下的宽度)1310。应注意，不同的数字1310、1311和1312只用来表示在总线131中形成的各种相关部分。还应注意，不同的通路柱数字1321、1322、1323和1324表示通路柱族132x的四个特别的通路柱，它们与下层面引线的局部互连线101(未示出)连接。
图9表示下一层面引线的部分平面图，其中总线231的延伸方向与前一层面的总线131方向垂直。在总线231中提供了两个悬臂2311和2312。四个通路柱2321、2322、2323和2324与这一层互连线制作在一起，其位置是这样选择的，两个通路柱2321和2322分别将前一层面(图8)的侧边2310与悬臂1312和1311的自由端连接。另两个通路柱2323和2324分别将悬臂2312和2311的端部与前一层面总线131的侧边1310连接。这在图10和图11中表示得更清楚，图10为图8和9一组叠置通路柱的A-A’剖面图，图11为图8和9一组叠置通路柱的B-B’剖面图。
前面的工序在宽的金属引线中形成悬臂，并将在一个层面总线中形成的悬臂和侧边分别与相邻互连层面总线中形成的侧边和悬臂连接。
可重复前面的工序来制作增强柔韧性的多叠置通路柱，从而改善疲劳寿命。
本技术领域的熟练人员应明白，给予上面的讲述来设计其他的实施方式，使嵌在软介质中且上、下两端盖以较致密介质的叠置通路柱中减小应变；或对本发明作出其他修改，例如，可扩大通路柱的截面积；提供一组相邻的假通路柱；或为高电导率金属提供更强的衬层都不背离本发明的构思。因此，这样的修改都被认为属于只由权利要求限定的本发明的范围。

Claims (20)

1.一种多层半导体集成电路结构的制作方法，包括以下步骤：
a)在第一互连层面中制作所述叠置通路柱的第一通路柱，将制作在半导体衬底中的金属特征与第一金属互连线段连接，所述第一通路柱和第一金属互连线制作在包括低κ值介电材料的第一互连介电层中；
b)在所述第一互连层面上制作第二互连层面，所述第二互连层面包括含低κ值介电材料的第二互连介电层并在其中制作与所述第一金属互连线段导电对准的第二层面集成通路柱，并与矩形的第二金属互连线段在选定的位置导电对准，使得第二金属线段的一端在相同的长和宽的第一金属线段之上；
c)在所述第二互连层面上制作第三互连层面，所述第三互连层面包括含低κ值介电材料的介电层并在其中制作第三层面集成通路柱，该通路柱将矩形的所述第二金属互连线段在其相反端连接到第三互连线段，所述第一、第二和第三集成通路柱与所述第二金属线段在所述低κ值介电层中形成叠置通路柱，所述第二金属线段包含悬臂结构。
2.如权利要求1的方法，其中所述第一、第二和第三互连层面中每个的介电层都包括软低κ值介电材料，所述悬臂集成在所述软低κ值介电材料中，以增强抗御形成热疲劳断裂的能力。
3.如权利要求2的方法，其中所述软低κ值介电材料包括SiLK、气凝胶、氟化聚酰亚胺、聚合化合物或空气。
4.如权利要求1的方法，其中在所述衬底上的所述第一互连层面介电层包括致密的介电材料来钝化半导体器件和其下的局部互连装置。
5.如权利要求4的方法，其中所述致密的介电材料包括硼硅玻璃或掺硼磷硅玻璃(BPSG)硼硅玻璃之一。
6.如权利要求1的方法，其中所述第三互连层面的介电层包括致密介电材料盖层，盖层包括PECVD氧化硅或聚酰亚胺，以形成上钝化层，它基本上与所述第三互连线段相平。
7.如权利要求1的方法，其中所述制作步骤a)、b)和c)包括提供双嵌入工艺。
8.如权利要求1的方法，其中所述还包括在所述第三互连层面上制作第四互连层面，所述第四互连层面包括介电层并在其中制作第四层集成通路柱和第四金属互连线段，所述第三金属线段包含悬臂结构，所述悬臂结构经所述第四层面集成通路柱与第四金属互连线段连接。
9.一种多层半导体集成电路结构的制作方法，包括以下步骤：
a)在半导体衬底上制作第一介电材料层，此介电材料层包括钝化半导体器件和其下局部互连线的致密材料；
b)在致密介电材料层上制作介电材料的多个互连层，每个介电材料层至少包含一层低κ值介电材料；以及
c)在低κ值介电材料层中制作一组叠置通路柱，所述这组叠置通路柱的每一个与一个或多个图形导电结构互连，导电结构包含制作在所述低κ值介电材料中的悬臂。
10.如权利要求9的方法，其中每个所述多层互连层的介电层包括软低κ值介电材料，所述悬臂集成在一个层面的所述软低κ值介电材料中，以增强抗御形成热疲劳断裂的能力。
11.如权利要求10的方法，其中所述软低κ值介电材料包括SiLK、气凝胶、氟化聚酰亚胺、聚合化合物或空气。
12.如权利要求9的方法，其中所述悬臂结构通过一个互连层面的悬臂与相邻互连层面上半导体引线的本体部分连接而交错相互交织，从而增强了互连层面间叠置通路柱的柔韧性。
13.一种多层面半导体集成电路(IC)结构包含：
半导体衬底层，其中制作有金属特征；
制作在所述衬底上、包括低κ值介电材料的第一互连层；
在所述第一互连介电层中的第一通路柱，连接制作在所述半导体衬底中的所述金属特征和制作在所述第一介电层中的第一金属互连线段；
制作在所述第一互连介电层上、包括低κ值介电材料的第二互连层；
在所述第二互连层中的第二通路柱，与所述第一金属互连线段对准，并将所述第一金属互连线段和制作在所述第二介电层中的第二金属互连线段相连接，矩形的所述第二金属互连线段在选定的位置使所述第二金属线段的一端处于相同的长和宽的第一金属线段之上；
制作在所述第二互连层上、包括低κ值介电材料的第三互连层；以及
在所述第三互连介电层中的第三通路柱，将矩形的所述第二金属互连线段在其相反端连接到制作在所述第三介电层中的第三金属互连线段，
所述第一、第二和第三集成通路柱及所述第二金属线段形成叠置通路柱，所述第二金属线段包含悬臂结构。
14.如权利要求9的多层面IC结构，其中每个所述第一、第二和第三互连介电层的介电材料都包括软低κ值介电材料，所述悬臂集成在一个层面的所述软低κ值介电材料中，以增强抗御形成热疲劳断裂的能力。
15.如权利要求13的多层面IC结构，还包含第四互连介电层面及第四层面的集成通路柱，包括低κ值介电材料的第四互连介电层面在所述第三介电层面之上，而第四层面的集成通路柱将所述第三金属线段与制作在所述第四介电层中的第四金属互连线段连接，所述第三金属线段包含第二个悬臂结构，此悬臂结构制作在所述第三介电层的所述低κ值介电材料中。
16.一种多层面半导体集成电路(IC)结构，包含：
在半导体衬底上的第一互连层面，包含一介电材料层，此介电材料层包括用于钝化半导体器件和其下局部互连线的致密材料；
多个介电材料互连层，制作在致密的介电材料层上，每个介电材料层至少包含一层低κ值介电材料；以及
在低κ值介电材料层中的一组叠置通路柱，所述叠置通路柱组中的每一个与一个或多个图形导电结构互连，所述导电结构包含制作在所述低κ值介电材料中的悬臂。
17.如权利要求16的多层面IC结构，其中所述悬臂包含高电导率的金属，所述悬臂设置在所述叠置通路柱组的两叠通路柱之间。
18.一种互连多层半导体集成电路(IC)导电层的冗余系统，所述冗余系统包含：
多个交错的金属通路柱，将在衬底上的下层面互连结构处的第一导电结构与制作在上互连层面中的第二导电结构互连，每个所述导电结构设在一层介电材料中；
第三导电结构，在所述下和上互连层面间的互连层面中，所述互连层面包含低κ值介电材料，至少一个所述金属通路柱将所述第一导电结构与所述第三导电结构的侧边部分连接；
制作在所述第三导电结构中的间隙，以在所述第三导电结构中得到一个或多个悬臂结构；以及
至少一个所述金属通路柱将距所述第一金属通路柱一定距离的所述悬臂结构自由端连接到制作在所述上层面的所述第二导电结构中的侧边区；
其中所述第三导电结构垂直于所述上和下导电结构，以便有冗余的路径将所述第一和第二导电层经第三导电层连接起来。
19.如权利要求18的冗余系统，所述第二导电层还包含一个悬臂结构，通过将一个互连层面的一个导电结构上的悬臂与相邻互连层面上导电结构的本体部分连接，所述第二和第三导电结构的所述悬臂结构相互交织从而增强互连层面间叠置通路柱的柔韧性。
20.一种多层面互连的柔韧系统，在一个互连层面包含总线，所述系统包含：
具有金属特征的半导体衬底；
在所述衬底上的多层介电材料，每层至少包含一层低强度低κ值介电材料；
设在多层介电材料中的多层面互连，此多层面互连包含柔韧的图形结构；
此柔韧的图形结构包含至少一个悬臂结构，该悬臂结构通过在引线的宽度范围内在选定的区域沿着总线去掉U形的金属结构来形成；
一组叠置通路柱，基本上制作在所述低强度低κ值介电材料中，用于将一个互连层面上的悬臂自由端与另一互连层面的所述总线本体连接。
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