JP2012182169A - 半導体装置の製造方法、半導体装置の製造装置および半導体装置 - Google Patents

半導体装置の製造方法、半導体装置の製造装置および半導体装置 Download PDF

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Abstract

【課題】配線溝へのめっきの埋め込み性を安定させることができる半導体装置の製造方法等を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、めっき処理によって金属膜を埋め込んで検査パターン１０を形成する形成工程と、検査パターン１０の特性を検出する検出工程と、検出工程によって検出された検査パターン１０の特性に基づいて、前記めっき処理の条件を調整する調整工程とを含む。前記形成工程は、３層以上の配線層１１〜１３に亘って形成され、かつ中間層にスタックドビア２２を有するパターンを、前記検査パターン１０として形成する。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法、半導体装置の製造装置および半導体装置に関する。
近年、半導体装置の製造方法として、ダマシン法によって配線などを形成する方法が用いられている。ダマシン法は、例えば層間絶縁膜に配線溝を形成し、その配線溝にめっき処理によりＣｕ（銅）膜などの金属膜を埋め込んだ後、余剰の金属膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）により除去することによって、配線を形成する方法である。
かかるダマシン法では、成膜品質を保つために、めっき液に含まれる無機および有機の成分濃度が一定の成分濃度となるように管理されるが、管理される成分濃度以外の要因によって、金属膜の埋め込み性が悪くなるという問題がある。
特開２００８−２７４３１３号公報
本発明が解決しようとする課題は、金属膜の埋め込み性を安定させることができる半導体装置の製造方法、半導体装置の製造装置および半導体装置を提供することである。
実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、めっき処理によって金属膜を埋め込んで検査パターンを形成する形成工程と、前記検査パターンの特性を検出する検出工程と、前記検出工程によって検出された前記検査パターンの特性に基づいて、前記めっき処理の条件を調整する調整工程とを含む。前記形成工程は、３層以上の配線層に亘って形成され、かつ中間層にスタックドビアを有するパターンを、前記検査パターンとして形成する。
実施形態にかかる半導体装置の製造方法の説明図。 実施形態にかかる半導体装置の検査パターンの構成を示す模式図。 図２のＡ−Ａ線断面図およびＢ−Ｂ線断面図。 実施形態にかかる検査パターンの形成方法を示す図。 実施形態にかかる検査パターンの形成方法を示す図。 実施形態にかかる製造装置の構成を示す図。 実施形態にかかるめっき装置の構成を示す図。 実施形態にかかる検出装置の構成を示す図。 実施形態にかかる製造装置の処理の流れを示す図。
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法、製造装置および半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。なお、以下においては、半導体装置の製造方法を単に「製造方法」と記載し、半導体装置の製造装置を単に「製造装置」と記載する。
まず、実施形態にかかる製造方法について、図１を用いて説明する。図１は、実施形態にかかる製造方法の説明図である。
図１の（ａ）に示すように、本実施形態にかかる製造方法は、第１工程〜第３工程を含み、これらの工程によって、めっき処理条件を適切に調整するようにしている。
第１工程は、基板（例えば、シリコンウェハ）に検査パターンを形成する工程である。この検査パターンは、３層以上の配線層に亘ってビアを介して接続され、かつ中間層にスタックドビアを有するパターンである。例えば、図１の（ｂ）に示すように、配線２１が形成される第１配線層１１と配線２３が形成される第３配線層１３の間の中間層に、スタックドビア２２を有する３層構造のパターンが検査パターン１０として形成される。
この検査パターン１０は、ダマシン法によってデバイス領域の配線を形成する際に同時に形成される。また、スタックドビア２２は、層間絶縁膜３２に配線溝２２ａおよび接続孔２２ｂを形成し、これらの配線溝２２ａおよび接続孔２２ｂに金属めっき膜を一度に埋め込むデュアル・ダマシン法によって形成される。
なお、金属めっき膜として、例えば、Ｃｕ（銅）めっき膜、Ｃｕを含む合金めっき膜などがあるが、以下においては、Ｃｕめっき膜を例に挙げて説明する。また、配線溝２２ａおよび接続孔２２ｂには、スパッタ法などによりバリアメタル層やシード層などが形成された後にＣｕめっき膜が形成されるが、図１の（ｂ）に示す例では、バリアメタル層やシード層などの層は省略している。
スタックドビア２２は、アスペクト比が高い構造であるため、ボイドが発生しやすい構造である。そのため、スタックドビア２２を有するパターン１０を用いることで、Ｃｕめっき膜の埋め込み性や成膜特性の検出を高精度に行うことができる。
第２工程は、検査パターン１０の特性を検出する工程である。ここで検出する特性は、例えば、検査パターン１０の電気抵抗値である。電気抵抗値は、例えば、検査パターン１０に所定の電流を流すことによって生じる電圧の値に基づいて検出される。
検査パターン１０に含まれるスタックドビア２２は、上述のようにアスペクト比が高いため、Ｃｕめっき膜の埋め込み性や成膜特性の悪化に対して電気抵抗値が敏感に変動する。そのため、検査パターン１０の電気抵抗値を検出することによって、スタックドビア２２に対するＣｕめっきの埋め込み状態や成膜状態を精度良く検出することができる。
第３工程は、第２工程によって検出した検査パターン１０の特性に基づいて、めっき処理条件を調整する工程である。そして、このように調整されためっき処理条件は、例えば、検査パターン１０のスタックドビア２２を形成する際に行われる第１工程のＣｕめっき成膜処理にフィードバックされる。
このように、本実施形態にかかる半導体装置の製造方法では、ダマシン法によって中間層にスタックドビアを有する検査パターンを形成し、この検査パターンの特性に基づいて、Ｃｕめっき処理条件を調整する。そのため、Ｃｕめっきの埋め込み性や成膜特性を安定させることができる。
以下、本実施形態にかかる製造方法について図面を参照してさらに具体的に説明する。まず、検査パターンについて具体的に説明する。図２は、本実施形態にかかる半導体装置の検査パターンの構成を示す模式図、図３の（ａ）は図２のＡ−Ａ線断面図、図３の（ｂ）は図２のＢ−Ｂ線断面図である。
シリコンウェハなどの基板に形成される各半導体チップ領域２には、図２に示すように、検査パターン１０として２つの検査パターン１０ａ，１０ｂが形成される。ここでは、半導体チップ領域２に形成される検査パターンが２つである例を示すが、検査パターン１０の数は、１つ又は３つ以上であってもよい。なお、Ｃｕめっき膜の埋め込み状態や成膜状態を検出する配線層の数に応じて検査パターン１０を形成することによって、各配線層のＣｕめっき膜の埋め込み状態や成膜状態を検出することができる。
各検査パターン１０ａ，１０ｂは、半導体素子などが形成されるデバイス領域３の外周を囲むように配置され、両端に電極パッド１５ａ，１５ｂが形成される。これらの検査パターン１０ａ，１０ｂは、半導体チップ領域２の外周近傍に配置され、かつ中間部分で折り返して形成されるため、検査パターン１０ａ，１０ｂのパターン長を長くすることができる。
従って、検査パターン１０ａ，１０ｂには、多くのスタックドビア２２を含むことができ、Ｃｕめっき膜の埋め込み性や成膜特性の悪化に対する電気抵抗値の変動を大きくすることができる。なお、埋め込み性には、例えば、ボトムアップ量や配線表面の欠落などがあり、成膜特性には、例えば、めっき膜に含まれる不純物量や、密度の高い配線部におけるオーバープレーティング量などがある。
検査パターン１０ａは、図３の（ａ）に示すように、３層の配線層間を蛇行するパターンであり、第２配線層１２から第４配線層１４に亘って断面視蛇行状に形成され、第２配線層１２と第４配線層１４との間の中間層に複数のスタックドビア２２を有する。このスタックドビア２２は、配線溝２２ａの径が接続孔２２ｂの径とほぼ同一であり、アスペクト比が高い構造である。
また、検査パターン１０ａは、ダマシン法によってデバイス領域３に配線を形成する際に同時に形成される。なお、検査パターン１０ａのスタックドビア２２は、配線溝２２ａおよび接続孔２２ｂにバリアメタル層やシード層などを形成した後、配線溝２２ａおよび接続孔２２ｂへＣｕめっきを一度に埋め込むデュアル・ダマシン法によって形成される。
また、検査パターン１０ｂは、図３の（ｂ）に示すように、３層の配線層間を蛇行するパターンであり、第１配線層１１から第３配線層１３に亘って断面視蛇行状に形成され、第１配線層１１と第３配線層１３との間の中間層に複数のスタックドビア２２を有する。この検査パターン１０ｂは、形成される配線層が異なるが、検査パターン１０ａと同様の構成であり、ダマシン法で形成される。
検査パターン１０ａと検査パターン１０ｂとは、スタックドビア２２が互いに異なる中間層に形成されており、これにより、互いに異なる層のＣｕめっき膜の埋め込み状態や成膜状態が検出可能となる。すなわち、検査パターン１０ａでは、第３配線層１３に配線を形成した際のＣｕめっき膜の埋め込み状態や成膜状態を検出することができ、検査パターン１０ｂでは、第２配線層１２に配線を形成した際のＣｕめっき膜の埋め込み状態や成膜状態を検出することができる。
なお、各半導体チップ領域２に検査パターン１０ａ，１０ｂを形成するのではなく、一部の半導体チップ領域２のみに検査パターン１０ａ，１０ｂを形成するようにしてもよい。例えば、基板上の複数の半導体チップ領域２のうち、基板の中央部分の半導体チップ領域２と基板の周辺部分の半導体チップ領域２に対して検査パターン１０ａ，１０ｂを形成するようにしてもよい。
また、検査パターン１０として３層構造のパターンを説明したが、中間層にスタックドビア構造を有するパターンであればよく、４層以上に亘って形成してもよい。例えば、２段以上のスタックドビア構造を有するパターンを検査パターン１０として形成してもよい。このようにすることで、複数のめっき工程によるＣｕめっき膜の埋め込みを一度に検出することができ、検出工程を簡略化することができる。
ここで、図４および図５を参照して、検査パターン１０ａ，１０ｂの形成方法について説明する。図４および図５は、検査パターン１０ａ，１０ｂの形成方法の手順を示す図である。
なお、図１の（ｂ）と同様に、層間絶縁膜中に形成される接続孔や配線溝にはスパッタ法などにより下地となるバリアメタル層やシード層などの金属薄膜が形成された後に、Ｃｕめっき膜が埋め込まれるが、図４および図５では、下地となる金属薄膜は省略している。バリアメタル層として、例えば、Ｔａ（タンタル）などが用いられ、また、シード層として、例えば、Ｃｕ（銅）などが用いられる。
図４の（ａ）に示すように、検査パターン１０ｂの形成領域において、層間絶縁膜３１に配線２１を形成する。具体的には、層間絶縁膜３１に配線溝を形成し、バリアメタル層やシード層などを配線溝に形成した後、この配線溝を含む基板表面にめっき処理によってＣｕ膜を堆積させる。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法によって、基板表面を研磨して、配線溝以外の基板表面に堆積したＣｕ膜などを除去し、配線２１を形成する。
次に、図４の（ｂ）に示すように、検査パターン１０ｂの形成領域において、層間絶縁膜３２にスタックドビア２２を形成する。具体的には、層間絶縁膜３２を形成した後、配線溝２２ａおよび接続孔２２ｂを形成し、バリアメタル層やシード層を配線溝２２ａおよび接続孔２２ｂに形成する。そして、配線溝２２ａおよび接続孔２２ｂを含む基板表面にめっき処理によってＣｕ膜を堆積させた後、ＣＭＰ法によって、基板表面を研磨して、配線溝２２ａおよび接続孔２２ｂ以外の基板表面に堆積したＣｕ膜などを除去する。一方、検査パターン１０ａの形成領域においては、上述した検査パターン１０ｂの配線２１を形成する方法と同様の方法で、層間絶縁膜３２に配線２１を形成する。
次に、図５の（ａ）に示すように、検査パターン１０ｂの形成領域において、層間絶縁膜３３に配線２３を形成する。具体的には、層間絶縁膜３３を形成した後、配線溝２３ａおよび接続孔２３ｂを形成し、バリアメタル層やシード層を配線溝２３ａおよび接続孔２３ｂに形成する。そして、配線溝２３ａおよび接続孔２３ｂを含む基板表面にめっき処理によってＣｕ膜を堆積させた後、ＣＭＰ法によって、基板表面を研磨して、配線溝２３ａおよび接続孔２３ｂ以外の基板表面に堆積したＣｕ膜などを除去し、配線２３を形成する。これにより、検査パターン１０ｂが形成される。一方、検査パターン１０ａの形成領域においては、上述した検査パターン１０ｂのスタックドビア２２を形成する方法と同様の方法で、層間絶縁膜３３にスタックドビア２２を形成する。
次に、図５の（ｂ）に示すように、検査パターン１０ｂの形成領域において、層間絶縁膜３４を形成する。一方、検査パターン１０ａの形成領域においては、上述した検査パターン１０ｂの配線２３を形成する方法と同様の方法で、層間絶縁膜３４に配線２３を形成する。
なお、層間絶縁膜３１〜３４として、例えばシリコン酸化膜及びシリコン窒化膜の積層膜が用いられるが、これに限られるものではない。また、図４および図５で示した検査パターン１０ａ，１０ｂの形成手順は一例であり、めっき処理でＣｕ膜などの金属膜の埋め込みによって形成されれば、その他の方法で検査パターン１０ａ，１０ｂを形成してもよい。
次に、実施形態にかかる製造装置について図面を参照して具体的に説明する。図６は実施形態にかかる製造装置の構成を示す図、図７は実施形態にかかるめっき装置の構成を示す図、図８は、実施形態にかかる検出装置の構成を示す図である。
図６に示すように、実施形態にかかる製造装置５０は、ＣＭＰ装置６０と、めっき装置７０と、検出装置８０とを備える。なお、図示しないが、製造装置５０には、例えば、半導体チップ領域２に層間絶縁膜を形成する装置、層間絶縁膜に配線溝や接続孔を形成する装置やＣＭＰ装置６０によるＣＭＰ後の洗浄を行う装置なども備える。
ＣＭＰ装置６０は、めっき装置７０によってめっき成膜された基板表面をＣＭＰ法によって研磨して、半導体チップ領域２に配線を形成する。
めっき装置７０は、図７に示すように、めっき槽７１と、めっき液タンク７２と、めっき液循環ライン７３と、基板保持部７４と、薬液供給部７５と、めっき液分析部７６と、制御部７７とを備える。
めっき槽７１は、被成膜対象の基板（以下、「被成膜基板」と記載する）を浸漬させるために十分な量のめっき液を滞留可能としており、被成膜基板を電気接点に接触させて通電し、Ｃｕめっき処理を行う。このめっき槽７１には、めっき液を排出するためのバルブを備えたドレイン７１ａが設けられる。めっき液タンク７２には、滞留しているめっき液を排出するためのバルブを備えたドレイン７２ａが設けられる。なお、めっき槽７１は、被成膜基板に対してめっき液を噴射してめっき処理を行う噴射式のものであってもよい。
めっき液循環ライン７３は、めっき槽７１とめっき液タンク７２との間でめっき液を循環させる。めっき液循環ライン７３は、めっき槽７１からめっき液タンク７２へめっき液を送る第１配管７３ａと、めっき液タンク７２からめっき槽７１へめっき液を送る第２配管７３ｂと、第１配管７３ａに設けられた送液ポンプ７３ｃを備える。
基板保持部７４は、被成膜基板を回転可能に保持し、この被成膜基板をめっき槽７１内に移動させる構造を有しており、制御部７７からの指令信号にしたがって制御される。例えば、基板保持部７４は、制御部７７からの指令信号にしたがった回転数および回転方向で被成膜基板を回転させる。
薬液供給部７５は、所定組成に調整された新しいめっき液、有機成分および無機成分の補充に必要な薬液、およびめっき液を希釈するための純水などを、制御部７７からの指令信号にしたがって、めっき液タンク７２に供給する。薬液として、例えば、めっき液の基本溶液となる硫酸銅基本液や、めっき成膜時における配線溝内のめっき膜成長を促進させるためにめっき液に加えられる有機成分などがある。
めっき液分析部７６は、めっき液を構成する所定成分の成分濃度を、例えば、滴定法により定期的に分析し、分析結果を制御部７７へ通知する。図７に示す例では、めっき液分析部７６は、めっき液をめっき液タンク７２から採取する構造となっているが、めっき液の採取は、めっき槽７１やめっき液循環ライン７３から行ってもよい。
制御部７７は、めっき液分析部７６による分析結果に基づいて、めっき液中に含まれる所定成分の成分濃度が目標濃度となるようにめっき液を調整する。具体的には、制御部７７は、目標濃度よりも低い成分に対しては、薬液供給部７５から対応する薬液を補充し、逆に目標濃度よりも高い場合には、めっき液を排液し、水や硫酸銅基本液などを補充する。
また、制御部７７は、めっき液を排液し、水や硫酸銅基本液などを補充する場合、他成分の濃度も同時に変動してしまうことから、濃度再測定を行い、無機成分および有機成分を含む全成分が目標濃度になるように、めっき液調整を行った上で、めっき成膜を実施する。
ところで、ボイドなどを発生させずにめっきＣｕ膜を配線溝および接続孔へ埋め込むためには、配線溝および接続孔の底部や側壁からのＣｕ膜の成長バランスを適正にすることが望ましい。Ｃｕ膜の成長バランスは、めっき液濃度だけでなく、他の要因にも影響する。
例えば、Ｃｕ膜の成長バランスに影響する一つの要因として、めっき処理時に発生する有機副生成物の濃度がある。この有機副生成物は、めっき液中の有機成分から分解派生した成分である。また、Ｃｕ膜の成長バランスに影響する他の要因として、めっき処理中に発生する局所的な基板やめっき液の温度上昇がある。この温度上昇は、例えば、めっき処理中に電気接点と被成膜基板とを通電する際に発生する発熱によって発生する。
このように、Ｃｕ膜の成長バランスは、めっき液中の成分濃度だけでなく、他の要因にも影響するため、めっき液の調整を行った場合であっても、ボトムアップ量や配線表面の欠落といったＣｕめっき膜の埋め込み性や成膜特性が劣化する。そのため、例えば、ボイドが発生することがある。
そこで、製造装置５０においては、Ｃｕめっき膜の埋め込み状態や成膜状態を精度良く検出することができる上述の検査パターン１０を形成し、検査パターン１０の特性に応じてめっき処理条件を調整するようにしている。
具体的には、めっき装置７０の制御部７７は、検出装置８０で検出された検査パターン１０の特性の情報を取得する。そして、検査パターン１０の特性に基づき、制御部７７は、例えば、めっき成膜時の電流値、基板の回転数、めっき槽７１におけるめっき液の温度、めっき液の流量、めっき液の排出量および供給量、基板のめっき処理前の待機時間などを調整する調整手段として機能する。なお、基板のめっき処理前の待機時間とは、例えば、めっき装置７０において、直前に行った基板のめっき処理後から次の基板のめっき処理を行うまでの時間である。
Ｃｕめっき膜の埋め込み状態や成膜状態が悪い場合には、例えば、めっき成膜時の電流値を上げたり、基板の回転数を下げたりすることで、Ｃｕめっき膜の埋め込み性を向上させる。また、めっき液の温度、めっき液の流量、めっき液の排出量および供給量の少なくともいずれかを増加させるようにしてもよい。
このように、めっき成膜時の電流値、基板の回転数、めっき槽７１におけるめっき液の温度、めっき液の流量、めっき液の排出量および供給量、基板のめっき処理前の待機時間の中から、検出したＣｕめっき膜の埋め込み状態や成膜状態に応じて、１以上のパラメータを変更することで、めっき処理条件を調整する。
制御部７７は、めっき成膜時の電流値を調整する場合には、例えば、めっき槽７１を制御してめっき電圧を調整する。また、基板の回転数を調整する場合には、制御部７７は、基板保持部７４に対する指令信号を調整する。また、めっき槽７１におけるめっき液の温度、めっき液の流量、めっき液の排出量および供給量を調整する場合、制御部７７は、例えば、めっき槽７１、ドレイン７１ａおよび送液ポンプ７３ｃなどを制御する。
次に、検査パターン１０の特性を検出する検出装置８０について説明する。図８は、検出装置８０の構成を示す図である。
図８に示すように、検出装置８０は、複数の検出部８１1〜８１nと、制御部８２とを備え、基板上の各半導体チップ領域２に形成された検査パターン１０の特性を検出する検出手段として機能する。
各検出部８１1〜８１nは、各半導体チップ領域２に対応して設けられており、制御部８２からの指令信号によって、検査パターン１０の電気抵抗値を検出する。例えば、図２に示す検査パターン１０ａの電気抵抗値を検出する場合、検査パターン１０ａの電極１５ａ間に定電流を流して電極１５ａ間に生じる電圧を検出することで検査パターン１０ａの電気抵抗値を検出する。
制御部８２は、各検出部８１1〜８１nから取得した検査パターン１０の電気抵抗値から、各半導体チップ領域２におけるＣｕめっき膜の埋め込み状態や成膜状態を判定する。例えば、制御部８２は、検査パターン１０の電気抵抗値が正常範囲外である半導体チップ領域２を不良チップとして判定し、基板上における不良チップの数や分布を検出する。また、基板間の抵抗値の変動量などを判別する。
また、各検出部８１1〜８１nは、撮像手段および画像解析手段を備え、撮像手段によって撮像したスタックドビア２２の表面画像を画像解析手段によって解析して、スタックドビア２２の表面が欠落しているかどうかを判定する。
例えば、ＣＭＰ装置６０によって第３配線層１３の配線を形成するＣＭＰ処理が行われて、図５の（ａ）に示す検査パターン１０ａが形成されたとする。この場合、各検出部８１1〜８１nは、ＣＭＰ後のスタックドビア２２の表面を撮像手段によって撮像し、撮像された画像を画像解析手段によって解析することで、スタックドビア２２表面の欠落を判定する。
そして、制御部８２は、検査パターン１０の電気抵抗値やそれに基づく情報、さらには、スタックドビア２２表面の欠落などの情報を、検査パターン１０の特性としてめっき装置７０へ通知する。そして、めっき装置７０の制御部７７は、検出装置８０で検出された検査パターン１０の特性に基づき、めっき処理条件を調整する。例えば、制御部７７は、検出装置８０で検出された検査パターン１０の特性が異常範囲である場合に、めっき処理条件を調整する。
以上のように構成された製造装置５０の処理の流れの一例について、図９を参照して説明する。図９は、製造装置５０の処理の流れの一例を示す図である。なお、製造装置５０の処理には、種々の工程が含まれるが、ここでは、説明を分かり易くするため、ＣＭＰ装置６０、めっき装置７０および検出装置８０に関する処理を中心に説明する。
なお、上記種々の工程として、例えば、層間絶縁膜３３、配線溝２２ａおよび接続孔２２ｂを形成する工程、スパッタ法などによって配線溝２２ａおよび接続孔２２ｂにバリアメタル層やシード層などを形成する工程、ＣＭＰ後の洗浄を行う工程などがある。
図９に示すように、めっき装置７０のめっき液分析部７６は、めっき液を構成する所定成分の成分濃度を、例えば、滴定法により定期的に分析し、分析結果を制御部７７へ通知する（ステップＳ１０）。制御部７７は、めっき液分析部７６による分析結果に基づいて、めっき液中に含まれる所定成分の成分濃度が目標濃度となるようにめっき液を調整する（ステップＳ１１）。
次に、制御部７７は、検査パターン１０の特性が異常範囲であるか否かを判定する（ステップＳ１２）。具体的には、制御部７７は、次の配線工程において検出された他の基板の検査パターン１０の特性が異常範囲であるか否かを判定する。例えば、後述するめっき処理において第３配線層１３を形成する場合、第４配線層１４を形成した他の基板において検出された検査パターン１０ａの電気特性が異常範囲であるか否かを判定する。
検査パターン１０の特性が異常範囲であると判定すると（ステップＳ１２，Ｙｅｓ）、制御部７７は、取得した検査パターン１０の特性に基づいて、後述するめっき処理の条件であるめっき処理条件を調整する（ステップＳ１３）。めっき処理条件として、例えば、めっき成膜時の電流値、基板の回転数、めっき槽７１におけるめっき液の温度、めっき液の流量、めっき液の排出量および供給量、基板のめっき処理前の待機時間などがある。
ステップＳ１３の処理が終了した場合、又は、ステップＳ１２において検査パターン１０の特性が異常範囲ではないと判定した場合（ステップＳ１２，Ｎｏ）、制御部７７は、めっき槽７１や基板保持部７４などを制御して、Ｃｕ膜を成膜するめっき処理を行う（ステップＳ１４）。
その後、ＣＭＰ装置６０によって基板表面を研磨して、配線溝以外に表面に堆積したＣｕ膜などを除去し、配線を形成する（ステップＳ１５）。例えば、めっき処理およびＣＭＰによって第３配線層１３を形成する場合、図５の（ａ）に示すように、第３配線層１３にスタックドビア２２や配線２３が形成される。
次に、検出装置８０の検出部８１1〜８１nは、各半導体チップ領域２に形成されたスタックドビア２２の表面画像を撮像し、スタックドビア２２の表面が欠落しているかどうかを検査する（ステップＳ１６）。例えば、めっき処理およびＣＭＰ法によって第３配線層１３を形成する場合、検出部８１1〜８１nは、検査パターン１０ａを構成するスタックドビア２２表面が欠落していないか否かを検査する。
スタックドビア２２の表面が欠落していると判定されると（ステップＳ１７，Ｙｅｓ）、検出装置８０の制御部８２は、この判定結果をめっき装置７０へ通知する。めっき装置７０は、スタックドビア２２の欠落状態に応じて、ステップＳ１３と同様に、めっき処理条件を調整する（ステップＳ１８）。例えば、図５の（ａ）に示す検査パターン１０ａのスタックドビア２２に欠陥がある場合、次の基板の第３配線層１３を形成する際に行うめっき処理のめっき処理条件を調整する。
ステップＳ１８の処理が終了した場合、又は、スタックドビア２２の表面が欠落していないと判定されると（ステップＳ１７，Ｎｏ）、検出装置８０の制御部８２は、検査パターン１０の電気特性検出および通知を行う（ステップＳ１９）。
具体的には、制御部８２は、検出部８１1〜８１nを制御し、検査パターン１０の電気抵抗値を取得する。また、制御部８２は、検査パターン１０の電気抵抗値に基づいて、不良チップの数や分布、基板間の抵抗値の変動量などを判別する。
そして、制御部８２は、これら検査パターン１０の電気特性を、前の配線工程においてめっき処理を行うめっき装置７０へ通知する。例えば、ステップＳ１４のめっき処理において第３配線層１３を形成する場合、検査パターン１０ｂの電気特性を取得し、第２配線層１２のめっき処理を行うめっき装置７０へ検査パターン１０ｂの電気特性を通知する。
以上の実施形態によれば、半導体チップ領域２に、３層以上の配線層に亘って形成され、かつ中間層にスタックドビア２２を有する検査パターン１０が形成される。そして、検査パターン１０の特性に基づいて、めっき処理の条件を調整する。スタックドビア２２は、アスペクト比が高いため、めっき膜の埋め込み性や成膜特性の悪化に対して電気抵抗値が敏感に変動する。
そのため、検査パターン１０の電気抵抗値を検出することによって、スタックドビア２２に対するＣｕめっき膜の埋め込み状態や成膜状態を精度良く検出することができる。そして、検出したＣｕめっき膜の埋め込み状態や成膜状態に基づいて、めっき処理の条件を調整することで、Ｃｕめっき膜の埋め込み性や成膜特性を安定させることができる。例えば、検査パターン１０の電気抵抗値が経時的に上昇する傾向を示す場合は、めっき埋め込み速度が劣化している可能性が高く、めっき処理時の高電流化、基盤の低回転化、めっき液の高流量化が効果的である。
なお、上記の実施形態においては、製造装置５０に種々の工程を実行させるようにしたが、例えば、めっき装置７０と検出装置８０とを製造装置５０としてもよい。なお、めっき装置７０と検出装置８０は、配線層毎に設けてもよく、複数の配線層に対して共通に設けてもよい。
また、上記の実施形態においては、検出装置８０の制御部８２によって、不良チップの数や分布、基板間の抵抗値の変動量などを判別するようにしたが、めっき装置７０の制御部７７によって、これらの判別を行うようにしても良い。
また、上記の実施形態においては、検査パターン１０は、各半導体チップ領域２に配置したが、この配置に限られるものではなく、例えば、半導体チップ領域２の外周近傍の一辺に配置したり、中間部分で折り返すことなく一方向に延伸させて配置したりしてもよい。また、検査パターン１０を半導体チップ領域２のダイシングライン上に形成してもよい。
また、上記の実施形態においては、検査パターン１０の電気特性として、電気抵抗値を検出することとしたが、さらに、検査パターン１０の静電容量を測定して、めっき処理の条件を調整するようにしてもよい。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 半導体チップ領域、３ デバイス領域、１０，１０ａ，１０ｂ 検査パターン、２２ スタックドビア ５０ 製造装置 ７０ めっき装置 ８０ 検出装置

Claims (6)

  1. めっき処理によって金属膜を埋め込んで検査パターンを形成する形成工程と、
    前記検査パターンの特性を検出する検出工程と、
    前記検出工程によって検出された前記検査パターンの特性に基づいて、前記めっき処理の条件を調整する調整工程と
    を含み、
    前記形成工程は、
    ３層以上の配線層に亘って形成され、かつ中間層にスタックドビアを有するパターンを、前記検査パターンとして形成することを特徴とする半導体装置の製造方法。
  2. 前記形成工程は、
    前記検査パターンを複数形成し、
    前記複数の検査パターンのそれぞれは、
    前記スタックドビア構造が互いに異なる中間層に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記検査パターンは、
    前記３層以上の配線層間を蛇行するパターンであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記検出工程は、
    前記検査パターンの電気抵抗値、および前記スタックドビア表面の状態のうち少なくとも一方を、前記検査パターンの特性として検出することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. めっき処理によって金属膜を埋め込んで形成された検査パターンの特性を検出する検出手段と、
    前記検出工程によって検出された前記検査パターンの特性に基づいて、前記めっき処理におけるめっき処理条件を調整する調整手段と
    を備え、
    前記検査パターンは、
    ３層以上の配線層に亘って形成され、かつ中間層にスタックドビア構造を有するパターンであることを特徴とする半導体装置の製造装置。
  6. めっき処理によって金属膜を埋め込んで形成された検査パターンを備え、
    前記検査パターンは、
    ３層以上の配線層に亘って形成され、中間層にスタックドビア構造を有するパターンであることを特徴とする半導体装置。
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