JP2016219570A - 半導体装置 - Google Patents

Abstract

【課題】装置内に生じたクラックを検出する半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に形成され、複数の配線層群１２Ａ、１２Ｂ及び複数の絶縁層１２Ｄ１〜Ｄ４からなる多層配線層１２と、多層配線層１２の外縁に沿って形成されており、複数の配線層群１２Ａのうちの第１及び第２の配線層間において多層配線層１２を貫通して形成され、層内電極２１、２３によって直列に接続された複数の貫通電極２２を有する貫通配線２０と、貫通配線２０の両端に接続されて貫通配線２０の断線を検出する検出回路３０と、からなる。
【選択図】図１

Description

本発明は、半導体装置に関する。

半導体集積回路などの半導体装置は、一般に半導体基板と半導体基板上に設けられた配線層とを含む。配線層内及び配線層上には、例えば半導体基板内に形成された電子素子間の配線や、電子素子の外部への配線が形成される。

特許文献１には、半導体チップの外周部に沿って導電性ラインを形成し、当該導電性ラインの断線を検出する欠陥検出回路を設けた半導体チップの欠陥検出装置が開示されている。また、特許文献２には、半導体チップの外周縁の近傍領域に導電層を設け、当該導電層を電気的にモニタして半導体チップのクラックを検出するクラック検出方法が開示されている。

実開平3-1439号公報 特開平7-193108号公報

半導体装置は、ウェハ上に当該半導体装置となる領域が複数個形成された後、個片化されることで作製される。この個片化工程は、一般に円形のダイシングブレードによってウェハを切断することで行われる。ここで、ウェハの切断を行う際には、半導体装置の表面などにクラックが生ずる場合がある。例えば、クラックが生じた部分から半導体装置内に水分が侵入すると、装置の動作に悪影響を及ぼす。また、クラックの大きさによっては、クラックを有する装置は性能検査に合格する場合がある。この場合、クラックを有する半導体装置は、客先にて早期故障品として発見される可能性が高い。従って、半導体装置内にはクラックがないことが好ましい。

本発明は上記した点に鑑みてなされたものであり、装置内に生じたクラックを確実に検出することが可能な半導体装置を提供することを目的としている。

本発明による半導体装置は、半導体基板と、半導体基板上に形成され、複数の配線層及び複数の絶縁層からなる多層配線層と、多層配線層の外縁に沿って形成されており、複数の配線層のうちの第１及び第２の配線層間において多層配線層を貫通して形成され、第１及び第２の配線層によって直列に接続された複数の貫通電極を有する貫通配線と、貫通配線の両端に接続されて貫通配線の断線を検出する検出回路と、を有することを特徴としている。

本発明の実施例による半導体装置によれば、装置の表面のみならず、側面（特に配線層の側面）に形成されたクラックを確実に検出することが可能となる。従って、高信頼性な半導体装置を提供することが可能となる。

（ａ）は、実施例１に係る半導体装置の上面を模式的に示す図であり、（ｂ）は、実施例１に係る半導体装置の断面図である。 （ａ）は、実施例１に係る半導体装置内に形成されたクラックを示す断面図であり、（ｂ）は、実施例１に係る半導体装置の製造過程におけるウェハの上面図である。 （ａ）は、実施例２に係る半導体装置の上面を模式的に示す図であり、（ｂ）は、実施例２に係る半導体装置の断面図である。 （ａ）及び（ｂ）は、実施例３に係る半導体装置の断面図である。 （ａ）は、実施例４に係る半導体装置の上面を模式的に示す図であり、（ｂ）は、実施例４に係る半導体装置の断面図である

以下、本発明の実施例について詳細に説明する。

図１（ａ）は、実施例１の半導体装置（以下、単に装置と称する場合がある）１０の上面を模式的に示す図である。半導体装置１０は、半導体基板（以下、単に基板と称する）１１と、基板１１上に形成された多層配線層１２を有する。また、半導体装置１０は、多層配線層１２の外縁に沿って多層配線層１２内に設けられた貫通配線２０を有している。貫通配線２０は、導電性を有し、多層配線層１２の外縁全体に沿って形成されている。また、半導体装置１０は、電子回路（図示せず）が集積された回路ブロックＣＢを有している。貫通配線２０は、基板１１に垂直な方向から見たとき、回路ブロックＣＢを取り囲むように形成されている。半導体装置１０は、例えば半導体メモリである。

また、半導体装置１０は、貫通配線２０の両端に接続されて貫通配線２０の断線を検出する検出回路３０を有している。検出回路３０は、例えば、貫通配線２０の両端における電位差や抵抗値を測定する。例えば貫通配線２０の両端における電位差が所定値よりも大きい場合、検出回路３０は、貫通配線２０が断線していると判定し、当該判定結果（検出結果）を外部に出力する。

また、半導体装置１０は、検出回路３０に対して検出動作を開始する開始信号を生成するテスト回路４０を有する。なお、テスト回路４０は、検出回路３０の検出動作を停止する停止信号を生成してもよい。また、例えば、検出回路３０を常時動作させる場合（常に貫通配線２０の断線状況を監視する場合）、テスト回路４０が設けられる必要は無い。

図１（ｂ）は、装置１０における貫通配線２０の構造を示す断面図である。図１（ｂ）は、図１（ａ）におけるＶ−Ｖ線に沿った断面図である。図１（ａ）及び（ｂ）を用いて貫通配線２０について説明する。まず、多層配線層１２について説明する。多層配線層１２は、複数の配線層及び複数の絶縁層からなる。より具体的には、多層配線層１２は、底部配線層群１２Ａと上部配線層群１２Ｂとからなる。底部配線層群１２Ａは、上部配線層群１２Ｂよりも基板１１側に設けられた配線層群である。

ここでは、底部配線層群１２Ａが３つの配線層１２Ａ１、１２Ａ２及び１２Ａ３を有し、上部配線層が２つの配線層１２Ｂ１及び１２Ｂ２を有する場合について説明する。配線層１２Ａ１、１２Ａ２及び１２Ａ３間には、絶縁層１２Ｄ１及び１２Ｄ２が形成されている。また、配線層１２Ｂ１及び１２Ｂ２間は、絶縁層１２Ｄ４が形成されている。

また、底部配線層群１２Ａ及び上部配線層群１２Ｂ間は、絶縁層１２Ｄ３が形成されている。絶縁層１２Ｄ３は、配線層１２Ａ３及び１２Ｂ１間に形成されている。すなわち、本実施例においては、多層配線層１２は、５つの配線層１２Ａ１、１２Ａ２、１２Ａ３、１２Ｂ１、１２Ｂ２と、４つの絶縁層１２Ｄ１、１２Ｄ２、１２Ｄ３、１２Ｄ４と、からなる。なお、多層配線層１２は、最上層の配線層１２Ｂ２を覆うように形成されたパッシベーション層１２Ｅを有している。

以下においては、底部配線層群１２Ａのうちのいずれか１つの配線層を第１の配線層と称し、上部配線層群１２Ｂのうちのいずれか１つの配線層を第２の配線層と称する。第１の配線層は、第２の配線層よりも基板１１側に形成された配線層である。なお、本実施例においては、底部配線層群１２Ａのうちの最も基板１１側（最下層）の配線層１２Ａ１が第１の配線層であり、上部配線層群１２Ｂのうちの最も基板１１から離れた（最上層）の配線層１２Ｂ２が第２の配線層である場合について説明する。

次に、貫通配線２０について説明する。図１（ｂ）に示すように、配線２０は、第１の配線層１２Ａ１内に形成された複数の層内電極２１と、第１の配線層１２Ａ１及び第２の配線層１２Ｂ２間に形成された複数の貫通電極２２と、第２の配線層１２Ｂ２内に形成された層内電極２３とを有している。

貫通電極２２は、第１及び第２の配線層１２Ａ１及び１２Ｂ２間において多層配線層１２を貫通して複数個形成されている。また、複数の貫通電極２２は、第１及び第２の配線層１２Ａ１及び１２Ｂ２の層内電極２１及び２３によって直列に接続されている。

本実施例においては、貫通電極２２は、絶縁層１２Ｄ１を貫通する貫通電極２２Ａ１、配線層１２Ａ２内に設けられた層内電極２２Ｂ１、絶縁層１２Ｄ２を貫通する貫通電極２２Ａ２、配線層１２Ａ３内に設けられた層内電極２２Ｂ２、絶縁層１２Ｄ３を貫通する貫通電極２２Ａ３、配線層１２Ｂ１内に設けられた層内電極２２Ｂ３、及び絶縁層１２Ｄ４を貫通する貫通電極２２Ａ４からなる。

上記したように、半導体装置１０は、多層配線層１２内において多層配線層１２の外縁近傍を立体的に配線された貫通配線２０を有している。また、多層配線層１２に水平な方向から見たとき、貫通配線２０（貫通電極２２）は、回路ブロックＣＢを取り囲むように柵状に形成されている。

図２（ａ）は、半導体装置１０内に生じ得るクラックの一例を模式的に示す図である。図２（ａ）は、図１（ｂ）と同様の断面図であるが、図の明確さのため、一部のハッチングを省略している。図２（ａ）に示すように、半導体装置１０は、多層配線層１２の側面から多層配線層１２内に形成されたクラックＣＲを検出することが可能である。より具体的には、多層配線層１２の側面のほぼ全域には貫通配線２０の貫通電極２２が形成されているため、クラックＣＲが生じた場合、貫通電極２２（図中では貫通電極２２Ａ３）に断線が生ずる。従って、このクラックＣＲは、検出回路３０によって確実に検出される。

ここで、図２（ｂ）を用いて、クラックＣＲが発生する要因について説明する。図２（ｂ）は、個片化前における複数の半導体装置１０を含むウェハＷの上面図である。図２（ｂ）に示すように、半導体装置１０は、ウェハＷ上においてスクライブラインＳＬを介してマトリクス状に複数個形成される。この後、ウェハＷをスクライブラインＳＬに沿って切断（ダイシング）することで、半導体装置１０毎に個片化される。

図２（ｂ）の破線で囲まれた部分に示すように、一般的には、スクライブラインＳＬの幅（スクライブライン幅）ＷＳは、ダイシングに用いるダイシングブレードの幅（ダイシング幅）ＷＤよりも大きく設定される。しかし、ウェハ当たりの作製量を向上することを考慮すると、スクライブライン幅ＷＳを十分に大きく設定することは好ましくない。

従って、スクライブライン幅ＷＳは、ダイシング幅ＷＤに近い寸法になるように設定される。この場合、ダイシングブレードは半導体装置１０の側面となる部分に近接することとなる。従って、ダイシング時の振動が半導体装置１０の形成領域に伝わりやすい。発明者らは、このような条件でダイシングを行うと、例えば、半導体装置１０の側面から半導体装置１０の表面に向かうような上向きのクラックＣＲが生ずる可能性があるという知見を得た。また、このクラックＣＲは半導体装置１０の表面には現れない場合がある。

また、ダイシング前において、半導体装置１０の導通試験などをウェハＷ上でまとめて行う場合には、試験に用いる材料（例えば金属の配線材料やＴＥＧ（Test Element Group））をスクライブラインＳＬ上に仮形成する場合がある。この金属材料などは、ダイシング時に除去されるが、部分的にダイシングブレードに巻き込まれることでクラックＣＲの発生要因となる場合がある。この場合についてもクラックＣＲは多層配線層１２の側面に形成される場合が多い。本実施例においては、表面上には現れてこないクラックＣＲを確実に検出することができる。

また、多層配線層１２は、貫通配線２０を含む配線材料を除いては絶縁材料（絶縁層）で形成されている。絶縁材料としては、例えばＳｉＯ₂などが挙げられる。クラックＣＲは、多層配線層１２内における絶縁膜内に発生する可能性が高い（図中では絶縁層１２Ｄ３内に生ずる例を示した）。これに対し、多層配線層１２内の側面のほぼ全域に層間配線２２を設けることで、出荷前に確実にクラックＣＲを検出することができる。

本実施例においては、半導体装置１０は、多層配線層１２の外縁に沿って形成された貫通配線２０を有している。貫通配線２０は、第１及び第２の配線層１２Ａ１及び１２Ｂ２間において多層配線層１２を貫通して形成された複数の貫通電極２２を有する。また、複数の貫通電極２２は、第１及び第２の配線層１２Ａ１及び１２Ｂ２によって直列に接続されている。従って、貫通配線２０の両端に接続された検出回路３０によって、多層配線層１２内に生じたクラックを確実に検出することができる。また、クラックを有する製品を出荷する前に確実にスクリーニングすることができる。

図３（ａ）は、実施例２に係る半導体装置１０Ａの上面を模式的に示す図である。図３（ｂ）は、半導体装置１０Ａの断面図である。図３（ｂ）は、図３（ａ）のＷ−Ｗ線に沿った断面図である。半導体装置１０Ａは、多層配線層１２Ｍ及び貫通配線５０の構造を除いては、半導体装置１０と同様の構造を有している。

まず、図３（ｂ）に示すように、多層配線層１２Ｍは、多層配線層１０の底部配線層群１２Ａを有している。本実施例においては、多層配線層１２Ｍは、３つの配線層１２Ｂ１、１２Ｂ２及び１２Ｂ３及び２つの絶縁層１２Ｄ４、１２Ｄ５を含む上部配線層群１２Ｃを有する。上部配線層１２Ｃは、上部配線層１２Ｂの配線層１２Ｂ２上に１層ずつ絶縁層及び配線層が加えられた構造を有する。

実施例１においては、第１及び第２の配線層が共に多層配線層１２内の両端の配線層１２Ａ１及び１２Ｂ２である場合について説明した。すなわち、貫通電極２２が多層配線層１２内の全ての配線層に亘って形成されている場合について説明した。しかし、第１及び第２の配線層をいずれの配線層とするかは、適宜変更することができる。本実施例は、その一例として、本実施例においては、底部配線層１２Ａの配線層１２Ａ２を第１の配線層とし、上部配線層１２Ｃの配線層１２Ｂ２を第２の配線層として貫通電極５２が形成されている。

本実施例においては、半導体装置１０Ａは、第１及び第２の配線層１２Ａ２及び１２Ｂ２間において多層配線層１２Ｍ内を貫通して形成された複数の貫通電極５２からなる貫通配線５０を有する。また、複数の貫通電極５２は、第１及び第２の配線層１２Ａ２及び１２Ｂ２によって直列に接続されている。

具体的には、複数の貫通電極５２は、第１の配線層１２Ａ２に設けられた層内電極５１と、第２の配線層１２Ｂ２に設けられた層内電極５３との間において直列に接続されている。また、貫通電極５２は、絶縁層１２Ｄ２を貫通する貫通電極５２Ａ１、配線層１２Ａ３内に設けられた層内電極５２Ｂ１、絶縁層１２Ｄ３を貫通する貫通電極５２Ａ２、配線層１２Ｂ１内に設けられた層内電極５２Ｂ２、及び絶縁層１２Ｄ４を貫通する貫通電極５２Ａ３からなる。

従って、図３（ａ）に示すように、貫通電極５２は、多層配線層１２Ｍの表面には形成されていない。また、貫通配線５０は、例えば、検出回路３０の近傍でのみ多層配線層１２Ｍの表面（最表層の配線層１２Ｂ３）に形成され、検出回路３０に接続されている。本実施例に示すように、第１の配線層は底部配線層群１２Ａ内のいずれか１つの配線層であればよく、第２の配線層は上部配線層群１２Ｃ内のいずれか１つの配線層であればよい。なお、多層配線層１２（１２Ｍ）に生じ得るクラックをより多く検出することを考慮すると、実施例１のように、全ての配線層に亘って貫通電極２２を設けることが好ましい。

図４（ａ）は、実施例３に係る半導体装置１０Ｂの構造を示す断面図である。なお、図４（ａ）は、半導体装置１０Ｂにおける図１（ｂ）と同様の断面図である。半導体装置１０Ｂは、検出回路３０に接続された貫通配線６０の構造を除いては、半導体装置１０と同様の構造を有している。貫通配線６０は、複数の層内電極６１と、複数の貫通電極６２と、複数の層内電極６３とを有する。層内電極６１及び６３は層内電極２１及び２３と同様の構造を有している。一方、貫通電極６２は、貫通電極２２とは異なる構造を有している。

貫通電極６２は、第１及び第２の配線層１２Ａ１及び１２Ｂ２間において多層配線層１２を貫通して複数個形成されている。また、複数の貫通電極６２は、第１及び第２の配線層１２Ａ１及び１２Ｂ２間において直列に接続されている。本実施例においては、多層配線層１２内の配線層のうち、第１及び第２の配線層１２Ａ１及び１２Ｂ２間に設けられた配線層（本実施例においては配線層１２Ｂ１）を第３の配線層と称する。また、貫通配線５２は、第１及び第３の配線層１２Ａ１及び１２Ｂ１間に設けられた第１の貫通電極（６２Ａ１、６２Ｂ１、６２Ａ２、６２Ｂ２、６２Ａ３及び６２Ｂ３、以下、６２Ａ１〜６２Ｂ３と称する）と、第３及び第２の配線層１２Ｂ１及び１２Ｂ２間に設けられた第２の貫通電極６２Ａ４とを有する。

また、本実施例においては、第１及び第２の貫通電極６２Ａ１〜６２Ｂ３及び６２Ａ４は、隣接する第１の貫通電極６２Ａ１〜６２Ｂ３間のピッチ（第１のピッチ）Ｐ１が隣接する第２の貫通電極６２Ａ４間のピッチ（第２のピッチ）Ｐ２よりも小さくなるように形成されている。すなわち、第１の貫通電極６２Ａ１〜６２Ｂ３の形成間隔は、第２の貫通電極６２Ａ４の形成間隔よりも小さい。従って、第１の貫通電極６２Ａ１〜６２Ｂ３は、第２の貫通電極６２Ａ４よりも密に形成されている。

貫通配線６０は、第１及び第２の貫通電極６２Ａ１〜６２Ｂ３及び６２Ａ４の接続経路を調節することで形成することができる。例えば、図４（ａ）に示すように、第１及び第２の貫通電極６２Ａ１〜６２Ｂ３及び６２Ａ４を常に交互に接続するのではなく、部分的に第１の貫通電極６２Ａ１〜６２Ｂ３同士を第３の配線層１２Ｂ１（層内電極６２Ｂ３）において接続することで、貫通配線６０を形成することができる。本実施例においては、貫通配線６０は、第３の配線層１２Ｂ１において隣接する第１の貫通電極６２Ａ１〜６２Ｂ３間に接続された層内電極６２Ｂ３を有する。従って、形成ピッチの異なる第１及び第２の貫通電極の６２Ａ１〜６２Ｂ３及び６２Ａ４を容易に形成することができる。

なお、第１及び第３の配線層１２Ａ１及び１２Ｂ１間の絶縁層（絶縁層１２Ｄ１〜１２Ｄ３）は、第３及び第２の配線層１２Ｂ１及び１２Ｂ２間の絶縁層１２Ｄ４よりも大きな層厚を有している。従って、第１の貫通電極６２Ａ１〜６２Ｂ３は、第２の貫通電極６２Ａ４よりも長い。すなわち、第１の貫通電極６２Ａ１〜６２Ｂ３における多層配線層１２の積層方向における長さは、第２の貫通電極６２Ａ４の多層配線層１２の積層方向における長さよりも大きい。

図４（ｂ）は、半導体装置１０の貫通配線６０と回路ブロックＣＢとの位置関係を模式的に示す断面図である。図４（ｂ）は、図４（ａ）と同様の断面図であるが、図の明確さのため、一部のハッチングを省略している。また、回路ブロックＣＢの形成領域にハッチングを施している。本実施例は、半導体装置１０として、半導体メモリを作製する場合に適した構成である。

より具体的には、半導体メモリ、例えばＤＲＡＭを形成する場合、基板１１にメモリセル毎のトランジスタ（図示せず）を形成する。本実施例においては、回路ブロックＣＢは、基板１１に形成された複数のトランジスタからなるトランジスタアレイＴＲを有する。なお、回路ブロックＣＢは、半導体装置１０の中心部周辺に形成されていてもよく、例えばメモリの容量に応じてさらに半導体装置１０の外縁近傍に形成されていてもよい。

なお、例えば、配線層１２Ａ１内には、当該トランジスタの各電極（ソース電極、ゲート電極、ドレイン電極など、図示せず）が形成される。すなわち、配線層１２Ａ１は、例えば、トランジスタの各電極が形成される配線層（ＡＣと称される場合がある）として用いられる。また、底部配線層群１２Ａにおける配線層１２Ａ２は、例えば、半導体メモリのワード線（図示せず）が形成される配線層（１Ｇと称される場合がある）として用いられる。また、配線層１２Ａ３は、例えば、半導体メモリのビット線（図示せず）が形成される配線層（２Ｇと称される場合がある）として用いられる。

また、多層配線層１２内には、トランジスタアレイＴＲにおける複数のトランジスタに接続された複数のキャパシタからなるキャパシタアレイＣＰが形成される。より具体的には、多層配線層１２内（本実施例においては底部配線層群１２Ａ及び上部配線層群１２Ｂ間）に比較的厚い絶縁層１２Ｄ３を設け、絶縁層１２Ｄ３内に複数のキャパシタを形成する。換言すれば、回路ブロックＣＢは、第１及び第３の配線層１２Ａ１及び１２Ｂ１間における絶縁層（絶縁層１２Ｄ３内）に設けられ、複数のトランジスタに接続された複数のキャパシタからなるキャパシタアレイＣＰを有する。

なお、上部配線層群１２Ｂにおける配線層１２Ｂ１及び１２Ｂ２は、例えば、トランジスタアレイＴＲへの電源配線が形成される配線層（１Ｍ及び２Ｍと称される場合がある）として用いられる。

本実施例においては、多層配線層１２における比較的下層の配線層領域（第３の配線層１２Ｂ１よりも基板１１側の配線層領域）に回路ブロックＣＢが形成されることを考慮して、貫通電極６２が形成されている。すなわち、貫通電極６２のうち、上側の第２の貫通電極６２Ａ４に対し、下側の第１の貫通電極６２Ａ１〜６２Ｂ３を密に配置している。すなわち、第１の貫通電極６２Ａ１〜６２Ｂ３は、多層配線層１２に垂直な方向から見たとき、キャパシタアレイＣＰの形成領域を取り囲むように形成されている。本実施例は、キャパシタアレイＣＰを破損しうる危険度の高いクラックを確実に検出するのに適した構成である。また、第１の貫通電極６２Ａ１〜６２Ｂ３を第２の貫通電極６２Ａ４よりも長く形成することで、回路ブロックＣＢに達しうるクラックをもれなく検出することができる。

なお、多層配線層１２のうち、表面側（基板１１から離れた位置）に設けられた第２の貫通電極６２Ａ４は、図４（ａ）に示すように、比較的大きな間隔で形成することで、貫通配線６０を確実に配線することができる。より具体的には、多層配線層１２内に配線を立体的に形成する場合、絶縁層内にスルーホールを形成し、当該スルーホール内に金属材料を充填する。ここで、製造上、スルーホールのホール径は、基板１１に向かって小さくなるように形成される。従って、配線抵抗を考慮すると、基板１１から離れるほどスルーホールのホール径、すなわち貫通電極のサイズが大きくなる。従って、基板１１から同一のピッチで貫通電極を形成すると、表面に向かって徐々に貫通電極間の距離（間隔）が小さくなり、同一階層における貫通電極同士が接触する可能性がある。

これに対し、本実施例においては、第２の貫通電極６２Ａ４を比較的大きなピッチで形成している。従って、貫通電極６０を安定して形成することができる。なお、本実施例においては、貫通電極６２のピッチを多層配線層１２内で２つに分けて調節する場合について説明したが、貫通電極６２のピッチは３つ以上に分けて調節してもよい。

図５（ａ）は、実施例４に係る半導体装置１０Ｃの上面を模式的に示す図である。半導体装置１０Ｃは、貫通配線７０の構造を除いては、半導体装置１０と同様の構造を有している。貫通配線７０は、多層配線層１２の外縁側に形成された外側貫通配線７０Ａと、外側貫通配線７０Ａの内側に形成された内側貫通配線７０Ｂとからなる。外側貫通配線７０Ａ及び内側貫通配線７０Ｂは直列に接続されている。

外側貫通配線７０Ａ及び内側貫通配線７０Ｂは、貫通配線２０と同様の構造を有する。より具体的には、外側貫通配線７０Ａ及び内側配線７０Ｂは、層内電極２１と同様の構造を有する外側層内電極７１Ａ及び内側層内電極７１Ｂと、貫通電極２２と同様の構造を有する外側貫通電極７２Ａ及び内側貫通電極７２Ｂと、層内電極２３と同様の外側層内電極７３Ａ及び内側層内電極７３Ｂと、を有する。すなわち、本実施例においては、貫通配線７０は、多層配線層１２の外縁側に形成された複数の外側貫通電極７２Ａと、複数の外側貫通電極７２Ａの内側に形成された複数の内側貫通電極７２Ｂとからなる。

なお、本実施例においては、図５（ａ）に示すように、貫通配線７０は、外側貫通配線７０Ａの一端が検出回路３０に接続され、外側貫通配線７０Ａの他端が内側貫通配線７０Ｂの一端に接続されている。また、内側貫通配線７０Ｂの他端は検出回路３０に接続されている。

図５（ｂ）は、外側貫通配線７０Ａ及び内側貫通配線７０Ｂの位置関係を模式的に示す断面図である。図５（ｂ）は、図５（ａ）におけるＸ−Ｘ線に沿った断面図であるが、一部のハッチングを省略している。図５（ｂ）に示すように、本実施例においては、内側貫通電極７２Ｂの各々は、多層配線層１２に垂直な方向から見たとき、隣接する外側貫通電極７２Ａ間に配置されている。

本実施例においては、貫通配線７０は、多層配線層１２内を配線２０が２周引き回されて形成された構造を有している。また、外側及び内側貫通電極７２Ａ及び７２Ｂが互い違いに配置されている。従って、半導体装置１０Ｃは、クラックが大幅に検出されやすい構造を有する。より具体的には、仮に外側貫通電極７２Ａの間にクラックが生じた場合でも、外側貫通電極７２Ａ間に介在するように設けられた内側貫通電極７２Ｂが断線する可能性が高い。従って、クラックに対してほぼ壁のように貫通配線７０を形成することができる。従って、クラックの検出確率は大幅に向上する。

なお、本実施例においては、内側貫通電極７２Ｂの各々が隣接する外側貫通電極７２Ａ間に配置されている場合について説明したが、貫通電極７２Ａ及び７２Ｂの配置はこれに限定されない。例えば外側貫通電極７２Ａに重なるように内側貫通電極７２Ｂが形成されていてもよい。

なお、上記においては、多層配線層１２が第１〜第３の配線層を含む３つ以上の配線層からなる場合について説明したが、多層配線層１２内における配線層数はこれに限定されない。例えば第１及び第２の配線層のみから多層配線層１２が構成されていてもよい。すなわち、底部配線層群１２Ａ及び上部配線層群１２Ｂがそれぞれ１つの配線層から構成されていてもよい。

また、実施例１〜４の各々は、互いに組み合わせることが可能である。例えば、実施例３における貫通電極６２を実施例４のように２重に配線してもよい。また、実施例４における外側貫通電極７２Ｂを実施例３のように異なるピッチで形成してもよい。

上記したように、半導体装置１０（１０Ａ、１０Ｂ、及び１０Ｃ）は、多層配線層１２内において柵状に形成されたクラック検出用配線２０（５０、６０、７０）を有する。従って、装置内に生じたクラックを確実に検出することができ、高性能な半導体装置を提供することが可能となる。

１０、１０Ａ、１０Ｂ、１０Ｃ 半導体装置
１１ 半導体基板
１２、１２Ｍ 多層配線層
１２Ａ 底部配線層群
１２Ｂ、１２Ｃ 上部配線層群
２０、５０、６０、７０ 貫通配線
２２、５２、６２、７２Ａ、７２Ｂ 貫通電極（外側貫通電極、内側貫通電極）
ＣＰ キャパシタアレイ

Claims (9)

1. 半導体基板と、
   前記半導体基板上に形成され、複数の配線層及び複数の絶縁層からなる多層配線層と、
   前記多層配線層の外縁に沿って形成されており、前記複数の配線層のうちの第１及び第２の配線層間において前記多層配線層を貫通して形成され、前記第１及び第２の配線層によって直列に接続された複数の貫通電極を有する貫通配線と、
   前記貫通配線の両端に接続されて前記貫通配線の断線を検出する検出回路と、を有することを特徴とする半導体装置。
2. 前記多層配線層は、前記第１の配線層と前記第２の配線層との間に設けられた第３の配線層を含み、
   前記貫通配線は、前記第１及び第３の配線層間に設けられた複数の第１の貫通電極と、前記第３及び第２の配線層間に設けられた複数の第２の貫通電極とを有し、
   隣接する前記第１の貫通電極間のピッチは、隣接する前記第２の貫通電極間のピッチよりも小さいことを特徴とする請求項１に記載の半導体装置。
3. 前記貫通配線は、前記第３の配線層において隣接する前記第１の貫通電極間に接続された層内電極を有することを特徴とする請求項２に記載の半導体装置。
4. 前記第１の配線層は、前記第２の配線層よりも前記半導体基板側に形成されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１の配線層は、前記複数の配線層のうちの最も前記半導体基板側の配線層であり、前記第２の配線層は、前記複数の配線層のうちの最も前記半導体基板から離れた配線層であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
6. 前記半導体基板上には複数のトランジスタが形成され、
   前記複数の絶縁層のうちの前記第１及び第３の配線層間における絶縁層内には、前記複数のトランジスタに接続された複数のキャパシタからなるキャパシタアレイが形成され、
   前記複数の第１の貫通電極は、前記多層配線層に垂直な方向から見たとき、前記キャパシタアレイの形成領域を取り囲むように形成されていることを特徴とする請求項２乃至５のいずれか１つに記載の半導体装置。
7. 前記第１の貫通電極における前記多層配線層の積層方向における長さは、前記第２の貫通電極における前記多層配線層の積層方向における長さよりも大きいことを特徴とする請求項６に記載の半導体装置。
8. 前記貫通配線は、前記多層配線層の前記外縁側に形成された複数の外側貫通電極と、前記複数の外側貫通電極の内側に形成された複数の内側貫通電極からなることを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置。
9. 前記複数の内側貫通電極の各々は、前記多層配線層に水平な方向からみたとき、隣接する前記外側貫通電極間に配置されていることを特徴とする請求項８に記載の半導体装置。

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